JP2013143407A - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

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Abstract

【課題】イオン注入剥離法による貼り合わせＳＯＩウェーハの製造において、剥離後のＳＯＩ層の表面粗さを改善しつつ、スリップ転位や欠陥の発生を抑制することができ、所望膜厚と優れた膜厚分布のＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造できる方法を提供することを目的とする。
【解決手段】ＳＯＩウェーハを製造する方法であって、剥離後の貼り合わせＳＯＩウェーハに対して、第１のＲＴＡ処理を行った後、第１の犠牲酸化処理を行い、その後、第２のＲＴＡ処理を行った後、第２の犠牲酸化処理を行う工程を有し、前記第１及び第２のＲＴＡ処理を、水素ガス含有雰囲気下、１１００℃以上の温度で行い、前記第１及び第２の犠牲酸化処理において、９００℃以上１０００℃以下の温度でバッチ式熱処理炉による熱酸化のみを行うことによって前記ＳＯＩ層表面に熱酸化膜を形成した後、該熱酸化膜を除去する処理を行う貼り合わせＳＯＩウェーハの製造方法。
【選択図】図１

Description

本発明は、イオン注入剥離法を用いた貼り合わせＳＯＩウェーハの製造方法に関し、特には、水素イオン等を注入したシリコン単結晶ウェーハを支持基板となるベースウェーハと貼り合わせた後に剥離して貼り合わせＳＯＩウェーハを製造する方法に関する。
最近、貼り合わせＳＯＩウェーハの製造方法として、イオン注入したボンドウェーハを貼り合わせた後に剥離して貼り合わせＳＯＩウェーハを製造する方法（イオン注入剥離法：スマートカット法（登録商標）とも呼ばれる技術）が新たに注目され始めている。
このイオン注入剥離法は、二枚のウェーハの内、少なくとも一方に酸化膜を形成すると共に、一方のウェーハ（ボンドウェーハ）の上面から水素イオンや希ガスイオン等のガスイオンを注入し、該ウェーハ内部にイオン注入層（微小気泡層）を形成させた後、該イオンを注入した方の面を酸化膜（絶縁膜）を介して他方のウェーハ（ベースウェーハ）と密着させ、その後、熱処理（剥離熱処理）又は機械的な外力を加えてイオン注入層を劈開面として一方のウェーハ（ボンドウェーハ）を薄膜状に剥離し、さらに熱処理（結合熱処理）を加えて強固に結合してベースウェーハ上に薄膜（ＳＯＩ層）を有する貼り合わせＳＯＩウェーハを作製する技術（特許文献１参照）である。この方法では、薄膜、特にはＳＯＩ層の膜厚の均一性が高い貼り合わせＳＯＩウェーハが容易に得られている。
しかし、イオン注入剥離法により貼り合わせＳＯＩウェーハを作製する場合においては、剥離後の貼り合わせＳＯＩウェーハ表面にイオン注入によるダメージ層が存在し、また表面粗さが通常の製品レベルのシリコンウェーハの鏡面に比べて大きなものとなる。したがって、イオン注入剥離法では、このようなダメージ層、表面粗さを除去することが必要になる。
従来、このダメージ層等を除去するために、結合熱処理後の最終工程において、タッチポリッシュと呼ばれる研磨代の極めて少ない鏡面研磨（取り代：１００ｎｍ程度）が行われていた。
ところが、ＳＯＩ層に機械加工的要素を含む研磨をしてしまうと、研磨の取り代が均一でないために、水素イオンなどの注入、剥離によってある程度達成されたＳＯＩ層の膜厚均一性が悪化してしまうという問題が生じる。
このような問題点を解決する方法として、前記タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになってきている。
例えば、特許文献２では、剥離熱処理後（または結合熱処理後）に、ＳＯＩ層の表面を研磨することなく水素を含む還元性雰囲気下の熱処理（急速加熱・急速冷却熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））を加えることを提案している。さらに、特許文献３では、剥離熱処理後（又は結合熱処理後）に、酸化性雰囲気下の熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し（いわゆる犠牲酸化処理）、次に還元性雰囲気の熱処理（急速加熱・急速冷却熱処理（ＲＴＡ処理））を加えることを提案している。
また、特許文献４では、剥離後のＳＯＩウェーハに、不活性ガス、水素ガス、あるいはこれらの混合ガス雰囲気下での平坦化熱処理の後に犠牲酸化処理を行うことにより、剥離面の平坦化とＯＳＦ発生の回避を同時に達成している。
このように、タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになったことによって、現在では、直径３００ｍｍでＳＯＩ層の膜厚レンジ（面内の最大膜厚値から最小膜厚値を引いた値）が３ｎｍ以内の膜厚均一性を有するＳＯＩウェーハが、イオン注入剥離法によって量産レベルで得られている。
また、特許文献５には、剥離面の表面粗さを低減するため、少なくとも２つの異なる原子のイオン種の共注入を行い、その仕上げステップとして、「ＲＴＡ＋ＳｔａｂＯｘ（安定化酸化）」を１回又は複数回行うことが記載されている（［００４６］段落参照）。［００７８］段落に、このＳｔａｂＯｘ（安定化酸化（犠牲酸化））は、９００℃酸化＋１１００℃Ａｒアニール（２時間）であると記載されている。
特許文献６の［００８７］段落でも同様に、イオン種の共注入による剥離面の表面粗さ改善として、ＲＴＡ＋ＳｔａｂＯｘ＋ＲＴＡ＋薄膜化を行うことが記載されている。
さらに、特許文献７の［００３５］〜［００３７］段落には、ＳＯＩ層の欠陥（致命ホール）を低減するため、仕上げステップとしてＲＴＡと犠牲酸化（ＳＯｘ）が記載されているが、ＳＯｘの温度としては１１００℃が開示されているのみである（［００３９］段落に記載されているＲＴＡ−ＳＯｘ−ＲＴＡ−ＳＯｘの参照文献（仏国特許）とは、特許文献５に対応）。
さらに、特許文献８には、ＳＯＩ層の凹状欠陥を低減するため、剥離→オゾン洗浄→水素ＲＴＡ（１１００〜１２５０℃）→犠牲酸化→Ａｒアニールのプロセスが記載されている（実施例では、ＲＴＡ（１１５０℃／３０ｓｅｃ）＋Ａｒアニール（１２００℃／１ｈｒ））。
特開平５−２１１１２８号公報 特開平１１−３０７４７２号号公報 特開２０００−１２４０９２号公報 ＷＯ２００３／００９３８６ 特表２００７−５００４３５号公報 特表２００８−５１３９８９号公報 特表２００８−５２６０１０号公報 特開２００９−３２９７２号公報
特許文献５〜８に記載されているように、剥離面の表面粗さを改善したり、ＳＯＩ層の欠陥を低減することなどを目的として、ＲＴＡと犠牲酸化を組み合わせた処理を行う方法がいくつか提案されている。
しかしながら、特許文献５、６における犠牲酸化は、９００℃酸化＋１１００℃Ａｒアニール（２時間）と記載されている通り、抵抗加熱式の熱処理炉（バッチ炉）を用いて酸化後に連続的に高温長時間のアニール（ポストアニール）を含む工程であるため、スリップ転位の発生頻度が高まるという問題があった。
また、特許文献７では、ＳｔａｂＯｘの温度として１１００℃が開示されているが、ＲＴＡ処理を行った後であっても、このような高温で犠牲酸化を行うとＳＯＩ層の表面にＯＳＦ（酸化誘起積層欠陥）が発生してしまうという問題があった。さらに、特許文献８の方法は、ＳＯＩ層の凹状欠陥を低減するのには有効であるが、犠牲酸化後のＡｒアニールが高温長時間であるため、特許文献５、６と同様に、スリップ転位の発生頻度が高まるという問題があった。
本発明は、上記問題点に鑑みてなされたものであって、イオン注入剥離法による貼り合わせＳＯＩウェーハの製造において、剥離後のＳＯＩ層の表面粗さを改善しつつ、スリップ転位や欠陥の発生を抑制することができ、所望膜厚と優れた膜厚分布のＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造できる方法を提供することを目的とする。
上記目的を達成するために、本発明は、シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入して該ボンドウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入された側の表面とベースウェーハの表面とを絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で剥離して、前記ベースウェーハ上にＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造する方法であって、前記剥離後の貼り合わせＳＯＩウェーハに対して、第１のＲＴＡ処理を行った後、第１の犠牲酸化処理を行い、その後、第２のＲＴＡ処理を行った後、第２の犠牲酸化処理を行う工程を有し、前記第１及び第２のＲＴＡ処理を、水素ガス含有雰囲気下、１１００℃以上の温度で行い、前記第１及び第２の犠牲酸化処理において、９００℃以上１０００℃以下の温度でバッチ式熱処理炉による熱酸化のみを行うことによって前記ＳＯＩ層表面に熱酸化膜を形成した後、該熱酸化膜を除去する処理を行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
このように、剥離後の貼り合わせＳＯＩウェーハに対して上記処理を行うことで、犠牲酸化処理時に高温長時間の非酸化性雰囲気のアニールを行わずに熱酸化のみを行うので、ＳＯＩ層の平坦化と欠陥の抑制を達成でき、さらにイオン注入剥離により得られた膜厚均一性を維持することができる。また、高温長時間のアニールを行う必要が無いため、スリップ転位の発生を抑制し、かつプロセスの短縮化を図ることができる。従って、所望膜厚を有し、高品質なＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造することができる。
このとき、前記第１及び第２の犠牲酸化処理における熱酸化の温度を、９５０℃以上とすることが好ましい。
このような温度で熱酸化することで、比較的厚い酸化膜をより短時間で形成することができ、生産性を向上させることができる。また、９５０℃以上でも、先にＲＴＡ処理を行って平坦化、イオン注入ダメージ層の回復が行われているためＯＳＦ等の欠陥は発生しない。
このとき、前記ボンドウェーハと前記ベースウェーハの少なくとも一方の表面にプラズマ処理を施した後に前記絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で機械的な外力を用いて剥離することが好ましい。
このように貼り合わせ、機械的剥離を行うことで、剥離面の面粗さを低減でき、より効率的にＳＯＩ層を平坦化することができる。
このとき、前記第１及び第２のＲＴＡ処理を、１２３０℃以下の温度で行うことが好ましい。
このような温度で第１及び第２のＲＴＡ処理することで、スリップ転位の発生を確実に抑制することができる。
以上のように、本発明によれば、スリップ転位や欠陥の発生を抑制しながら、平坦で、膜厚均一性が高いＳＯＩ層を有する高品質な貼り合わせＳＯＩウェーハを製造することができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を示すフロー図である。 実施例１の犠牲酸化処理における熱酸化の温度プロファイルである。 比較例３の犠牲酸化処理における熱酸化及びポストアニールの温度プロファイルである。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は本発明の貼り合わせＳＯＩウェーハの製造方法のフロー図である。
まず、図１の工程（ａ）では、ボンドウェーハ１０と支持基板となるベースウェーハ１１として例えば鏡面研磨されたシリコン単結晶ウェーハを用意する。
次に、図１の工程（ｂ）では、例えば熱酸化やＣＶＤ酸化等によりボンドウェーハ１０に酸化膜１２を形成する。この酸化膜１２は、ベースウェーハ１１のみに形成してもよいし、両ウェーハに形成してもよい。
次に、図１の工程（ｃ）では、水素イオン、希ガスイオンのうち少なくとも一種類のガスイオンを注入して、ボンドウェーハ１０の内部にイオン注入層１３を形成する。
次に、図１の工程（ｄ）では、ボンドウェーハ１０のイオン注入された側の表面とベースウェーハ１１の表面とを酸化膜１２を介して密着させて貼り合わせる。
なお、貼り合わせる前に、ウェーハの表面に付着しているパーティクルおよび有機物を除去するため、両ウェーハに貼り合わせ前洗浄を行ってもよい。
次に、図１の工程（ｅ）では、イオン注入層１３を境界としてボンドウェーハ１０を剥離させ、ベースウェーハ１１上に埋め込み酸化膜１４とＳＯＩ層１６を形成し、貼り合わせＳＯＩウェーハ１５を得る。
剥離方法としては、例えば熱処理を行わずに、あるいは、剥離しない程度の低温の熱処理を加えた後に機械的な外力を用いて剥離させる方法が好ましい。この場合には、貼り合わせ工程（ｄ）の前にボンドウェーハ１０とベースウェーハ１１の少なくとも一方の表面にプラズマ処理を施して、貼り合わせ界面の結合強度を高めることが好ましい。
このように機械的な外力で剥離させることで、剥離面の面粗さを低減できるため、本発明のＲＴＡ処理で、十分に平坦化できるだけでなく、ＲＴＡ処理の条件を緩和することも可能となる。
また、機械的な外力による剥離方法以外にも、例えば、不活性ガス雰囲気下、５００℃以上の温度で熱処理を行い、結晶の再配列と気泡の凝集とによって剥離させることもできる。
次に、図１の工程（ｆ）では、剥離後の貼り合わせＳＯＩウェーハ１５に対して、第１のＲＴＡ処理を行った後、第１の犠牲酸化処理を行い、その後、第２のＲＴＡ処理を行った後、第２の犠牲酸化処理を行う。
このとき、第１及び第２のＲＴＡ処理を、水素ガス含有雰囲気下、１１００℃以上の温度で行う。また、第１及び第２の犠牲酸化処理において、９００℃以上１０００℃以下の温度でバッチ式熱処理炉による熱酸化のみを行うことによってＳＯＩ層１６の表面に熱酸化膜を形成した後、該熱酸化膜を除去する処理を行う。
従来の犠牲酸化処理は、９００℃酸化＋１１００℃アニール（ポストアニール）を連続的に行うことによってＳＯＩ層の欠陥発生を抑制していた。しかし、本発明では、水素ガス含有雰囲気下、１１００℃以上の温度でＲＴＡ処理を行うことで、犠牲酸化処理の熱酸化後のポストアニール（例えば１０００℃を超える温度の非酸化性雰囲気の熱処理）を行わずに（すなわち、熱酸化のみで）ＳＯＩ層を十分に平坦化及びダメージ層の回復が達成でき、長時間のポストアニールが不要なので、スリップ転位の発生率を低下させることができると同時にプロセスの短縮化を図ることができる。ＲＴＡ処理により剥離面のダメージ層の回復及び平坦化を行ってから犠牲酸化処理を行うことができるため、熱酸化時の欠陥の発生を抑制できる。さらに、犠牲酸化処理により平坦化及び所望の膜厚まで薄膜化処理を行うことで、膜厚均一性を維持しながら所望膜厚を有する平坦なＳＯＩ層にすることができる。このような犠牲酸化処理の熱酸化は、予めＲＴＡ処理によりダメージ層の回復が行われているため９００℃以上の温度で効率的に熱酸化膜を形成でき、また、１０００℃以下の温度で実施することでＳＯＩ層の欠陥の発生を確実に抑制できる。このようなＲＴＡ処理、犠牲酸化処理を２回行うことで、十分にＳＯＩ層の平坦化及びダメージ除去が可能であり、また確実に所望膜厚にすることができる。
また、本発明の第１及び第２の犠牲酸化処理の熱酸化の温度を、９５０℃以上とすることが好ましい。
従来は、剥離直後の貼り合わせＳＯＩウェーハに対して９５０℃以上の温度で熱酸化を行うと、ＳＯＩ層表面に欠陥（ＯＳＦ）が発生してしまうという問題があったが、本発明の場合、犠牲酸化の前に高温の水素ＲＴＡ処理を行って表面の平坦化とイオン注入のダメージ層の回復が行われているため、熱酸化の温度を９５０℃以上（１０００℃以下）にしてもＯＳＦは発生しないことを本発明者らは見出した。従って、９５０℃以上で熱酸化を行うことで、比較的厚い酸化膜を形成する場合であっても酸化時間の短縮を図ることができ、生産効率を向上させることができる。
また、本発明の第１及び第２のＲＴＡ処理は短時間であるため、高温長時間のバッチ式熱処理炉の熱処理に比べてスリップ転位の発生頻度は低く、ＲＴＡ処理温度を高くすると剥離面の平坦化効果が高まるが、１２３０℃を超える温度での処理になるとスリップ転位の発生頻度が高まるので、１２３０℃以下の温度で行うことが好ましい。
本発明の第１及び第２の犠牲酸化処理は、例えば、上記した熱酸化によりＳＯＩ層表面に熱酸化膜を形成し、その熱酸化膜をＨＦを含有する水溶液等で除去することにより実施できる。
また、本発明の第１及び第２のＲＴＡ処理の熱処理時間としては、例えば１〜３００秒間行えば、ＳＯＩ層の平坦化及びダメージ除去が可能である。
本発明の第１及び第２のＲＴＡ処理で用いられる急速加熱・急速冷却装置としては、ＲＴＡ処理を行うことができる装置であれば特に限定されず、例えば枚葉式のランプ加熱装置を用いることができる。また、本発明で用いられるバッチ式熱処理炉は、縦型または横型の熱処理炉に複数のウェーハを載置して熱処理を行うことができるものであり、例えば抵抗加熱式のバッチ式熱処理炉を用いることができる。これらは市販されており、汎用的に用いられている。
以上のような本発明の貼り合わせウェーハの製造方法であれば、平坦で、欠陥のほとんど無い高品質の貼り合わせＳＯＩウェーハを歩留まり良く製造することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１〜６、比較例１〜４）
［ＳＯＩウェーハの製法（剥離工程まで）：機械的剥離］実施例１〜４、比較例１〜３
ボンドウェーハ及びベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞の鏡面研磨されたシリコン単結晶ウェーハを準備し、ボンドウェーハの表面に厚さ１５０ｎｍの熱酸化膜を形成し、該熱酸化膜を通して、水素イオン注入（ドーズ量：６×１０１６／ｃｍ２、注入エネルギー：５０ｋｅＶ）を行い、貼り合わせ面をプラズマ処理によって活性化したベースウェーハと酸化膜を介して室温にて貼り合わせ、３５０℃、１時間の熱処理（この熱処理で剥離は発生しない）を行った後、イオン注入層に機械的な外力を加えて剥離した。
［ＳＯＩウェーハの製法（剥離工程まで）：熱処理剥離］実施例５，６、比較例４
ボンドウェーハ及びベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞の鏡面研磨されたシリコン単結晶ウェーハを準備し、ボンドウェーハの表面に厚さ１５０ｎｍの熱酸化膜を形成し、該熱酸化膜を通して、水素イオン注入（ドーズ量：５×１０１６／ｃｍ２、注入エネルギー：５０ｋｅＶ）を行い、ベースウェーハと酸化膜を介して室温にて貼り合わせ、５００℃、０．５時間の熱処理を加えて剥離した。
実施例１−６及び比較例１，２において、作製したＳＯＩウェーハにＲＴＡ処理と犠牲酸化処理（熱酸化＋ＨＦ溶液による熱酸化膜除去）を行った。条件を表１に示す。図２に実施例１の犠牲酸化処理における熱酸化の温度プロファイルを示す。
また、比較例３において、作製したＳＯＩウェーハにＲＴＡ処理と犠牲酸化処理（熱酸化＋ＨＦ溶液による熱酸化膜除去）を行ったが、第１及び第２の犠牲酸化処理では、熱酸化の終了後に連続的にポストアニール（１００％Ａｒ、１１００℃、２時間）を実施した。図３に、比較例３の犠牲酸化処理における熱酸化及びポストアニールの温度プロファイルを示す。
比較例４では、第２のＲＴＡ処理の代わりにバッチ式熱処理炉によるＡｒアニール（１００％Ａｒ、１２００℃、１時間）を実施した。
［エッチピット測定方法］
製造したＳＯＩウェーハについて、クロムレスの選択エッチング液でＳＯＩ層表面を３０ｎｍエッチングし、光学顕微鏡でエッチピット密度を測定した。
［スリップ発生率］
各実施例、比較例の熱処理条件でＳＯＩウェーハを１００枚処理し、スリップ不良の限度見本と比較してスリップ不良と判断されたものの比率を調べた。
［表面粗さ］
第２の犠牲酸化処理後のＳＯＩ層表面をＡＦＭにより測定した（測定領域３０μｍ角）。
以上の評価結果を表１に示す。
Figure 2013143407
実施例１〜６では、エッチピット、スリップ発生率、表面粗さのいずれも良好な結果となった。また、別途測定したＳＯＩ層の膜厚分布は、膜厚レンジ（面内の最大膜厚値から最小膜厚値を引いた値）が３ｎｍ以内の良好な膜厚均一性が得られていた。
なお、実施例５，６は、熱処理による剥離を行っているため、表面粗さが実施例１〜４に比べてやや大きな値となったが、剥離直後の表面粗さと比較すると十分に低減されており、エッチピット、スリップ発生率は、実施例１〜４と同等レベルであった。
比較例１では、犠牲酸化処理の熱酸化の温度が１０００℃を超える温度であるため、酸化前のＲＴＡ処理で完全には除去できなかったダメージに起因するＯＳＦが発生し、ＳＯＩ層に欠陥（エッチピット）が多発した。
比較例２では、ＲＴＡ処理の温度が１１００℃未満であるため、ダメージの除去が不十分となり、９５０℃の熱酸化でもＯＳＦが発生し、ＳＯＩ層に欠陥（エッチピット）が多発した。
比較例３では、熱酸化の終了後に連続的に高温長時間のポストアニールを実施したため、スリップの発生率が悪化し、実施例１〜６の２倍程度となった。
比較例４では、第２のＲＴＡ処理の代わりにバッチ式熱処理炉による高温Ａｒアニールを実施したため、更にスリップの発生率が悪化し、実施例１〜６に比べて２倍程度となった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１０…ボンドウェーハ、 １１…ベースウェーハ、 １２…酸化膜、
１３…イオン注入層、 １４…埋め込み酸化膜、 １５…貼り合わせＳＯＩウェーハ、
１６…ＳＯＩ層。

Claims (4)

  1. シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入して該ボンドウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入された側の表面とベースウェーハの表面とを絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で剥離して、前記ベースウェーハ上にＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造する方法であって、
    前記剥離後の貼り合わせＳＯＩウェーハに対して、第１のＲＴＡ処理を行った後、第１の犠牲酸化処理を行い、その後、第２のＲＴＡ処理を行った後、第２の犠牲酸化処理を行う工程を有し、
    前記第１及び第２のＲＴＡ処理を、水素ガス含有雰囲気下、１１００℃以上の温度で行い、前記第１及び第２の犠牲酸化処理において、９００℃以上１０００℃以下の温度でバッチ式熱処理炉による熱酸化のみを行うことによって前記ＳＯＩ層表面に熱酸化膜を形成した後、該熱酸化膜を除去する処理を行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 前記第１及び第２の犠牲酸化処理における熱酸化の温度を、９５０℃以上とすることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
  3. 前記ボンドウェーハと前記ベースウェーハの少なくとも一方の表面にプラズマ処理を施した後に前記絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で機械的な外力を用いて剥離することを特徴とする請求項１又は請求項２に記載の貼り合わせＳＯＩウェーハの製造方法。
  4. 前記第１及び第２のＲＴＡ処理を、１２３０℃以下の温度で行うことを特徴とする請求項１乃至請求項３のいずれか一項に記載の貼り合わせＳＯＩウェーハの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法
KR20160134661A (ko) 2014-03-18 2016-11-23 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6380245B2 (ja) * 2015-06-15 2018-08-29 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6531743B2 (ja) * 2016-09-27 2019-06-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN106601615B (zh) * 2016-12-27 2020-05-15 上海新傲科技股份有限公司 提高键合强度的退火方法
FR3093858B1 (fr) * 2019-03-15 2021-03-05 Soitec Silicon On Insulator Procédé de transfert d’une couche utile sur un substrat support
FR3093860B1 (fr) * 2019-03-15 2021-03-05 Soitec Silicon On Insulator Procédé de transfert d’une couche utile sur un substrat support
CN116387241A (zh) * 2023-04-21 2023-07-04 中芯先锋集成电路制造(绍兴)有限公司 绝缘体上半导体衬底的制造方法及半导体器件的制造方法
CN117096012B (zh) * 2023-08-22 2024-03-26 中环领先半导体科技股份有限公司 一种氧化膜、硅片及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510799A (ja) * 1999-08-20 2003-03-18 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板
WO2007074550A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
WO2010106101A1 (en) * 2009-03-18 2010-09-23 S.O.I.Tec Silicon On Insulator Technologies Finishing method for a substrate of "silicon-on-insulator" soi type

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH11307472A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6846718B1 (en) * 1999-10-14 2005-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
EP1408551B1 (en) 2001-07-17 2014-07-02 Shin-Etsu Handotai Co., Ltd. Method for producing bonding wafer
EP1652230A2 (fr) 2003-07-29 2006-05-03 S.O.I.Tec Silicon on Insulator Technologies Procede d' obtention d' une couche mince de qualite accrue par co-implantation et recuit thermique
CN101027768B (zh) 2004-09-21 2010-11-03 S.O.I.Tec绝缘体上硅技术公司 根据避免气泡形成和限制粗糙度的条件来进行共注入步骤的薄层转移方法
DE602004022882D1 (de) 2004-12-28 2009-10-08 Soitec Silicon On Insulator Ner geringen dichte von löchern
FR2895563B1 (fr) * 2005-12-22 2008-04-04 Soitec Silicon On Insulator Procede de simplification d'une sequence de finition et structure obtenue par le procede
JP5135935B2 (ja) * 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5263509B2 (ja) * 2008-09-19 2013-08-14 信越半導体株式会社 貼り合わせウェーハの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510799A (ja) * 1999-08-20 2003-03-18 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板
WO2007074550A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
WO2010106101A1 (en) * 2009-03-18 2010-09-23 S.O.I.Tec Silicon On Insulator Technologies Finishing method for a substrate of "silicon-on-insulator" soi type

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法
KR20160134661A (ko) 2014-03-18 2016-11-23 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법
US9773694B2 (en) 2014-03-18 2017-09-26 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法

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CN104025254A (zh) 2014-09-03

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