JPH11307472A - 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ - Google Patents

水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ

Info

Publication number
JPH11307472A
JPH11307472A JP10131350A JP13135098A JPH11307472A JP H11307472 A JPH11307472 A JP H11307472A JP 10131350 A JP10131350 A JP 10131350A JP 13135098 A JP13135098 A JP 13135098A JP H11307472 A JPH11307472 A JP H11307472A
Authority
JP
Japan
Prior art keywords
soi
wafer
heat treatment
layer
soi wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10131350A
Other languages
English (en)
Inventor
Sadaomi Inazuki
判臣 稲月
Koji Aga
浩司 阿賀
Norihiro Kobayashi
徳弘 小林
Kiyoshi Mitani
清 三谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP10131350A priority Critical patent/JPH11307472A/ja
Priority to TW088105783A priority patent/TW471020B/zh
Priority to EP99302845A priority patent/EP0954014A1/en
Priority to US09/295,296 priority patent/US6362076B1/en
Priority to KR1019990014591A priority patent/KR19990083433A/ko
Publication of JPH11307472A publication Critical patent/JPH11307472A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 水素イオン剥離法において、剥離後にSOI
層表面に残留するダメージ層、表面粗さを、研磨するこ
となく除去し、SOI層の膜厚均一性を良好なものとし
たSOIウエーハを製造する方法を提供するとともに、
工程の簡略化を図る。 【解決手段】 水素イオン剥離法によってSOIウエー
ハを製造する方法において、結合熱処理後、SOI層の
表面を研磨することなく水素を含む還元性雰囲気下の熱
処理を加えることを特徴とするSOIウエーハを製造す
る方法、および水素イオン剥離法によってSOIウエー
ハを製造する方法において、剥離熱処理後、SOI層の
表面を研磨することなく水素を含む還元性雰囲気下の熱
処理を加えることを特徴とするSOIウエーハを製造す
る方法、ならびにこれらの方法で製造されたことを特徴
とするSOIウエーハ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、イオン注入したウ
エーハを結合後に剥離してSOI(silicon o
n insulator)ウエーハを製造する、いわゆ
る水素イオン剥離法(スマートカット法とも呼ばれてい
る)において、剥離後にSOI層上に残留するダメージ
層、表面粗さを除去するとともに、工程の簡略化を図る
方法に関する。
【0002】
【従来の技術】従来、SOI構造のウエーハの作製法と
しては、酸素イオンをシリコン単結晶に高濃度で打ち込
んだ後に、高温で熱処理を行い酸化膜を形成するSIM
OX(separation by implanted oxygen)法によるもの
と、2枚の鏡面研磨したシリコンウエーハを接着剤を用
いることなく結合し、片方のウエーハを薄膜化する結合
法が注目されている技術である。
【0003】SIMOX法は、デバイス活性領域となる
SOI層の膜厚を、酸素イオン打ち込み時の加速電圧で
決定、制御できるために、薄層でかつ膜厚均一性の高い
SOI層を容易に得る事ができる利点があるが、埋め込
み酸化膜の信頼性や、SOI層の結晶性、1300℃以
上の温度での熱処理が必要である等問題が多い。
【0004】一方、ウエーハ結合法は、単結晶のシリコ
ン鏡面ウエーハ2枚のうち少なくとも一方に酸化膜を形
成し、接着剤を用いずに接合し、次いで熱処理(通常は
1100℃〜1200℃)を加えることで結合を強化
し、その後片方のウエーハを研削や湿式エッチングによ
り薄膜化した後、薄膜の表面を鏡面研磨してSOI層を
形成するものであるので、埋め込み酸化膜の信頼性が高
くSOI層の結晶性も良好であるという利点がある。
【0005】しかし、機械的な加工により薄膜化してい
るため、薄膜化するのに大変な時間がかかる上に、機械
加工による研削・研磨では得られるSOI層の膜厚およ
びその均一性にも限界があるという欠点がある。
【0006】その上、結合法において用いられるシリコ
ンウエーハは、チョクラルスキー法(CZ法)によって
作製されたCZウエーハが用いられる場合が多いが、近
年このCZウエーハには結晶成長時に導入されたCOP
(Crystal Originated Parti
cle)と称される結晶欠陥が存在することが判明して
いる。したがって、CZウエーハをデバイス活性層とな
るボンドウエーハに用いるとSOI層にもCOPが存在
し、近年要求される極薄のSOI層ではCOPがSOI
層を貫通してピンホールを形成し、電気特性を著しく悪
化させることがわかってきた。
【0007】これに対して、例えばCZウエーハにエピ
タキシャル層を成長させた後、このエピタキシャル層側
を結合して、その後基台となるシリコンウエーハを研削
・研磨して薄膜化しエピタキシャル層をSOI層とする
方法が提案されている(特開平7−254689号参
照)。この方法では、前記COP等の結晶欠陥は確実に
消滅させることができるが、機械加工による研削・研磨
でSOI層を得るため、前述と同様に膜厚およびその均
一性に問題が生じる。
【0008】また、FZウエーハを用いた場合も、FZ
ウエーハには酸素がほとんど含まれていないので、酸素
に起因した欠陥や前記COPの問題はなくなる。しか
し、SOI層を得るためには、機械加工による研削・研
磨が必要であるため、膜厚およびその均一性に問題が生
じることに変わりがない。
【0009】尚、上記ウエーハ結合法は、シリコンウエ
ーハ同士を結合する場合のみならず、シリコンウエーハ
とSiO2 、SiC、Al23 等の絶縁性ウエーハと
直接結合してSOI層を形成する場合もある。
【0010】一方、最近、SOIウエーハの製造方法と
して、イオン注入したウエーハを結合後に剥離してSO
Iウエーハを製造する方法(水素イオン剥離法:スマー
トカット法と呼ばれる技術)が新たに注目され始めてい
る。この方法は、二枚のシリコンウエーハのうち、少な
くとも一方に酸化膜を形成すると共に、一方のシリコン
ウエーハの上面から水素イオンまたは希ガスイオンのう
ち少なくとも一方を注入し、該ウエーハ内部に微小気泡
層(封入層)を形成させた後、該イオンを注入した方の
面を酸化膜を介して他方のシリコンウエーハと密着さ
せ、その後熱処理(剥離熱処理)を加えて微小気泡層を
劈開面として一方のウエーハを薄膜状に剥離し、さらに
熱処理(結合熱処理)を加えて強固に結合してSOIウ
エーハとする技術(特開平5−211128号参照)で
ある。この方法では、劈開面は良好な鏡面であり、SO
I層の膜厚の均一性も高いSOIウエーハが比較的容易
に得られている。
【0011】そして、この水素イオン剥離法において
も、シリコンウエーハ同士を結合する場合のみならず、
シリコンウエーハにイオン注入して、これとSiO2
SiC、Al23 等の絶縁性ウエーハと直接結合して
SOI層を形成する場合もある。
【0012】
【発明が解決しようとする課題】このような水素イオン
剥離法でSOIウエーハを作製する場合においては、剥
離後のSOIウエーハ表面には、イオン注入によるダメ
ージ層が存在し、また表面粗さが大きいものとなる。し
たがって、水素イオン剥離法では、このようなダメージ
層、表面粗さを除去するために、結合熱処理後の最終工
程においてタッチポリッシュと呼ばれる研磨代の極めて
少ない鏡面研磨工程が必要となる。
【0013】このように、SOI層を最後に機械加工で
ある研磨をしてしまうと、研磨の取り代が均一でないた
めに、水素イオン注入、剥離によって達成されたSOI
層の膜厚均一性が悪化してしまうと言う問題が生じる。
また、結合熱処理後に鏡面研磨をするのでは、工程が多
く煩雑であり、コスト的にも不利である。
【0014】そこで、本発明はこのような問題点に鑑み
なされたもので、水素イオン剥離法において、剥離後に
SOI層表面に残留するダメージ層、表面粗さを、研磨
することなく除去し、SOI層の膜厚均一性を良好なも
のとしたSOIウエーハを製造する方法を提供するとと
もに、工程の簡略化を図ることを目的とする。
【0015】
【課題を解決するための手段】上記課題を解決するため
本発明の請求項1に記載した発明は、水素イオン剥離法
によってSOIウエーハを製造する方法において、結合
熱処理後、SOI層の表面を研磨することなく水素を含
む還元性雰囲気下の熱処理を加えることを特徴とするS
OIウエーハを製造する方法である。
【0016】このように、結合熱処理後、水素を含む還
元性雰囲気下の熱処理を加えることによって、SOI層
表面に残留するダメージ層、表面粗さを除去することが
できる。したがって、機械的な研磨をする必要がなくな
り、膜厚均一性を悪化させることもないので、水素イオ
ン剥離法によって達成される膜厚の均一性を保持した、
極めて高品質のSOIウエーハを製造することができ
る。
【0017】また、本発明の請求項2に記載した発明
は、水素イオン剥離法によってSOIウエーハを製造す
る方法において、剥離熱処理後、SOI層の表面を研磨
することなく水素を含む還元性雰囲気下の熱処理を加え
ることを特徴とするSOIウエーハを製造する方法であ
る。
【0018】このように、剥離熱処理後、水素を含む還
元性雰囲気下の熱処理を加えることによって、SOI層
表面に残留するダメージ層、表面粗さを除去することが
できるとともに、この水素を含む還元性雰囲気下の熱処
理を結合熱処理をも兼ねるものとすることができる。し
たがって、機械的な研磨をする必要がなくなり、膜厚均
一性を悪化させることもないし、結合熱処理を単独で行
う必要もなくなるので、水素イオン剥離法によって極め
て高品質のSOIウエーハを、より簡略な工程で製造す
ることができる。
【0019】次に、本発明の請求項3に記載した発明で
は、水素を含む還元性雰囲気下の熱処理を、1000℃
〜シリコンの融点以下の温度範囲で、6時間以下行うよ
うにした。このような条件の高温長時間熱処理をすれ
ば、確実に剥離後のSOI層の表面にあるダメージ層お
よび表面粗さを除去することができる。また、この水素
を含む還元性雰囲気下の熱処理は通常の熱処理炉を用い
て行うことができる。
【0020】また、本発明の請求項4に記載した発明で
は、水素を含む還元性雰囲気下の熱処理を、急速加熱・
急速冷却装置を用いて、1000℃〜シリコンの融点以
下の温度範囲で、1〜300秒間行うようにした。この
ように、剥離後のSOIウエーハに急速加熱・急速冷却
装置を用いて水素を含む還元性雰囲気下の熱処理を施せ
ば、極めて短時間で効率よくSOIウエーハ表面のダメ
ージ層および表面粗さを改善することができる。
【0021】そして、請求項5に記載したように、請求
項4に記載のSOIウエーハを製造する方法において、
用いるボンドウエーハをCZウエーハとすれば、前記S
OI層中のCOPも合わせて改善できるので好ましい。
【0022】また、本発明の請求項6に記載したよう
に、水素を含む還元性雰囲気下の熱処理を、水素100
%雰囲気または水素とアルゴンとの混合雰囲気で行うの
が好ましい。このような熱処理雰囲気とすれば、確実に
SOI層の表面のダメージ層および表面粗さを改善する
こができる。
【0023】そして、このような本発明方法によれば、
膜厚均一性の良い、きわめて高品質のSOIウエーハを
得ることができる(請求項7)。特に、請求項8のよう
に、SOI層の膜厚均一性が±3nm以下であり、SO
I層の表面粗さがRMS値で0.3nm以下で、SOI
層の表面欠陥密度が103 個/cm2 以下であるという
高品質のSOIウエーハを得ることができる。
【0024】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明するが、本発明はこれらに限定され
るものではない。ここで、図1は本発明の水素イオン剥
離法でSOIウエーハを製造する方法の製造工程の一例
を示すフロー図である。
【0025】以下、本発明を2枚のシリコンウエーハを
結合する場合を中心に説明する。まず、図1の水素イオ
ン剥離法において、工程(a)では、2枚のシリコン鏡
面ウエーハを準備するものであり、デバイスの仕様に合
った基台となるベースウエーハ1とSOI層となるボン
ドウエーハ2を準備する。
【0026】次に工程(b)では、そのうちの少なくと
も一方のウエーハ、ここではボンドウエーハ2を熱酸化
し、その表面に約0.1μm〜2.0μm厚の酸化膜3
を形成する。
【0027】工程(c)では、表面に酸化膜を形成した
ボンドウエーハ2の片面に対して水素イオンまたは希ガ
スイオンのうち少なくとも一方、ここでは水素イオンを
注入し、イオンの平均進入深さにおいて表面に平行な微
小気泡層(封入層)4を形成させるもので、この注入温
度は25〜450℃が好ましい。
【0028】工程(d)は、水素イオン注入したボンド
ウエーハ2の水素イオン注入面に、ベースウエーハ1を
酸化膜を介して重ね合せて密着させる工程であり、常温
の清浄な雰囲気下で2枚のウエーハの表面同士を接触さ
せることにより、接着剤等を用いることなくウエーハ同
士が接着する。
【0029】次に、工程(e)は、封入層4を境界とし
て剥離することによって、剥離ウエーハ5とSOIウエ
ーハ6(SOI層7+埋込み酸化膜3+ベースウエーハ
1)に分離する剥離熱処理工程で、例えば不活性ガス雰
囲気下約500℃以上の温度で熱処理を加えれば、結晶
の再配列と気泡の凝集とによって剥離ウエーハ5とSO
Iウエーハ6に分離される。
【0030】ここまでの工程は、本発明の方法も、従来
の水素イオン剥離法と同じである。そして、本発明は、
この剥離工程後請求項1のような方法と、請求項2のよ
うな方法にわかれる。
【0031】まず、請求項1の方法では、剥離工程の
後、従来通り工程(f)で、結合熱処理工程を行う。こ
の工程は、前記工程(d)(e)の密着工程および剥離
熱処理工程で密着させたウエーハ同士の結合力では、そ
のままデバイス工程で使用するには弱いので、結合熱処
理としてSOIウエーハ6に高温の熱処理を施し結合強
度を十分なものとする。この熱処理は例えば不活性ガス
雰囲気下、1050℃〜1200℃で30分から2時間
の範囲で行うことが好ましい。
【0032】そして、次に、従来法ではタッチポリッシ
ュの工程を行い、SOI層7の表面である劈開面に存在
するダメージ層および表面粗さを除去する工程を行う
が、本発明では、工程(g)において、水素を含む還元
性雰囲気下の熱処理を行い、SOI層表面のダメージ層
および表面粗さを除去する。このように、結合熱処理
後、SOI層表面を研磨することなく、水素を含む還元
性雰囲気下の熱処理を加えることによって、SOI層表
面に残留するダメージ層、表面粗さを、膜厚均一性を悪
化させることなく除去することができる。
【0033】一方、本発明の請求項2の方法では、剥離
工程の後、単独の結合熱処理工程(f)を行うことな
く、また、SOI層の表面を研磨することなく、直接工
程(g)の水素を含む還元性雰囲気下の熱処理を行う。
【0034】すなわち、剥離熱処理後、すぐに水素を含
む還元性雰囲気下の熱処理を加えることによって、SO
I層表面に残留するダメージ層、表面粗さを除去すると
ともに、この水素を含む還元性雰囲気下の熱処理を結合
熱処理をも兼ねるものとすることができる。したがっ
て、機械的な研磨をする必要がなくなり、膜厚均一性を
悪化させることもないし、結合熱処理を単独で行う必要
もなくなるので、より簡略な工程とすることができ、高
品質なSOIウエーハの生産性の向上にも寄与すること
ができる。
【0035】以上の工程を経て結晶品質が高く、膜厚均
一性の高いSOI層7を有する高品質のSOIウエーハ
6を製造することができる(工程(h))。
【0036】そして、上記のような工程(g)の水素を
含む還元性雰囲気下の熱処理は、例えば1000℃〜シ
リコンの融点以下、より好ましくは1200℃〜135
0℃の温度範囲で、6時間以下行うのが好ましい。この
ような条件の高温長時間熱処理をすれば、どのような形
式の熱処理炉を用いても確実に剥離したSOIウエーハ
の表面にあるダメージ層および表面粗さを除去すること
ができる。1200℃以上のような高温であると特に効
率的にダメージ層、表面粗さを改善でき熱処理時間を短
縮することができるが、1350℃を越えて熱処理をす
ると炉の耐久性や、ウエーハ汚染の問題が生じることが
あるので、1200℃〜1350℃の範囲とするのがよ
い。
【0037】また、上記のように通常の熱処理炉を用い
たのでは時間がかかるので、本発明では、水素を含む還
元性雰囲気下の熱処理を、急速加熱・急速冷却装置を用
いて、1000℃〜シリコンの融点以下の温度範囲で、
1〜300秒間行うようにすることができる。このよう
に、剥離後のSOIウエーハに急速加熱・急速冷却装置
を用いて水素を含む還元性雰囲気下の熱処理を施せば、
極めて短時間で効率よくSOIウエーハ表面のダメージ
層および表面粗さを改善することができる。この場合
も、上記と同様に、1200〜1350℃の温度範囲と
するのがより効果的である。
【0038】この場合、特に急速加熱・急速冷却装置を
用いて水素を含む還元性雰囲気下の熱処理を行う必要が
高いのは、用いるボンドウエーハをCZウエーハとする
場合である。
【0039】これは、前述のようにCZウエーハ中には
結晶製造時に導入されたCOPが存在する。したがっ
て、近年要求されているようなSOI層が薄い場合に
は、このCOPがSOI層を貫通して存在し、ピンホー
ルを形成する場合がある。このような場合、水素を含む
還元性雰囲気下の熱処理を長時間にわたり行うと、熱処
理中にこのピンホールを通って、還元性ガスが侵入し、
埋め込み酸化膜3を還元してしまうと言う問題が生じる
からである。これに対して、急速加熱・急速冷却装置で
あれば、きわめて短時間の熱処理で済むので、上記埋め
込み酸化膜を還元してしまうようなこともないし、さら
にはSOI層中のCOPを合わせて除去することも可能
である。
【0040】一方、用いるボンドウエーハを、エピタキ
シャルウエーハあるいはFZウエーハとした場合には、
上記のような埋め込み酸化膜を還元してしまうような問
題は生じないので、通常の炉を用いて水素を含む還元性
雰囲気下の熱処理を行っても良い。しかし、長時間の熱
処理が必要になることに変わりがないので、急速加熱・
急速冷却装置を用いた方が効率的である。
【0041】このような、本発明で用いられる、SOI
ウエーハを、水素を含む還元性雰囲気下で急速加熱・急
速冷却できる装置としては、熱放射によるランプ加熱器
のような装置を挙げることができる。また、市販されて
いるものとして、例えばAST社製、SHS−2800
のような装置を挙げることができ、これらは特別複雑で
高価なものではない。
【0042】ここで、本発明で用いたSOIウエーハを
水素を含む還元性雰囲気下で急速加熱・急速冷却できる
装置の一例を示す。図4は、急速加熱・急速冷却できる
装置の概略図である。図4の熱処理装置20は、例えば
炭化珪素あるいは石英からなるベルジャ21を有し、こ
のベルジャ21内でウエーハを熱処理するようになって
いる。加熱は、ベルジャ21を囲繞するように配置され
る加熱ヒータ22,22’によって行う。この加熱ヒー
タは上下方向で分割されており、それぞれ独立に供給さ
れる電力を制御できるようになっている。もちろん加熱
方式は、これに限定されるものではなく、いわゆる輻射
加熱、高周波加熱方式としてもよい。加熱ヒータ22,
22’の外側には、熱を遮蔽するためのハウジング23
が配置されている。
【0043】炉の下方には、水冷チャンバ24とベース
プレート25が配置され、ベルジャ21内と、大気とを
封鎖している。そしてSOIウエーハ28はステージ2
7上に保持されるようになっており、ステージ27はモ
ータ29によって上下動自在な支持軸26の上端に取り
つけられている。水冷チャンバ24には横方向からウエ
ーハを炉内に出し入れできるように、ゲートバルブによ
って開閉可能に構成される不図示のウエーハ挿入口が設
けられている。また、ベースプレート25には、ガス流
入口と排気口が設けられており、炉内ガス雰囲気を調整
できるようになっている。
【0044】以上のような熱処理装置20によって、S
OIウエーハを水素を含む還元性雰囲気下で急速加熱・
急速冷却する熱処理は次のように行われる。まず、加熱
ヒータ22,22’によってベルジャ21内を、例えば
1000℃〜シリコンの融点以下の所望温度に加熱し、
その温度に保持する。分割された加熱ヒータそれぞれを
独立して供給電力を制御すれば、ベルジャ21内を高さ
方向に沿って温度分布をつけることができる。したがっ
て、ウエーハの処理温度は、ステージ27の位置、すな
わち支持軸26の炉内への挿入量によって決定すること
ができる。熱処理雰囲気は、ベースプレートのガス流入
口より水素を含む還元性ガスを導入することによって調
整する。
【0045】ベルジャ21内が所望温度で維持されたな
ら、熱処理装置20に隣接して配置される、不図示のウ
エーハハンドリング装置によってSOIウエーハを水冷
チャンバ24の挿入口から入れ、最下端位置で待機させ
たステージ27上に例えばSiCボートを介してウエー
ハを乗せる。この時、水冷チャンバ24およびベースプ
レート25は水冷されているので、ウエーハはこの位置
では高温化しない。
【0046】そして、SOIウエーハのステージ27上
への載置が完了したなら、すぐにモータ29によって支
持軸26を炉内に挿入することによって、ステージ27
を1000℃〜シリコンの融点以下の所望温度位置まで
上昇させ、ステージ上のSOIウエーハに高温熱処理を
加える。この場合、水冷チャンバ24内のステージ下端
位置から、所望温度位置までの移動には、例えば20秒
程度しかかからないので、SOIウエーハは急速加熱さ
れることになる。
【0047】そして、ステージ27を所望温度位置で、
所定時間停止(1〜300秒)させることによって、S
OIウエーハに還元性雰囲気下停止時間分の高温熱処理
を加えることができる。所定時間が経過し高温熱処理が
終了したなら、すぐにモータ29によって支持軸26を
炉内から引き抜くことによって、ステージ27を下降さ
せ水冷チャンバ24内の下端位置とする。この下降動作
も、例えば20秒程度で行うことができる。ステージ2
7上のSOIウエーハは、水冷チャンバ24およびベー
スプレート25が水冷されているので、急速に冷却され
る。最後に、ウエーハハンドリング装置によって、SO
Iウエーハを取り出すことによって、熱処理を完了す
る。さらに熱処理するSOIウエーハがある場合には、
熱処理装置20の温度を降温させてないので、次々にウ
エーハを投入し連続的に熱処理をすることができる。
【0048】この場合、本発明の水素を含む還元性雰囲
気下の熱処理の雰囲気としては、水素100%雰囲気ま
たは水素とアルゴンとの混合雰囲気で行うことができ
る。このような熱処理雰囲気とすれば、SOIウエーハ
表面に害となるような被膜を形成することもなく、確実
にSOIウエーハの表面のダメージ層、表面粗さを改善
するこができるからである。
【0049】このように本発明方法によって、膜厚均一
性の良い、きわめて高品質のSOIウエーハを得ること
ができる。特に、本発明では、SOI層の膜厚均一性が
±3nm以下であり、SOI層の表面粗さがRMS値で
0.3nm以下で、SOI層の表面欠陥密度が103
/cm2 以下であるという、各品質項目ともに高品質の
SOIウエーハを得ることができる。
【0050】
【実施例】以下、本発明の実施例を挙げて具体的に説明
するが、本発明はこれらに限定されるものではない。 (実施例1)導電型がp型で抵抗率が20Ω・cm、直
径が150mmのシリコン鏡面ウエーハを2枚準備し
た。このうち一方をボンドウエーハとして用い、図1
(a)〜(h)に示す工程に従った本発明の水素イオン
剥離法によりSOIウエーハを製造することにした。
【0051】まず、図1の(a)〜(e)にしたがい、
ボンドウエーハを剥離して、SOIウエーハ6を得た。
この時、SOI層の厚さは0.4ミクロンとし、その他
イオン注入等の主な条件は次の通りとした。 1)埋込み酸化膜厚:400nm(0.4ミクロン)、 2)水素注入条件:H+ イオン、注入エネルギ 100keV 注入線量 8×1016/cm2 3)剥離熱処理条件:N2 ガス雰囲気下、500℃×30分
【0052】こうして厚さ0.4ミクロンのSOI層を
有するSOIウエーハを得ることができたが、図1
(e)の剥離したままのSOIウエーハの表面(剥離
面)の表面粗さを、原子間力顕微鏡法により1ミクロン
角で測定したところ、それぞれRMS値(自乗平均平方
根粗さ)で、平均7.4nmであった。この値は、通常
の鏡面研磨されたシリコンウエーハの表面粗さの10倍
以上の値で、剥離したままのSOI層の表面は局部的な
面粗れが大きいことがわかる。
【0053】また、図1(e)の、剥離したままのSO
Iウエーハの剥離面のダメージ層の深さを調べるため、
KOH水溶液によるエッチングを行い、表面からのエッ
チング除去量を変えたSOIウエーハを準備した。そし
て、これらのSOIウエーハを、H.Gassel
(J.Electrochem.Soc.,140,p
p1713,1993)らにより開示された四段セコエ
ッチング法を行った後顕微鏡観察して、その表面に存在
するピット密度をカウントすることによって測定した。
エッチング除去量は、0、50、100、150、20
0、250、300nmとした。測定結果を、図2の曲
線aに示した。
【0054】この図から、剥離直後のSOIウエーハの
表面には深さ約150nmのダメージ層があることがわ
かる。なお、150nmより深い所で観察されるピット
は、もともとボンドウエーハに存在する結晶欠陥の密度
であると思われる。
【0055】また、図1(e)の、剥離したままのSO
IウエーハのSOI層の膜厚を測定し、膜厚均一性を求
めた。膜厚測定は、反射分光法で行い、SOIウエーハ
の面内を外周から10mmを除いて、1mmピッチで数
千点測定した。測定値のシグマ(標準偏差)は、0.9
nmであり、従って膜厚均一性(3シグマ)は±2.7
nmで、悪くとも±3nm以内であることがわかった。
したがって、剥離後のSOI層の膜厚均一性は極めて良
好であることがわかった。
【0056】次に、図1(f)で、SOIウエーハに結
合熱処理を施した。結合熱処理条件は、N2 ガス雰囲気
下、1100℃で2時間とし、SOI層を強固にボンド
ウエーハと結合させた。
【0057】次に、図1(g)で、結合熱処理後のSO
Iウエーハを、研磨することなく、図4に示した急速加
熱・急速冷却装置を用いて、水素を含む還元性雰囲気下
の熱処理を施した。熱処理条件は、水素100%雰囲気
下、1200℃で30秒間とした。なお、熱処理前に
は、SOIウエーハを汚染しないように、熱処理前洗浄
をした。この洗浄は、いわゆるRCA洗浄として広く知
られている、(アンモニア/過酸化水素水)、(塩酸/
過酸化水素水)の2段洗浄を行った。
【0058】そして、急速加熱・急速冷却装置による熱
処理後のSOI層の表面粗さを、原子間力顕微鏡法によ
り1ミクロン角で再び測定したところ、それぞれRMS
値(自乗平均平方根粗さ)で、平均0.25nmであ
り、確実に0.3nm以下とすることができた。この値
は、通常の鏡面研磨されたシリコンウエーハの表面粗さ
と同等であり、水素を含む還元性雰囲気下の熱処理によ
って著しい表面粗さの改善が図られたことがわかる。
【0059】また、急速加熱・急速冷却装置による熱処
理後のSOIウエーハのダメージ層の深さを調べるた
め、KOH水溶液によるエッチングを行い、表面からの
エッチング除去量を変えたSOIウエーハを準備した。
そして、これらのSOIウエーハを、前記H.Gass
elらにより開示された四段セコエッチング法を行った
後顕微鏡観察して、その表面に存在するピット密度をカ
ウントすることによって測定した。エッチング除去量
は、0、50、100、150、200、300nmと
した。測定結果を、図2の曲線bに示した。この図か
ら、水素を含む還元性雰囲気下の熱処理後のSOIウエ
ーハの表面には、研磨を行っていないにもかかわらず、
ダメージ層がなくなっていることがわかる。すなわち、
SOI層の表面欠陥密度は、約250個/cm2 であ
り、深さ方向にこの値は変化せず、確実に103 個/c
2 以下とすることができることがわかる。
【0060】また、水素を含む還元性雰囲気下の熱処理
後のSOIウエーハのSOI層の膜厚を前記と同様に反
射分光法で測定し、再び膜厚均一性を求めた。その結
果、測定値のシグマは、0.9nmであり、従って膜厚
均一性(3シグマ)は±2.7nmで、水素を含む還元
性雰囲気下の熱処理を行う前と同一の値であった。した
がって、本発明で作製されるSOIウエーハのSOI層
の膜厚均一性は、±3nm以下で極めて良好であること
がわかった。
【0061】(実施例2)実施例1と同様に、図1の
(a)〜(e)にしたがい、ボンドウエーハを剥離し
て、SOIウエーハ6を得た。この時、SOI層の厚さ
は0.4ミクロンとし、その他イオン注入等の主な条件
も実施例1と同様にした。
【0062】こうして厚さ0.4ミクロンのSOI層を
有するSOIウエーハを得ることができたが、図1
(e)の剥離したままのSOIウエーハの表面(剥離
面)の表面粗さを、原子間力顕微鏡法により1ミクロン
角で測定したところ、RMS値(自乗平均平方根粗さ)
で、平均8.4nmであった。
【0063】また、図1(e)の、剥離したままのSO
Iウエーハの剥離面のダメージ層の深さを調べるため、
KOH水溶液によるエッチングを行い、表面からのエッ
チング除去量を変えたSOIウエーハを準備した。そし
て、これらのSOIウエーハを、前記H.Gassel
らにより開示された四段セコエッチング法を行った後顕
微鏡観察して、その表面に存在するピット密度をカウン
トすることによって測定したところ、実施例1と同様
に、深さ約150nmのダメージ層があることが確認さ
れた。
【0064】また、図1(e)の、剥離したままのSO
IウエーハのSOI層の膜厚を測定し、膜厚均一性を求
めた。膜厚測定は、反射分光法で行い、SOIウエーハ
の面内を外周から10mmを除いて、1mmピッチで数
千点測定した。測定値のシグマは、実施例1と同様、
0.9nmであり、従って膜厚均一性(3シグマ)は±
2.7nmで、悪くとも±3nm以内であることがわか
った。したがって、剥離後のSOI層の膜厚均一性は極
めて良好であることがわかった。
【0065】次に、図1(f)のSOIウエーハの結合
熱処理を省略し、結合熱処理も兼ねるものとして、図4
に示した急速加熱・急速冷却装置を用いて、図1(g)
の水素を含む還元性雰囲気下の熱処理を、剥離したまま
のSOIウエーハに施した。熱処理条件は、水素100
%雰囲気下、1200℃で30秒間とした。なお、熱処
理前には、SOIウエーハを汚染しないように、熱処理
前洗浄をした。この洗浄は、いわゆるRCA洗浄として
広く知られている、(アンモニア/過酸化水素水)、
(塩酸/過酸化水素水)の2段洗浄を行った。
【0066】そして、急速加熱・急速冷却装置による熱
処理後のSOI層の表面粗さを、原子間力顕微鏡法によ
り1ミクロン角で再び測定したところ、それぞれRMS
値(自乗平均平方根粗さ)で、平均0.26nmであっ
た。この値は、通常の鏡面研磨されたシリコンウエーハ
の表面粗さと同等であり、結合熱処理の有無にかかわら
ず、水素を含む還元性雰囲気下の熱処理によって著しい
表面粗さの改善が図られたことがわかる。
【0067】また、急速加熱・急速冷却装置による熱処
理後のSOIウエーハのダメージ層の深さを調べるた
め、KOH水溶液によるエッチングを行い、表面からの
エッチング除去量を変えたSOIウエーハを準備した。
そして、これらのSOIウエーハを、前記H.Gass
elらにより開示された四段セコエッチング法を行った
後顕微鏡観察して、その表面に存在するピット密度をカ
ウントすることによって測定した。エッチング除去量
は、0、50、100、150、200、300nmと
して測定したところ、実施例1と同様にSOIウエーハ
の表面には、研磨を行っていないにもかかわらず、ダメ
ージ層がなくなっていることがわかった。
【0068】また、水素を含む還元性雰囲気下の熱処理
後のSOIウエーハのSOI層の膜厚を前記と同様にし
て反射分光法で測定し、再び膜厚均一性を求めた。その
結果、測定値のシグマは、0.9nmであり、従って膜
厚均一性(3シグマ)は±2.7nmで、水素を含む還
元性雰囲気下の熱処理を行う前と同一の値であった。し
たがって、本発明で作製されるSOIウエーハのSOI
層の膜厚均一性は、±3nm以下で極めて良好であるこ
とがわかった。
【0069】一方、この実施例2のSOIウエーハは、
通常N2 ガス雰囲気下、1100℃×2時間等で行われ
る、いわゆる結合熱処理を独立して行っていないため、
SOI層の結合強度が心配となるが、SOI層とベース
ウエーハの表面に接着剤を用いて治具を取り付け、SO
I層が剥れるか否かの引っ張り強度試験を行った所、S
OI層が剥れることはなく、治具の方が先に破断した。
治具の破断強度は、少なくとも800Kg/cm2 であ
る。したがって、急速加熱・急速冷却装置を用いて水素
を含む還元性雰囲気下で熱処理すれば、SOI層の結合
強度も充分なものが得られることがわかった。
【0070】(比較例)実施例1と同様にして、図1
(a)〜(f)に従い、水素イオン剥離法によって、剥
離後に結合熱処理を施したSOIウエーハを得た。これ
に従来法のようにタッチポリッシュを行い、表面のダメ
ージ層および表面粗さを除去した。この時、SOI層の
膜厚を前記と同様に反射分光法により測定し、その結果
をタッチポリッシュによる研磨代と膜厚測定値のシグマ
との関係で表したのが図3である。
【0071】この図を見れば明らかであるように、研磨
することにより著しくSOI層の膜厚均一性が悪化する
ことがわかる。特に、表面ダメージ層を除去するために
必要である150nmも除去すると、著しく膜厚均一性
が悪化する。
【0072】なお、本発明は、上記実施形態に限定され
るものではない。上記実施形態は、例示であり、本発明
の特許請求の範囲に記載された技術的思想と実質的に同
一な構成を有し、同様な作用効果を奏するものは、いか
なるものであっても本発明の技術的範囲に包含される。
【0073】例えば、上記では2枚のシリコンウエーハ
を結合してSOIウエーハを作製する場合を中心に説明
したが、本発明は、この場合に限定されるものではな
く、シリコンウエーハにイオン注入後に絶縁性ウエーハ
と結合し、シリコンウエーハを剥離してSOIウエーハ
を製造する場合にも当然に適用可能である。
【0074】また、本発明のSOIウエーハの製造工程
も、図1に示したものに限定されるものではなく、この
工程には、洗浄、熱処理等の他の工程が付加されること
もあるし、あるいは一部工程順の入れ替え、省略等が目
的に応じて適宜行うことができるものである。
【0075】
【発明の効果】以上説明したように、本発明では、水素
イオン剥離法において、剥離後にSOI層表面に残留す
るダメージ層、表面粗さを、研磨することなく、水素を
含む還元性雰囲気下の熱処理を施すことによって除去す
るようにするので、SOI層の膜厚均一性が極めて良好
なSOIウエーハを製造することができるとともに、工
程の簡略化を図ることができる。したがって、きわめて
高品質のSOIウエーハを低コストで製造することがで
きる。
【図面の簡単な説明】
【図1】(a)〜(h)は、本発明の水素イオン剥離法
によるSOIウエーハの製造工程の一例を示すフロー図
である。
【図2】剥離後のSOIウエーハのダメージ層を測定し
た結果図である。
【図3】研磨代とSOI層の膜厚測定値のシグマとの関
係を示した結果図である。
【図4】急速加熱・急速冷却装置の一例を示した、概略
図である。
【符号の説明】
1…ベースウエーハ、 2…ボンドウエーハ、 3…酸
化膜、4…水素イオン注入微小気泡層(封入層)、 5
…剥離ウエーハ、6…SOIウエーハ、 7…SOI
層、20…熱処理装置、 21…ベルジャ、 22,2
2’…加熱ヒータ、23…ハウジング、 24…水冷チ
ャンバ、 25…ベースプレート、26…支持軸、 2
7…ステージ、 28…SOIウエーハ、29…モー
タ。
フロントページの続き (72)発明者 三谷 清 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 水素イオン剥離法によってSOIウエー
    ハを製造する方法において、結合熱処理後、SOI層の
    表面を研磨することなく水素を含む還元性雰囲気下の熱
    処理を加えることを特徴とするSOIウエーハを製造す
    る方法。
  2. 【請求項2】 水素イオン剥離法によってSOIウエー
    ハを製造する方法において、剥離熱処理後、SOI層の
    表面を研磨することなく水素を含む還元性雰囲気下の熱
    処理を加えることを特徴とするSOIウエーハを製造す
    る方法。
  3. 【請求項3】 前記水素を含む還元性雰囲気下の熱処理
    を、1000℃〜シリコンの融点以下の温度範囲で、6
    時間以下行うことを特徴とする請求項1または請求項2
    に記載のSOIウエーハを製造する方法。
  4. 【請求項4】 前記水素を含む還元性雰囲気下の熱処理
    を、急速加熱・急速冷却装置を用いて、1000℃〜シ
    リコンの融点以下の温度範囲で、1〜300秒間行うこ
    とを特徴とする請求項1または請求項2に記載のSOI
    ウエーハを製造する方法。
  5. 【請求項5】 請求項4に記載のSOIウエーハを製造
    する方法において、用いるボンドウエーハをCZウエー
    ハとすることを特徴とするSOIウエーハを製造する方
    法。
  6. 【請求項6】 前記水素を含む還元性雰囲気下の熱処理
    を、水素100%雰囲気または水素とアルゴンとの混合
    雰囲気で行うことを特徴とする請求項1ないし請求項5
    のいずれか1項に記載のSOIウエーハを製造する方
    法。
  7. 【請求項7】 前記請求項1ないし請求項6のいずれか
    1項に記載の方法で製造されたことを特徴とするSOI
    ウエーハ。
  8. 【請求項8】 SOI層の膜厚均一性が±3nm以下で
    あり、SOI層の表面粗さがRMS値で0.3nm以下
    で、SOI層の表面欠陥密度が103 個/cm2 以下で
    あることを特徴とするSOIウエーハ。
JP10131350A 1998-04-23 1998-04-23 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ Pending JPH11307472A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP10131350A JPH11307472A (ja) 1998-04-23 1998-04-23 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
TW088105783A TW471020B (en) 1998-04-23 1999-04-12 A method of fabricating an SOI wafer by hydrogen ion delamination method and SOI wafer fabricated thereby
EP99302845A EP0954014A1 (en) 1998-04-23 1999-04-13 A method of fabricating an SOI wafer by hydrogen ion delamination method and SOI wafer fabricated thereby
US09/295,296 US6362076B1 (en) 1998-04-23 1999-04-20 Method of fabricating an SOI wafer by hydrogen ion delamination without independent bonding heat treatment
KR1019990014591A KR19990083433A (ko) 1998-04-23 1999-04-23 수소이온박리법에의한soi웨이퍼의제조방법및이방법으로제조된soi웨이퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10131350A JPH11307472A (ja) 1998-04-23 1998-04-23 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ

Publications (1)

Publication Number Publication Date
JPH11307472A true JPH11307472A (ja) 1999-11-05

Family

ID=15055889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10131350A Pending JPH11307472A (ja) 1998-04-23 1998-04-23 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ

Country Status (5)

Country Link
US (1) US6362076B1 (ja)
EP (1) EP0954014A1 (ja)
JP (1) JPH11307472A (ja)
KR (1) KR19990083433A (ja)
TW (1) TW471020B (ja)

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660606B2 (en) 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
JP2004535685A (ja) * 2001-07-16 2004-11-25 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 表面状態を改善する方法
WO2004102668A1 (ja) 2003-05-15 2004-11-25 Shin-Etsu Handotai Co. Ltd. Soiウェーハおよびその製造方法
JP2006527480A (ja) * 2003-06-06 2006-11-30 コミツサリア タ レネルジー アトミーク 自立を誘発することによって薄肉化された極薄層の製造方法
KR100765639B1 (ko) 2006-07-03 2007-10-10 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 웨이퍼의 표면 거칠기 개선 방법
KR100796833B1 (ko) 2002-05-02 2008-01-22 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 재료층을 분리하는 방법
JP2008021992A (ja) * 2006-07-13 2008-01-31 Soitec Silicon On Insulator Technologies 接合界面安定化のための熱処理
JP2008526010A (ja) * 2004-12-28 2008-07-17 エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ 低いホール密度を有する薄層を得るための方法
JP2010226124A (ja) * 1998-07-29 2010-10-07 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US7989305B2 (en) 2007-10-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using cluster ion
JP2012169449A (ja) * 2011-02-14 2012-09-06 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2012212906A (ja) * 2012-06-14 2012-11-01 Soytec 低いホール密度を有する薄層を得るための方法
DE112010000688T5 (de) 2009-01-29 2012-11-15 Murata Manufacturing Co. Ltd. Verfahren zur Herstellung elnes Verbundsubstrats
US8314009B2 (en) 2007-09-14 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
WO2012164822A1 (ja) 2011-05-30 2012-12-06 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせsoiウェーハ
JP2013016745A (ja) * 2011-07-06 2013-01-24 Shin Etsu Handotai Co Ltd イオン注入機の基板保持具の劣化判定方法
US8383491B2 (en) 2008-09-29 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP2013084663A (ja) * 2011-10-06 2013-05-09 Shin Etsu Handotai Co Ltd 貼り合わせsoiウェーハの製造方法
JP2013120900A (ja) * 2011-12-08 2013-06-17 Shin Etsu Handotai Co Ltd イオン注入機の基板保持具の劣化判定方法
WO2013088636A1 (ja) 2011-12-15 2013-06-20 信越半導体株式会社 Soiウェーハの製造方法
WO2013102968A1 (ja) 2012-01-06 2013-07-11 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
WO2013111242A1 (ja) 2012-01-24 2013-08-01 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
US8518797B2 (en) 2007-09-21 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method of making an SOI substrate by using a separation layer with regions of non-uniform concentration
WO2015111383A1 (ja) 2014-01-27 2015-07-30 信越半導体株式会社 半導体ウェーハの洗浄槽及び貼り合わせウェーハの製造方法
WO2015141121A1 (ja) * 2014-03-18 2015-09-24 信越半導体株式会社 貼り合わせウェーハの製造方法
KR20160013037A (ko) 2013-05-29 2016-02-03 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
KR20160070058A (ko) 2013-10-17 2016-06-17 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
KR20160117346A (ko) * 2015-03-30 2016-10-10 소이텍 균일한 두께의 매립 절연층을 가지는 구조를 제작하기 위한 방법
KR20160132017A (ko) 2014-03-10 2016-11-16 신에쯔 한도타이 가부시키가이샤 접합 soi웨이퍼의 제조방법
KR20180016394A (ko) 2015-06-15 2018-02-14 신에쯔 한도타이 가부시키가이샤 Soi웨이퍼의 제조방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885466B1 (en) * 1999-07-16 2005-04-26 Denso Corporation Method for measuring thickness of oxide film
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US6514836B2 (en) * 2001-06-04 2003-02-04 Rona Elizabeth Belford Methods of producing strained microelectronic and/or optical integrated and discrete devices
JP2003204048A (ja) * 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
FR2874455B1 (fr) 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
US6794227B2 (en) 2002-06-28 2004-09-21 Seh America, Inc. Method of producing an SOI wafer
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
JP4344517B2 (ja) * 2002-12-27 2009-10-14 富士通株式会社 半導体基板及びその製造方法
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Soiウエーハの製造方法
US7592239B2 (en) * 2003-04-30 2009-09-22 Industry University Cooperation Foundation-Hanyang University Flexible single-crystal film and method of manufacturing the same
US20040218133A1 (en) * 2003-04-30 2004-11-04 Park Jong-Wan Flexible electro-optical apparatus and method for manufacturing the same
WO2005013318A2 (fr) * 2003-07-29 2005-02-10 S.O.I.Tec Silicon On Insulator Technologies Procede d’obtention d’une couche mince de qualite accrue par co-implantation et recuit thermique
FR2858462B1 (fr) 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique
JP2007149723A (ja) * 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
WO2008082920A1 (en) * 2006-12-28 2008-07-10 Memc Electronic Materials, Inc. Methods for producing smooth wafers
FR2912259B1 (fr) * 2007-02-01 2009-06-05 Soitec Silicon On Insulator Procede de fabrication d'un substrat du type "silicium sur isolant".
EP2128891B1 (en) 2007-02-28 2015-09-02 Shin-Etsu Chemical Co., Ltd. Process for producing laminated substrate
CN101796613B (zh) * 2007-09-14 2012-06-27 株式会社半导体能源研究所 半导体装置及电子设备
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
US8698106B2 (en) * 2008-04-28 2014-04-15 Varian Semiconductor Equipment Associates, Inc. Apparatus for detecting film delamination and a method thereof
US20100081251A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
KR20110115570A (ko) * 2008-11-26 2011-10-21 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 절연체-상-실리콘 구조의 가공 방법
JP5477277B2 (ja) * 2010-12-20 2014-04-23 信越半導体株式会社 Soiウェーハの製造方法
CN103094099A (zh) * 2013-01-14 2013-05-08 陆伟 一种键合后晶圆退火方法
CN109742023A (zh) * 2018-11-27 2019-05-10 上海新傲科技股份有限公司 晶圆表面的平坦化方法
US20220048762A1 (en) * 2020-08-14 2022-02-17 Beijing Voyager Technology Co., Ltd. Void reduction on wafer bonding interface
CN114005751A (zh) * 2021-10-29 2022-02-01 上海新昇半导体科技有限公司 一种soi晶圆的表面处理方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69333152T2 (de) * 1992-01-30 2004-05-27 Canon K.K. Verfahren zur Herstellung eines Halbleitersubstrates
JPH07254689A (ja) 1994-03-16 1995-10-03 Mitsubishi Electric Corp エピタキシャル成長層を絶縁層上に設ける方法及びエピタキシャル成長層を絶縁層上に有するシリコンウエハ
JPH08264552A (ja) * 1995-03-24 1996-10-11 Toshiba Ceramics Co Ltd シリコンウエーハの製造方法
CN1132223C (zh) * 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
US6403502B1 (en) * 1997-03-27 2002-06-11 Shin-Etsu Handotai Co., Ltd. Heat treatment method for a silicon wafer and a silicon wafer heat-treated by the method
JPH10275905A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
JP3451908B2 (ja) * 1997-11-05 2003-09-29 信越半導体株式会社 Soiウエーハの熱処理方法およびsoiウエーハ

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226124A (ja) * 1998-07-29 2010-10-07 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US6660606B2 (en) 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
JP2004535685A (ja) * 2001-07-16 2004-11-25 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 表面状態を改善する方法
KR100796833B1 (ko) 2002-05-02 2008-01-22 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 재료층을 분리하는 방법
US7091107B2 (en) 2003-02-26 2006-08-15 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
CN100361307C (zh) * 2003-05-15 2008-01-09 信越半导体股份有限公司 绝缘层覆硅(soi)晶片及其制造方法
WO2004102668A1 (ja) 2003-05-15 2004-11-25 Shin-Etsu Handotai Co. Ltd. Soiウェーハおよびその製造方法
JP2006527480A (ja) * 2003-06-06 2006-11-30 コミツサリア タ レネルジー アトミーク 自立を誘発することによって薄肉化された極薄層の製造方法
JP2008526010A (ja) * 2004-12-28 2008-07-17 エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ 低いホール密度を有する薄層を得るための方法
KR100765639B1 (ko) 2006-07-03 2007-10-10 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 웨이퍼의 표면 거칠기 개선 방법
JP2008021992A (ja) * 2006-07-13 2008-01-31 Soitec Silicon On Insulator Technologies 接合界面安定化のための熱処理
US8216916B2 (en) 2006-07-13 2012-07-10 S.O.I. Tec Silicon On Insulator Technologies Treatment for bonding interface stabilization
US8461018B2 (en) 2006-07-13 2013-06-11 S.O.I.Tec Silicon On Insulator Technologies Treatment for bonding interface stabilization
US8314009B2 (en) 2007-09-14 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US8518797B2 (en) 2007-09-21 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method of making an SOI substrate by using a separation layer with regions of non-uniform concentration
US7989305B2 (en) 2007-10-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using cluster ion
US8409966B2 (en) 2007-10-10 2013-04-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8383491B2 (en) 2008-09-29 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
DE112010000688T5 (de) 2009-01-29 2012-11-15 Murata Manufacturing Co. Ltd. Verfahren zur Herstellung elnes Verbundsubstrats
DE112010000688B4 (de) 2009-01-29 2018-08-02 Murata Manufacturing Co., Ltd. Verfahren zur Herstellung elnes Verbundsubstrats
US8764998B2 (en) 2009-01-29 2014-07-01 Murata Manufacturing Co., Ltd. Method for manufacturing composite substrate
JP2012169449A (ja) * 2011-02-14 2012-09-06 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
WO2012164822A1 (ja) 2011-05-30 2012-12-06 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせsoiウェーハ
US8987109B2 (en) 2011-05-30 2015-03-24 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer and bonded SOI wafer
JP2013016745A (ja) * 2011-07-06 2013-01-24 Shin Etsu Handotai Co Ltd イオン注入機の基板保持具の劣化判定方法
JP2013084663A (ja) * 2011-10-06 2013-05-09 Shin Etsu Handotai Co Ltd 貼り合わせsoiウェーハの製造方法
JP2013120900A (ja) * 2011-12-08 2013-06-17 Shin Etsu Handotai Co Ltd イオン注入機の基板保持具の劣化判定方法
WO2013088636A1 (ja) 2011-12-15 2013-06-20 信越半導体株式会社 Soiウェーハの製造方法
US9240344B2 (en) 2011-12-15 2016-01-19 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer
WO2013102968A1 (ja) 2012-01-06 2013-07-11 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
US9076840B2 (en) 2012-01-06 2015-07-07 Shin-Etsu Handotai Co., Ltd. Method for manufacturing a bonded SOI wafer
US9093497B2 (en) 2012-01-24 2015-07-28 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer
WO2013111242A1 (ja) 2012-01-24 2013-08-01 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2012212906A (ja) * 2012-06-14 2012-11-01 Soytec 低いホール密度を有する薄層を得るための方法
KR20160013037A (ko) 2013-05-29 2016-02-03 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
KR20160070058A (ko) 2013-10-17 2016-06-17 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
US9865497B2 (en) 2013-10-17 2018-01-09 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
WO2015111383A1 (ja) 2014-01-27 2015-07-30 信越半導体株式会社 半導体ウェーハの洗浄槽及び貼り合わせウェーハの製造方法
KR20160110397A (ko) 2014-01-27 2016-09-21 신에쯔 한도타이 가부시키가이샤 반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법
KR20160132017A (ko) 2014-03-10 2016-11-16 신에쯔 한도타이 가부시키가이샤 접합 soi웨이퍼의 제조방법
US9793154B2 (en) 2014-03-10 2017-10-17 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer
KR20160134661A (ko) 2014-03-18 2016-11-23 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법
US9773694B2 (en) 2014-03-18 2017-09-26 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
JP2015177150A (ja) * 2014-03-18 2015-10-05 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2015141121A1 (ja) * 2014-03-18 2015-09-24 信越半導体株式会社 貼り合わせウェーハの製造方法
KR20160117346A (ko) * 2015-03-30 2016-10-10 소이텍 균일한 두께의 매립 절연층을 가지는 구조를 제작하기 위한 방법
KR20180016394A (ko) 2015-06-15 2018-02-14 신에쯔 한도타이 가부시키가이샤 Soi웨이퍼의 제조방법
US10204824B2 (en) 2015-06-15 2019-02-12 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer

Also Published As

Publication number Publication date
EP0954014A1 (en) 1999-11-03
US6362076B1 (en) 2002-03-26
KR19990083433A (ko) 1999-11-25
TW471020B (en) 2002-01-01

Similar Documents

Publication Publication Date Title
JPH11307472A (ja) 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP3500063B2 (ja) 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
US6372609B1 (en) Method of Fabricating SOI wafer by hydrogen ION delamination method and SOI wafer fabricated by the method
JP4103391B2 (ja) Soiウエーハの製造方法及びsoiウエーハ
JP3358550B2 (ja) Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US7977209B2 (en) Method for manufacturing SOI substrate
US7186628B2 (en) Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer
WO2001073848A1 (fr) Procede de production de plaquettes de liaison et plaquettes de liaison ainsi produites
TWI609434B (zh) SOS substrate manufacturing method and SOS substrate
WO2003079447A1 (fr) Procede de production de plaquettes par collage
JP4228419B2 (ja) Soiウエーハの製造方法およびsoiウエーハ
JP4379927B2 (ja) Soiウエーハの製造方法およびsoiウエーハ
JP2008028415A (ja) Soiウエーハの製造方法及びsoiウエーハ
JP2008263010A (ja) Soi基板の製造方法
JP2004342858A (ja) Soiウェーハおよびその製造方法
US20080305318A1 (en) Silicon on insulator (soi) wafer and process for producing same