WO2013111242A1 - 貼り合わせsoiウェーハの製造方法 - Google Patents
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Abstract
Description
ところが、SOI層に機械加工的要素を含む研磨をしてしまうと、研磨の取り代が均一でないために、水素イオンなどの注入、剥離によってある程度達成されたSOI層の膜厚均一性が悪化してしまうという問題が生じる。
例えば、特許文献2では、剥離熱処理後(または結合熱処理後)に、SOI層の表面を研磨することなく水素を含む還元性雰囲気下の熱処理(急速加熱・急速冷却熱処理(RTA(Rapid Thermal Annealing)処理))を加えることを提案している。さらに、特許文献3では、剥離熱処理後(又は結合熱処理後)に、酸化性雰囲気下の熱処理によりSOI層に酸化膜を形成した後に該酸化膜を除去し、次に還元性雰囲気の熱処理(急速加熱・急速冷却熱処理(RTA処理))を加えることを提案している。
このように、タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになったことによって、現在では、直径300mmでSOI層の膜厚レンジ(面内の最大膜厚値から最小膜厚値を引いた値)が3nm以内の膜厚均一性を有するSOIウェーハが、イオン注入剥離法によって量産レベルで得られている。
前記剥離後の貼り合わせSOIウェーハに対しRTO処理を行い、該RTO処理によって前記SOI層表面に形成された酸化膜を除去した後、前記SOI層表面のシリコン原子にマイグレーションを生じさせる平坦化熱処理を行って前記SOI層表面を平坦化し、その後、犠牲酸化処理を行って前記SOI層の膜厚を調整することを特徴とする貼り合わせSOIウェーハの製造方法を提供する。
前記剥離後の貼り合わせSOIウェーハに対しRTO処理を行い、該RTO処理によって前記SOI層表面に形成された酸化膜を除去した後に犠牲酸化処理を行って、又は、該RTO処理によって前記SOI層表面に形成された酸化膜を除去せずに犠牲酸化処理を行って前記SOI層の膜厚を調整し、その後、前記SOI層表面のシリコン原子にマイグレーションを生じさせる平坦化熱処理を行って前記SOI層表面を平坦化することを特徴とする貼り合わせSOIウェーハの製造方法を提供する。
またこの場合、前記平坦化熱処理を行った後、さらに、犠牲酸化処理を行って前記SOI層の膜厚を調整することが好ましい。
まず、イオン注入剥離法を用いて作製した剥離後のSOIウェーハを準備する(図1(A))。すなわち、図3に示すような手順で剥離後のSOIウェーハ(剥離SOIウェーハ)を製造する。
図3のイオン注入剥離法において、工程(1)では、デバイスの仕様に合った支持基板となるベースウェーハ1とSOI層となるシリコン単結晶からなるボンドウェーハ2を準備する。ベースウェーハ1としては、シリコン単結晶ウェーハを用いることができるが、特に限定されない。
前記RTO処理を、1100℃以上、10秒以上(特に10秒以上300秒以下)の条件で行うことが好ましい。RTO処理の熱処理温度を1100℃以上とすることで、より一層、SOI層表面の表面粗さを十分に低減することができる。また、該RTO処理によって、SOI層表面に、5nm以上の膜厚を有する酸化膜を形成することが好ましい。
このような酸化膜除去方法としては、HFを含有する水溶液等で除去することにより実施することができる。
該平坦化熱処理としては、マイグレーションを生じさせる熱処理であれば特に限定されず、RTA炉又は抵抗加熱式熱処理炉を用いて水素ガス、不活性ガス、又は、これらの混合ガス雰囲気下で行うことが可能である。特に、抵抗加熱式のバッチ式熱処理炉を用いたArアニール(通常、1000℃以上、1時間以上)や、RTA炉を用いた水素RTA処理若しくはArと水素の混合ガス雰囲気によるRTA処理(通常、1100℃以上、10秒以上300秒以下)が挙げられる。以下では、Arアニールを行う場合を例に説明するが、他のマイグレーションを生じさせる熱処理を行った場合であっても同等の効果が得られる。
即ち、まず、酸化性ガス雰囲気下で熱処理を行い、SOIウェーハの表層に所望の膜厚の熱酸化膜を形成した後、その熱酸化膜をHF水溶液等により除去することによって、SOI層の膜厚を調整する。
この現象は、前者のプロセスでは、マイグレーションによる平坦化効果が得られる工程が水素RTA処理とArアニールの2工程にあるのに対し、後者(本発明)のプロセスではArアニールの1工程のみであることを考慮すると、後者(本発明)のプロセスで前者のプロセスと同等以上に改善された表面粗さが得られることは、当業者であっても全く予測できなかった顕著な効果である。
ボンドウェーハ及びベースウェーハとして、直径300mm、結晶方位<100>の鏡面研磨されたシリコン単結晶ウェーハを準備し、ボンドウェーハの表面に150nmの熱酸化膜を形成し、該熱酸化膜を通して、水素イオン注入(ドーズ量:6×1016/cm2、注入エネルギー:50keV)を行い、貼り合わせ面をプラズマ処理によって活性化したベースウェーハと酸化膜を介して室温にて貼り合わせ、350℃、1時間の熱処理(この熱処理で剥離は発生しない)を行なった後、イオン注入層に機械的な外力を加えて剥離した。
ボンドウェーハ及びベースウェーハとして、直径300mm、結晶方位<100>の鏡面研磨されたシリコン単結晶ウェーハを準備し、ボンドウェーハの表面に150nmの熱酸化膜を形成し、該熱酸化膜を通して、水素イオン注入(ドーズ量:5×1016/cm2、注入エネルギー:50keV)を行い、ベースウェーハの表面に酸化膜を介して室温にて貼り合わせ、500℃、0.5時間の熱処理を加えて剥離した。
全ての処理が終了したSOI層の表面をAFM(Atom Force Microscope)で複数点測定(測定範囲30μm角)し、表面粗さ(RMS、Rmax)の平均値を求めた。また、SOI層表面の全面のLPD(Light Point Defect)測定を行った。測定装置はレーザー散乱方式の表面検査装置(KLA―Tencor社製 SP1)を用い、直径90nm以上のLPDと、直径65nm以上のLPDを測定した。結果を、下記表1に示す。
Claims (7)
- シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入して該ボンドウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入された側の表面とベースウェーハの表面とを絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で剥離して、前記ベースウェーハ上に前記ボンドウェーハの薄膜からなるSOI層を有する貼り合わせSOIウェーハを作製する貼り合わせSOIウェーハの製造方法において、
前記剥離後の貼り合わせSOIウェーハに対しRTO処理を行い、該RTO処理によって前記SOI層表面に形成された酸化膜を除去した後、前記SOI層表面のシリコン原子にマイグレーションを生じさせる平坦化熱処理を行って前記SOI層表面を平坦化し、その後、犠牲酸化処理を行って前記SOI層の膜厚を調整することを特徴とする貼り合わせSOIウェーハの製造方法。 - シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入して該ボンドウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入された側の表面とベースウェーハの表面とを絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で剥離して、前記ベースウェーハ上に前記ボンドウェーハの薄膜からなるSOI層を有する貼り合わせSOIウェーハを作製する貼り合わせSOIウェーハの製造方法において、
前記剥離後の貼り合わせSOIウェーハに対しRTO処理を行い、該RTO処理によって前記SOI層表面に形成された酸化膜を除去した後に犠牲酸化処理を行って、又は、該RTO処理によって前記SOI層表面に形成された酸化膜を除去せずに犠牲酸化処理を行って前記SOI層の膜厚を調整し、その後、前記SOI層表面のシリコン原子にマイグレーションを生じさせる平坦化熱処理を行って前記SOI層表面を平坦化することを特徴とする貼り合わせSOIウェーハの製造方法。 - 前記平坦化熱処理を行った後、さらに、犠牲酸化処理を行って前記SOI層の膜厚を調整することを特徴とする請求項2に記載の貼り合わせSOIウェーハの製造方法。
- 前記RTO処理によって前記SOI層表面に形成する酸化膜の膜厚を5nm以上とすることを特徴とする請求項1乃至請求項3のいずれか一項に記載の貼り合わせSOIウェーハの製造方法。
- 前記RTO処理を、1100℃以上、10秒以上の条件で行うことを特徴とする請求項1乃至請求項4のいずれか一項に記載の貼り合わせSOIウェーハの製造方法。
- 前記平坦化熱処理を、水素ガス、不活性ガス、又は、これらの混合ガス雰囲気下で行うことを特徴とする請求項1乃至請求項5のいずれか一項に記載の貼り合わせSOIウェーハの製造方法。
- 前記平坦化熱処理を、RTA炉、又は、抵抗加熱式熱処理炉で行うことを特徴とする請求項1乃至請求項6のいずれか一項に記載の貼り合わせSOIウェーハの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020147020725A KR101846931B1 (ko) | 2012-01-24 | 2012-12-26 | 접합 soi 웨이퍼의 제조방법 |
CN201280067455.4A CN104115255B (zh) | 2012-01-24 | 2012-12-26 | 贴合soi晶片的制造方法 |
SG11201403616WA SG11201403616WA (en) | 2012-01-24 | 2012-12-26 | Method for manufacturing bonded soi wafer |
EP12866461.2A EP2808889B1 (en) | 2012-01-24 | 2012-12-26 | Bonded soi wafer manufacturing method |
US14/371,048 US9093497B2 (en) | 2012-01-24 | 2012-12-26 | Method for manufacturing bonded SOI wafer |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012012256A JP5673572B2 (ja) | 2012-01-24 | 2012-01-24 | 貼り合わせsoiウェーハの製造方法 |
JP2012-012256 | 2012-01-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2013111242A1 true WO2013111242A1 (ja) | 2013-08-01 |
Family
ID=48873020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2012/008300 WO2013111242A1 (ja) | 2012-01-24 | 2012-12-26 | 貼り合わせsoiウェーハの製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9093497B2 (ja) |
EP (1) | EP2808889B1 (ja) |
JP (1) | JP5673572B2 (ja) |
KR (1) | KR101846931B1 (ja) |
CN (1) | CN104115255B (ja) |
SG (1) | SG11201403616WA (ja) |
WO (1) | WO2013111242A1 (ja) |
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---|---|---|---|---|
JP2016201454A (ja) * | 2015-04-09 | 2016-12-01 | 信越半導体株式会社 | Soiウェーハの製造方法 |
CN104891430B (zh) * | 2015-04-17 | 2016-09-28 | 上海华虹宏力半导体制造有限公司 | 硅片键合方法 |
JP6380245B2 (ja) * | 2015-06-15 | 2018-08-29 | 信越半導体株式会社 | Soiウェーハの製造方法 |
CN106653677A (zh) * | 2016-09-22 | 2017-05-10 | 东莞市联洲知识产权运营管理有限公司 | 一种soi片的制备方法 |
JP6531743B2 (ja) * | 2016-09-27 | 2019-06-19 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
US11715639B2 (en) | 2016-11-29 | 2023-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabrication method therefor |
CN106601615B (zh) * | 2016-12-27 | 2020-05-15 | 上海新傲科技股份有限公司 | 提高键合强度的退火方法 |
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2012
- 2012-01-24 JP JP2012012256A patent/JP5673572B2/ja active Active
- 2012-12-26 WO PCT/JP2012/008300 patent/WO2013111242A1/ja active Application Filing
- 2012-12-26 EP EP12866461.2A patent/EP2808889B1/en active Active
- 2012-12-26 CN CN201280067455.4A patent/CN104115255B/zh active Active
- 2012-12-26 KR KR1020147020725A patent/KR101846931B1/ko active IP Right Grant
- 2012-12-26 US US14/371,048 patent/US9093497B2/en active Active
- 2012-12-26 SG SG11201403616WA patent/SG11201403616WA/en unknown
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Title |
---|
See also references of EP2808889A4 * |
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Publication number | Publication date |
---|---|
SG11201403616WA (en) | 2014-12-30 |
EP2808889A4 (en) | 2015-09-30 |
US9093497B2 (en) | 2015-07-28 |
US20150017783A1 (en) | 2015-01-15 |
JP2013153016A (ja) | 2013-08-08 |
EP2808889B1 (en) | 2016-10-26 |
EP2808889A1 (en) | 2014-12-03 |
JP5673572B2 (ja) | 2015-02-18 |
CN104115255B (zh) | 2016-08-24 |
CN104115255A (zh) | 2014-10-22 |
KR101846931B1 (ko) | 2018-04-10 |
KR20140123505A (ko) | 2014-10-22 |
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Date | Code | Title | Description |
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121 | Ep: the epo has been informed by wipo that ep was designated in this application |
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