KR102229397B1 - 하이브리드 기판의 제조 방법 및 하이브리드 기판 - Google Patents

하이브리드 기판의 제조 방법 및 하이브리드 기판 Download PDF

Info

Publication number
KR102229397B1
KR102229397B1 KR1020157030444A KR20157030444A KR102229397B1 KR 102229397 B1 KR102229397 B1 KR 102229397B1 KR 1020157030444 A KR1020157030444 A KR 1020157030444A KR 20157030444 A KR20157030444 A KR 20157030444A KR 102229397 B1 KR102229397 B1 KR 102229397B1
Authority
KR
South Korea
Prior art keywords
substrate
silicon
bonding
bonded
grinding
Prior art date
Application number
KR1020157030444A
Other languages
English (en)
Other versions
KR20160002814A (ko
Inventor
유지 도비사카
쇼지 아키야마
요시히로 구보타
마코토 가와이
가즈토시 나가타
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20160002814A publication Critical patent/KR20160002814A/ko
Application granted granted Critical
Publication of KR102229397B1 publication Critical patent/KR102229397B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

실리콘 기판 상에 제1실리콘 산화막과 실리콘 활성층을 이 순번으로 적층하여 이루어지고, 당해 실리콘 기판면 외주부에 상기 실리콘 활성층을 가지지 않는 테라스부를 형성한 SOI 기판을 준비하고, SOI 기판의 실리콘 활성층 표면에 제2실리콘 산화막을 형성하고, 상기 SOI 기판 및 당해 SOI 기판과 열팽창률이 다른 지지 기판의 첩합하는 면을 활성화 처리하고, 상기 SOI 기판과 지지 기판을 실온보다 고온에서 제2실리콘 산화막을 개재하여 첩합하고, 다음에, 상기 첩합 기판에 있어서 SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리와, 상기 실리콘 기판을 연삭하여 박화하는 연삭 박화 처리의 조합을 소정의 열처리 온도 조건 및 판두께 박화 조건으로 적어도 2회 반복하여 행하고, 상기 박화한 실리콘 기판을 에칭에 의해 제거하여 제1실리콘 산화막을 노출시키고, 또한 제1실리콘 산화막을 에칭에 의해 제거함으로써, 기판 외주의 트리밍을 행하지 않고 기판 외주부의 실리콘 활성층의 부분적인 박리 등의 문제가 없이 양질인 실리콘 활성층을 가지는 SOI 구조의 하이브리드 기판을 얻는다.

Description

하이브리드 기판의 제조 방법 및 하이브리드 기판{METHOD FOR PRODUCING HYBRID SUBSTRATE, AND HYBRID SUBSTRATE}
본 발명은 SOI(Silicon on Insulator) 구조의 하이브리드 기판의 제조 방법 및 하이브리드 기판에 관한 것이다.
B―SOS(Bonded―Silicon on Sapphire)의 하나를 만드는 방법으로서, 수소이온주입을 이용한 「수소이온주입법」이 알려져 있다. 표면 활성화된, 수소이온주입 완료 실리콘 기판과 사파이어 기판을 첩합(貼合)법에 의해 첩합하고, 수소이온주입 계면에 대해 쐐기를 박아넣는, 수류(水流)의 제트 분사, 광조사 등의 적절한 기계적 수단을 이용하여, 계면에서 기계 박리하여 박막화된 실리콘막을 제막하는 방법이 알려져 있다.
또, 다른 방법으로서, SOI 기판과 지지 기판을 첩합하고, 연삭과 에칭으로 SOI 기판의 베이스 기판인 실리콘 기판을 제거함으로써, SOI 구조를 가지는 지지 기판을 얻는 방법이 제안되어 현재 여러 가지 개발이 행해지고 있다.
이 경우 실리콘 기판을 어디까지 연삭할지, 혹은 첩합 기판의 외주부의 트리밍(trimming)을 어떻게 할지가 포인트로 되어 있다. 예를 들면, 일본국 특허공개 2011―071487호 공보(특허문헌 1)에서는, 트리밍 기술이 메인으로 되어 있고, 트리밍의 타이밍으로서, 첩합 웨이퍼를 연삭한 후, 외주를 트리밍하고, 트리밍 후에 화학 에칭으로 외주 부분과 유효부의 양방을 처리하는 방법이 제안되어 있고, 종래에는 연삭하여 얇게 하기 전에 트리밍을 행하고 있던 것에 반해, 연삭에 의해 얇게 하고 나서 트리밍을 행하도록 하면 효과적이라고 되어 있다.
또, 투명성이 높기 때문에 광전자공학 용도에 이용되는 SOQ(Silicon on Quartz)나, 고절연성으로 열전도성이 좋아 고주파 용도에 이용되는 SOS(Silicon on Sapphire) 등의 기능을 높인 기판이 있지만, 이들 복합 기판(하이브리드 기판)은 반도체층으로서 이용되는 Si에 대해 열팽창률이 다른 재료와의 조합이고, 첩합으로 제작하는 경우에는 각각의 기판의 열팽창률의 차이에 의해 제작이 어렵다는 것이 알려져 있다.
여기서, 첩합에 의한 SOI형 복합 기판(하이브리드 기판)의 제작 방법으로서는 하기의 방법이 알려져 있다.
(1) 먼저, 열산화 등에 의해 산화막을 형성한 실리콘 웨이퍼에 수소이온을 주입하고, 그것을 지지 기판에 첩합하고, 결합 열처리를 행한 후, 또한 열을 가하여 열박리를 행하는, 스마트컷(smart cut)법으로 불리는 방법이 있다. 이것은 고온에서 열처리를 행함으로써, 박아넣은 가스가 기판 내부에서 미소 기포층으로서 형성되고, 그 기포층이 팽창함으로써 박리가 행해지는 것이다. 이 때문에 고온 열처리가 필수이고, 열팽창률차가 있는 기판에의 적용이 어렵다.
(2) 또, 열산화 등에 의해 산화막을 형성한 실리콘 웨이퍼에 수소이온을 주입하고, 그것을 지지 기판에 첩합하고, 결합 열처리를 행한 후에, 기계적으로 박리를 행하는 SiGen법이 있다. 이 방법에서는 내부에서의 기포층의 응집이나 팽창의 작용을 필요로 하지 않기 때문에, 고온 열처리는 불요하고, 첩합면을 플라즈마 등으로 활성화함으로써 미리 결합력을 올려 열처리를 저온화하고 있는 경우도 있어, 스마트컷법과 같은 고온에는 노출되지 않는다. 그렇지만, 기계적 박리에서는 첩합 기판에 있어서 응력이 국소적으로 걸리는 부분이 어떻게 해도 발생하고, 그 부분에서 실리콘 박막에 결함이 생기기 쉽다고 하는 결점이 있다. 또, 그것을 방지하기 위해 결합 강도를 올리려고 하여 열처리 온도를 올리면, 스마트컷법과 마찬가지로 열팽창률의 문제가 생기게 된다. 또한, 응력이 국소적으로 걸리는 부분이란, 첩합 기판의 결합면이 중간에 끊어지는 외주부나 박리 종단(終端)부이고, 실리콘 박막의 가장자리가 깔쭉깔쭉하게 되거나, 미세한 피트(pit)(미소한 막두께 변동)가 생기거나 한다.
상기 2개의 방법은 수소이온을 주입하고, 그 수소이온으로부터 생기는 결함층으로부터 분리(박리)를 행하고 있지만(이온주입 박리법), 그 결함층으로부터 퍼지는 결함이나 수소 가스종의 확산에 의한 결함증가의 문제를 일으키는 경우가 있다. 특히, 열산화 처리 등의 고온 처리에서 결함이 발생하는 경우가 있다.
(3) 이에 반해, 이온주입 박리법을 사용하지 않는 방법으로서, 열산화 등에 의해 산화막을 형성한 실리콘 웨이퍼를 지지 기판에 첩합하고, 결합 열처리 후에 실리콘 기판의 이면측으로부터 연삭이나 에칭을 행하여 얇게 하여, 목적의 두께로 실리콘 박막을 마무리하는 방법이 있다. 이 방법은 마무리의 실리콘 박막의 두께가 얇은 경우는, 제거량(가공량)이 많아져 면내의 두께 불균일을 작게 할 수가 없다. 그 때문에, 산소 이온을 주입하고, 연마나 에칭의 스톱층을 설치하여 정밀도를 높이는 기술이 여러 가지 검토되고 있지만, 이 방법에서는 막두께 분포의 문제 외에, 외주부의 미접합 부분이 연삭 가공 중에 이빠지거나 남거나 함으로써, 주변부가 깨끗하지 않다고 하는 문제가 있어, 연삭 가공 전이나 도중에 외주를 트리밍하는 공정을 부가할 필요가 있거나 하여 공정이 번잡하게 된다.
일본국 특허공개 2011―071487호 공보
본 발명은 상기 사정을 감안하여 이루어진 것으로, SOI 기판과, 사파이어 기판 등의 SOI 기판과 열팽창률이 다른 지지 기판을 첩합하여 하이브리드 기판을 제조하는 방법으로서, 수소이온주입 손상의 영향을 배제하여, 기판 외주의 트리밍을 행하지 않아도 당해 기판 외주부에 있어서의 실리콘 활성층의 부분적인 박리 등의 문제가 없어, 양질인 실리콘 활성층을 가지는 SOI 구조의 하이브리드 기판의 제조 방법 및 하이브리드 기판을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해, 하기의 하이브리드 기판의 제조 방법 및 하이브리드 기판을 제공한다.
〔1〕 실리콘 기판 상에 제1실리콘 산화막과 실리콘 활성층을 이 순번으로 적층하여 이루어지고, 당해 실리콘 기판면 외주부에 상기 실리콘 활성층을 가지지 않는 테라스(terrace)부를 형성한 SOI 기판을 준비하고, 당해 SOI 기판의 실리콘 활성층 표면에 제2실리콘 산화막을 형성하고, 상기 SOI 기판과 당해 SOI 기판과 열팽창률이 다른 지지 기판을 첩합함에 즈음하여, 당해 SOI 기판 및/또는 지지 기판의 첩합하는 면을 활성화 처리하고, 상기 SOI 기판과 지지 기판을 실온보다 고온에서 제2실리콘 산화막을 개재하여 첩합하여 첩합 기판으로 하고, 다음에, 상기 첩합 기판에 대해 SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리와, 상기 실리콘 기판을 연삭하여 박화하는 연삭 박화 처리의 조합을 적어도 2회 반복하여 행함에 즈음하여, 1회째의 결합 열처리의 온도를 상기 첩합의 온도 이상으로 하고, 1회째의 연삭 박화 처리 후의 실리콘 기판의 두께를 가장 얇아도 130㎛까지로 하고, 최종회의 결합 열처리의 온도를 200℃ 이상 250℃ 미만으로 하고, 최종회의 연삭 박화 처리 후의 실리콘 기판의 두께를 가장 얇아도 60㎛까지로 하여 상기 결합 열처리 및 연삭 박화 처리를 행하고, 다음에, 상기 박화한 실리콘 기판을 에칭에 의해 제거하여 제1실리콘 산화막을 노출시키고, 또한 노출된 제1실리콘 산화막을 에칭에 의해 제거하여, 지지 기판 상에 실리콘 산화막을 개재하여 실리콘 활성층을 가지는 하이브리드 기판을 얻는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
〔2〕 상기 SOI 기판과 지지 기판의 첩합 온도를 100℃ 이상 250℃ 미만으로 하는 것을 특징으로 하는〔1〕기재의 하이브리드 기판의 제조 방법.
〔3〕 상기 SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리 온도를, 상기 첩합 온도에 0~100℃ 가산한 온도(다만, 250℃ 미만으로 한다)로 하는 것을 특징으로 하는〔1〕또는〔2〕기재의 하이브리드 기판의 제조 방법.
〔4〕 2회째 이후의 결합 열처리 온도를 그 1회 전의 결합 열처리 온도보다도 높게 하는 것을 특징으로 하는〔1〕~〔3〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔5〕 상기 1회째의 결합 열처리의 온도가 200℃ 이상 250℃ 미만인 경우, 2회째 이후의 결합 열처리를 생략하는 것을 특징으로 하는〔1〕~〔3〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔6〕 상기 1회째의 연삭 박화 처리 후의 실리콘 기판의 두께를 130㎛ 이상 200㎛ 이하로 하는 것을 특징으로 하는〔1〕~〔5〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔7〕 상기 최종회의 연삭 박화 처리 후의 실리콘 기판의 두께를 60㎛ 이상 100㎛ 이하로 하는 것을 특징으로 하는〔1〕~〔6〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔8〕 상기 테라스부의 폭은 1mm 이상 3mm 이하인 것을 특징으로 하는〔1〕~〔7〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔9〕 상기 SOI 기판의 실리콘 활성층은 빈구멍형 결함이 없고, 열산화에 의해 산화 야기 적층 결함이 발생하지 않는 것인 것을 특징으로 하는〔1〕~〔8〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔10〕 상기 지지 기판은 석영 유리, 붕규산 유리 또는 사파이어로 이루어지는 것을 특징으로 하는〔1〕~〔9〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔11〕 상기 SOI 기판과 지지 기판의 첩합 전에, 상기 지지 기판에 대해 환원성 분위기 중의 열처리를 행하는 것을 특징으로 하는〔1〕~〔10〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔12〕 상기 지지 기판의 SOI 기판과 첩합되는 면의 소정 폭의 외주 영역을 중앙부보다도 우묵하게 들어가도록 얇게 하는 것을 특징으로 하는〔1〕~〔11〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔13〕 〔1〕~〔12〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법에 의해 제조된, 지지 기판 상에 실리콘 산화막을 개재하여 실리콘 활성층을 가지는 하이브리드 기판.
본 발명에 의하면, 열팽창률에 차가 있는 기판끼리의 첩합이라도, 소정 온도로 가열하여 첩합하는 분(分)만큼 열처리 온도를 올려 SOI 기판과 지지 기판의 결합력을 높일 수가 있고, 연삭 조건을 궁리함으로써 연삭 가공에 의해 기판 외주부에 있어서의 실리콘 활성층의 박리 등의 문제를 방지하면서 실리콘 기판의 박화가 가능하게 된다. 또 이에 의해, 종래 행해지고 있던 기판 외주의 트리밍을 생략할 수가 있다. 또한, SOI 기판의 제1실리콘 산화막을 에칭 스톱층으로 함으로써 실리콘 활성층의 두께를 정밀도 좋게 제어할 수 있다.
도 1은 본 발명에 관한 하이브리드 기판의 제조 방법에 있어서의 제조 공정의 일례를 나타내는 개략도이고, (a)는 SOI 기판의 단면도, (b)는 지지 기판(사파이어 기판)의 단면도, (c)는 SOI 기판과 지지 기판을 첩합하고 결합 열처리한 상태를 나타내는 단면도, (d)는 실리콘 기판을 연삭한 상태를 나타내는 단면도, (e)는 나머지 실리콘 기판을 에칭 제거한 상태를 나타내는 단면도, (f)는 제1산화막을 에칭 제거한 상태를 나타내는 단면도, (g)는 마무리 연마·세정한 상태를 나타내는 단면도이다.
도 2는 시험예 1의 사파이어 기판 외주부에 있어서의 실리콘 활성층의 벗겨짐 상태를 나타내는 외관도이다.
도 3은 시험예 6의 사파이어 기판 외주부에 있어서의 실리콘 활성층의 벗겨짐, 들뜸 상태를 나타내는 외관도이다.
도 4는 사파이어 기판 외주부에 섬 모양의 실리콘부가 없는 예를 나타내는 외관도이다.
이하에, 본 발명에 관한 하이브리드 기판의 제조 방법의 실시형태에 대해 설명한다.
본 발명에 관한 하이브리드 기판의 제조 방법은, 도 1에 나타내듯이, SOI 기판의 준비 공정(공정 1), 지지 기판의 준비 공정(공정 2), SOI 기판 및/또는 지지 기판의 표면 활성화 처리 공정(공정 3), SOI 기판과 지지 기판의 첩합 공정(공정 4), 결합 열처리 공정(공정 5), 실리콘 기판의 연삭 박화 공정(공정 6), 박화 실리콘 기판 제거 공정(공정 7), 제1실리콘 산화막 제거 공정(공정 8)의 순으로 처리를 행하는 것이다.
(공정 1： SOI 기판의 준비 공정)
실리콘 기판(1) 상에 제1실리콘 산화막(2)과 실리콘 활성층(3)을 이 순번으로 적층한 것을 SOI 기판으로서 준비한다. 이때 그 실리콘 기판(1)면 외주부(외연부)에 상기 실리콘 활성층(3)을 가지지 않는 테라스부를 형성하는 것이 바람직하다.
여기서, 실리콘 기판(1)으로서는, 특히 한정되지 않지만, 예를 들면 초크랄스키(CZ)법에 의해 육성된 단결정을 슬라이스하여 얻어진 것으로, 예를 들면 직경이 100~300mm, 도전형이 P형 또는 N형, 저항률이 10Ω·cm 정도인 것을 들 수 있다. 또, 실리콘 기판(1)의 두께는 취급성과 후술하는 연삭 박화 처리에 요하는 시간의 균형에서, 450~775㎛가 바람직하고, 500~600㎛가 보다 바람직하다.
여기서, 수치 범위를 나타내는 「XXX~YYY」의 기재는 그 상한 하한을 포함하는 것이다. 예를 들면 「100~300mm」는 「100mm 이상 300mm 이하」를 의미한다.
제1실리콘 산화막(2)은 이른바 Box층으로 불리는 이산화규소(SiO2) 절연막이고, 최종 공정에 있어서의 에칭 스톱층으로 된다. 이 제1실리콘 산화막(2)의 두께는 에칭으로 제거하는 Si 두께(박화 실리콘 기판의 두께)와 사용하는 에칭액의 Si와 SiO2의 선택 에칭비로부터 구할 수가 있는 것이고, 상세하게는 선택 에칭비로부터 계산하고 또한 면내의 두께 불균일이나 에칭 불균일에 대한 여유를 포함하여 설정된다. 예를 들면, 에칭에 의해 제거하는 Si 두께가 80㎛ 정도이면, 제1실리콘 산화막(2)의 막두께는 300nm 이상이 바람직하고, 300~500nm가 바람직한 범위이다.
실리콘 활성층(3)은 빈구멍형 결함이 없고(COP(Crystal Orginated Particle) 결함 프리(free)이고), 열산화에 의해 산화 야기 적층 결함(OSF(Oxidation induced Stacking Fault) 결함)이 발생하지 않는 것인 것이 바람직하다. 실리콘 활성층(3)은 단결정 실리콘으로 이루어지는 박막이고, 최종적으로 지지 기판 상에서 SOI층(반도체층)으로 된다.
실리콘 활성층(3)의 막두께는 예를 들면 100~500nm가 바람직하고, 100~300nm가 보다 바람직하다.
이러한 SOI 기판은 이온주입 박리법에 의해 제작되는 것이 바람직하고, 그 경우 박리 후의 실리콘 박막 표층에 있어서, 이온주입에 의해 손상을 받아 결정 결함을 일으키고 있는 층을 웨트 에칭 또는 드라이 에칭에 의해 제거한 것으로 한다. 구체적으로는 제1실리콘 산화막(2)을 형성한 실리콘 기판(1)과 이온주입하여 이온주입 영역을 소정 깊이의 곳에 형성한 다른 실리콘 기판을 첩합한후, 이 이온주입 영역에서 다른 실리콘 기판을 박리시켜 상기 SOI 기판으로 하는 것이다.
또한, 실리콘 기판(1)의 에지롤오프(edge roll off)(실리콘 기판 제조시의 웨이퍼 CMP 공정에 있어서의 연마쌕(polishing sag)) 영역을 테라스부로 하는 것이 바람직하고, 상기 이온주입 박리법에 있어서, 제1실리콘 산화막(2)을 형성한 실리콘 기판(1)과 이온주입 영역을 형성한 다른 실리콘 기판을 첩합했을 때에, 이 테라스부에서는 양자는 접촉하지 않기 때문에, 실리콘 기판(1)의 이 영역에는 실리콘 박막(실리콘 활성층(3)으로 되는 박막)은 전사되지 않게(즉, 실리콘 활성층(3)을 가지지 않게) 된다. 또, 테라스부는 실리콘 기판(1)의 에지롤오프를 조정하여 실리콘 기판의 단부(외연)로부터 바람직하게는 폭 1~3mm, 보다 바람직하게는 2~3mm의 영역에 형성되도록 하면 좋다. 이에 의해 첩합의 단계에서 SOI 기판의 테라스부(즉 첩합 기판의 외주부 폭 1~3mm의 영역)에서는 SOI 기판과 지지 기판이 접촉하지 않고, 또한 실리콘 활성층(3)이 존재하지 않는 영역으로 되기 때문에, 후술하는 실리콘 기판을 연삭 박화하는 단계에서 실리콘 활성층(3)이 국부적으로 박리하는 것을 보다 방지할 수가 있다. 또한, 테라스부의 폭이 1mm 미만에서는, SOI 기판과 지지 기판을 첩합하여 결합 열처리를 했다고 해도, 실리콘 기판을 연삭 박화하는 단계에서 외주부에 국소적인 응력이 걸림으로써 실리콘 활성층이 일부 박리할 우려가 있다. 또, 테라스부의 폭이 3mm를 초과하는 경우는 실리콘 활성층의 면적이 작아지기 때문에 바람직하지 않다.
또한, 테라스부를 설치하지 않는 경우에는, 첩합 상대의 지지 기판에 대해, SOI 기판과 첩합되는 면의 외주부가 적어도 상기 테라스부의 폭만큼 중앙부보다도 우묵하게 들어가도록 얇게 하면(외주가 처진 상태로 하면) 외주부의 접합을 방지할 수 있어, 국소적으로 접합한 부분에서의 트러블을 회피할 수 있다. 그 트러블이란 연삭시에 외주의 접합된 부분과 되지 않은 부분에서 연삭 불균일이 생겨, 그 경계에서 숫돌이 걸려 외주부의 Si 기판을 파손시키는 것이고, 이것이 발생하면 벗겨진 Si편에 의해 표면을 손상시켜 버린다.
SOI 기판에 테라스부를 설치한 경우도 마찬가지 효과가 얻어진다.
다음에, 준비한 SOI 기판의 실리콘 활성층(3) 표면에 제2실리콘 산화막(4)을 형성한다(도 1 (a)). 제2실리콘 산화막(4)은 실리콘 활성층(3)을 열산화시켜 형성하면 좋다. 제2실리콘 산화막(4)은 SOI 기판과 지지 기판을 강고하게 접합하기 위한 것이고, 그 막두께는 50~300nm가 바람직하다. 막두께가 50nm 미만인 경우는 접합계면에 갇힌 수분이 확산할 수 없어 열처리 중에 응집하여 물집과 같이 되고, 300nm 초과의 경우는 산화 전의 실리콘 활성층(3)을 두껍게 할 필요가 있거나 산화 처리 시간이 늘어나거나 하여 생산성이나 비용에 영향을 줄 우려가 있다.
(공정 2： 지지 기판의 준비 공정)
지지 기판은 하이브리드 기판의 핸들 기판으로 되는 절연성의 투명 기판이고, 예를 들면 석영 유리, 붕규산 유리 또는 사파이어로 이루어지는 것이 바람직하다. 이 경우 지지 기판은 SOI 기판과는 열팽창률이 다른 것으로 된다. 여기서는 예로서 사파이어 기판(5)을 준비한다(도 1 (b)).
지지 기판(사파이어 기판(5))은 SOI 기판과 첩합하는 관계로부터 당해 SOI 기판의 외형 치수가 동일한 것이 바람직하고, SOI 기판(실리콘 기판(1))에 오리엔테이션 플랫(OF)이나 노치(notch)가 붙어 있는 경우에는 지지 기판에도 동일한 오리엔테이션 플랫이나 노치를 붙이면 좋다.
또한, 상기 SOI 기판과 지지 기판의 첩합 전에, 예를 들면 사파이어 기판(5)에 대해 환원성 분위기 중의 열처리를 행하도록 하면 좋다. 사파이어 기판(5)을 미리 환원성 분위기 중에서 열처리한 후에 SOI 기판과 첩합하면, 실리콘 활성층(3)에 있어서의 결함수를 보다 저감할 수 있어, 세정하지 않고 사파이어 기판(5)의 금속 불순물이 제거되어 반도체 제조 라인에 투입 가능한 레벨로 하는 것이 가능하다.
이때의 환원성 분위기로서는, 예를 들면 일산화탄소, 황화수소, 이산화유황, 수소, 폼알데히드로부터 선택되는 가스종 또는 그들의 조합으로 이루어지는 환원성 가스, 혹은 당해 환원성 가스와 불활성 가스의 혼합 가스로 이루어지는 분위기를 들 수 있고, 그들 중에서 바람직하게는 적어도 수소를 포함하는 분위기, 즉 수소만 또는 수소를 포함하는 불활성 가스로 이루어지는 분위기, 보다 바람직하게는 수소만으로 이루어지는 분위기이다.
열처리 온도의 하한은 바람직하게는 600℃ 이상이고, 보다 바람직하게는 700℃ 이상이다. 열처리 온도가 600℃ 미만에서는 사파이어 기판(5) 표면의 금속 제거의 효과가 불충분하게 되는 경우가 있다.
열처리 온도의 상한은 바람직하게는 1,100℃ 이하이고, 바람직하게는 900℃ 이하이다. 열처리 온도가 1,100℃ 초과에서는 하이브리드 기판의 실리콘 활성층(3) 표면의 결함수가 역으로 증가하여 하이브리드 기판으로서 부적당하게 될 우려가 있다.
열처리 시간은 바람직하게는 10초~12시간, 보다 바람직하게는 1분~1시간이다. 열처리 시간이 10초보다 짧으면 사파이어 기판(5) 표면의 금속 제거가 불충분하게 되거나 하이브리드 기판의 실리콘 활성층(3) 표면의 결함수의 저감이 불충분하게 될 우려가 있고, 12시간보다 길면 열처리 비용의 증가로 되는 경우가 있다.
(공정 3： SOI 기판 및/또는 지지 기판의 표면 활성화 처리 공정)
첩합 전에 SOI 기판의 제2실리콘 산화막(4) 표면과 사파이어 기판(5)의 표면의 쌍방 혹은 일방에 표면 활성화 처리를 한다.
표면 활성화 처리는 기판 표면에 반응성이 높은 미결합수(手)(dangling bond)를 노출시키거나, 또는 그 미결합수에 OH기가 부여됨으로써 활성화를 도모하는 것이고, 예를 들면 플라즈마 처리 또는 이온빔 조사에 의한 처리에 의해 행해진다.
플라즈마로 처리를 하는 경우, 예를 들면, 진공 챔버 중에 SOI 기판 및/또는 사파이어 기판(5)을 놓고, 플라즈마용 가스를 도입한 후, 100W 정도의 고주파 플라즈마에 5~30초 정도 노출시켜 표면을 플라즈마 처리한다. 플라즈마용 가스로서는 SOI 기판을 처리하는 경우, 표면을 산화하는 경우에는 산소 가스의 플라즈마, 산화하지 않는 경우에는 수소 가스, 아르곤 가스, 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨 가스의 혼합 가스 등을 들 수가 있다. 사파이어 기판(5)을 처리하는 경우는 수소 가스, 아르곤 가스, 질소 가스, 또는 이들의 혼합 가스 등을 이용한다. 이 처리에 의해 SOI 기판 및/또는 사파이어 기판(5)의 표면의 유기물이 산화하여 제거되고, 또한 표면의 OH기가 증가하여 활성화한다.
또, 이온빔 조사에 의한 처리는 플라즈마 처리에서 사용하는 가스를 이용한 이온빔을 SOI 기판 및/또는 사파이어 기판(5)에 조사하여 표면을 스퍼터(sputter)하는 처리이고, 표면의 미결합수을 노출시켜 결합력을 증가시키는 것이 가능하다.
(공정 4： SOI 기판과 지지 기판의 첩합 공정)
다음에, SOI 기판과 사파이어 기판(5)을 실온(25℃)보다 고온에서 제2실리콘 산화막(4)을 개재하여 첩합한다(도 1 (c)). 이하, 이 접합체를 첩합 기판이라고 한다. 이때 첩합 온도를 100℃ 이상 250℃ 미만, 바람직하게는 100℃ 이상 225℃ 이하, 보다 바람직하게는 150℃ 이상 225℃ 이하로 하면 좋다. 첩합 온도가 100℃ 미만에서는 SOI 기판과 사파이어 기판(5)이 잘 접합하지 않을 우려가 있고, 250℃ 이상에서는 SOI 기판과 사파이어 기판(5)의 열팽창률의 차에 의해, 실리콘 활성화층의 벗겨짐이나 첩합 기판의 파손이 발생하는 경우가 있다.
(공정 5： 결합 열처리 공정)
첩합 후에 첩합 기판에 열을 가하여 열처리(결합 열처리)를 행한다. 이 열처리에 의해 SOI 기판과 사파이어 기판(5)의 결합이 강화된다. 이때의 열처리 온도는 상기 첩합 온도에 0~100℃ 가산한 온도이고, 첩합 기판이 SOI 기판과 사파이어 기판(5)의 열팽창률의 차의 영향(열응력)으로 파손되지 않는 온도(즉, 250℃ 미만으로 한다)를 선택하는 것이 바람직하고, 예를 들면, 150℃ 이상 250℃ 미만, 바람직하게는 150℃ 이상 225℃ 이하, 보다 바람직하게는 150℃ 이상 200℃ 이하이다. 열처리 시간은 예를 들면 1~24시간이다.
(공정 6： 실리콘 기판의 연삭 박화 공정)
첩합 기판에 있어서의 실리콘 기판(1)을 연삭에 의해 박화한다. (도 1 (d)). 그 두께는 가장 얇아도 60㎛까지가 바람직하다. 박화 후의 실리콘 기판(1＇)의 두께를 60㎛ 미만으로 하면, 첩합 기판에 대한 연삭 가공시의 국소적인 응력의 작용에 의해, 실리콘 활성층(3)의 박리가 첩합 기판의 외주부측에 발생할 우려가 있다.
이 연삭 가공은 웨이퍼 가공에 사용되는 백그라인드 장치(예를 들면, (주)토쿄정밀제, PG200)를 사용하면 좋고, 연삭 후에 연마를 행하여 표층의 손상을 제거해 두면 좋다. 또, 사용하는 연삭툴은 연삭량과 손상 두께로부터 선택하고, 또한 손상층을 얇게 하기 위해 번수(grit size)를 바꾸어 2단계로 연삭하면 좋다. 예를 들면, 연삭 스피드를 얻기 위해 1단째를 ＃320~600의 연삭툴을 사용하여 연삭하고 싶은 두께의 2/3~3/4의 연삭을 행한다. 그리고, 2단째는 ＃1200~2000의 연삭툴을 사용하여 연마대(代)(finishing allowance)을 남기고 연삭을 행한다. 마지막으로, 2단째의 연삭 손상을 제거할 수 있는 정도로 또는 경면 가공 정도로 연마를 행한다. 마지막으로 연마를 행함으로써 다음 결합 열처리시의 파손을 방지할 수가 있다.
또, 상기 SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 적어도 2회 반복하여 행하는 것으로 하고, 2회째의 열처리 온도를 1회째의 열처리 온도보다도 높게 하는 것이 바람직하다. 상세하게는 다음의 수순으로 행하면 좋다.
(공정 5 (1)) 첩합 기판을 150℃ 이상 200℃ 미만으로 가열하여 1회째의 결합 열처리를 행한다. 열처리 시간은 1~24시간이다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 연삭에 의해 박화한다(1회째 연삭 박화 처리). 1회째의 연삭 박화 처리 후의 실리콘 기판의 두께를 바람직하게는 130~200㎛, 보다 바람직하게는 130~170㎛로 한다. 이때 상술한 2단계의 연삭 가공(1단째의 연삭―2단째의 연삭―연마)을 행하는 것이 바람직하다.
(공정 5 (2)) 첩합 기판을 200℃ 이상 250℃ 미만으로 가열하여 2회째(공정 5, 6의 조합이 3회 이상인 경우는 최종회)의 결합 열처리를 행한다. 열처리 시간은 1~24시간이다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 연삭에 의해 더 박화한다(2회째 연삭 박화 처리). 2회째(공정 5, 6의 조합이 3회 이상인 경우는 최종회)의 연삭 박화 처리 후의 실리콘 기판의 두께를 바람직하게는 60~100㎛, 보다 바람직하게는 60~85㎛로 한다. 이때의 연삭 가공 조건은 가공흔이나 손상을 남기면 다음 공정의 에칭시의 안정성에 영향을 미치므로, 상술한 2단계의 연삭을 행하고, 그 1단째를 ＃600 이상의 연삭툴을 사용하고, 2단째는 ＃2000 이상의 연삭툴을 사용한다. 여기서는 실리콘 기판(1)의 외주부의 벗겨짐의 위험성 때문에 연마를 행하지 않고, 이 면으로부터도 미세한 입자의 연삭툴을 선택하는 것이 바람직하다.
단계적으로 실리콘 기판(1)을 박화하면서, 박화때마다 보다 고온의 결합 열처리에 의해 SOI 기판과 지지 기판의 결합력을 높이므로, 연삭 가공에 의한 실리콘 활성층(3)의 박리나 첩합 기판의 파손을 보다 확실히 방지하는 것이 가능하게 된다.
(공정 7： 박화 실리콘 기판 제거 공정)
상기와 같이 박화한 실리콘 기판(1＇)을 에칭에 의해 제거하여 제1실리콘 산화막(2)을 노출시킨다(도 1 (e)). 에칭은 실리콘 웨이퍼 에칭액으로서 질산, 불산 등으로 이루어지는 전자공업용의 혼산을 이용하여 스핀에칭 장치에 의해 행하는 것이 바람직하다.
(공정 8： 제1실리콘 산화막 제거 공정)
다음에, 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시킨다(도 1 (f)). 얻어지는 실리콘 활성층(3)의 두께 분포는 원래의 SOI 기판의 두께 분포와 동등하므로 이온주입 박리법의 것과 비교해도 손색없는 것으로 된다. 또, 사용하는 SOI 기판에 테라스부라고 부르는 활성층이 없는 외주부를 1~3mm 설치함으로써, 첩합 기판으로 했을 때의 외주부의 불필요한 접합에 기인하는 Si 섬의 생성을 방지할 수 있어 보다 고품질인 복합 기판을 얻을 수 있다. 또한, 사용하는 SOI 기판은 실리콘 활성층을 결함 프리(COP 프리)로, 또한 열산화에 의해 산화 야기 적층 결함(OSF 결함)을 생기지 않도록 제작된 것으로 하므로, 이온주입 박리법에서는 얻어지지 않는 양질인 실리콘 박막이 얻어진다.
마지막으로, 실리콘 활성층(3)을 소망의 두께까지 마무리 연마하고 세정하여, 지지 기판(사파이어 기판(5)) 상에 실리콘 활성층(3)을 가지는 SOI 구조의 다층막 복합 기판(하이브리드 기판)을 얻는다(도 1 (g)).
실시예
이하에, 시험예를 들어 본 발명을 더 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
［시험예 1］
상술한 하이브리드 기판의 제조 방법의 공정 1~공정 8을 이하의 조건으로 행하여 하이브리드 기판을 제작하였다.
(공정 1) SOI 기판으로서 직경 150mm, 두께 525㎛, 47.5mm OF 딸린 기판을 준비하였다. 또한, 실리콘 활성층(3) 등의 두께는 제작하는 디바이스에도 따르지만, 본 시험예에서는 표층으로부터, 제2실리콘 산화막(4)(SiO2): 200nm/실리콘 활성층(3): 380nm/제1실리콘 산화막(2)(SiO2): 300nm로 하였다(도 1 (a)). 또한, 제2실리콘 산화막(4)은 SOI 기판의 실리콘 활성층을 열산화하여 얻은 산화막이고, 제1실리콘 산화막(2)은 SOI 기판의 매립 산화막(Box층)이다. 또, SOI 기판의 외주에 테라스부를 폭 2mm로 되도록 형성하였다.
(공정 2) 지지 기판으로서 재질： 사파이어, 직경 150mm, 두께 600㎛, 47.5mm OF 딸린 사파이어 기판(5)을 준비하였다.
(공정 3) SOI 기판 및 사파이어 기판(5)의 첩합하는 면을 감압 질소 분위기 중에서 100W의 플라즈마를 조사함으로써 활성화 처리를 행하였다.
(공정 4) SOI 기판과 사파이어 기판(5)을 실온(25℃)에서 첩합하였다.
다음에, SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 2회 반복하여 행하였다.
(공정 5 (1)) 첩합 기판에 150℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 150㎛로 될 때까지 연삭 가공하였다. 이때의 연삭 가공 조건은 1단째의 연삭으로 180㎛까지 얇게 하고, 2단째의 연삭으로 또한 150㎛ 가까이까지 얇게 하고, 마지막에 연마로 150㎛로 마무리하였다. 그 결과 외관은 양호하였다.
또한, 이후의 시험예에 있어서도 1회째의 연삭 가공(공정 6 (1))에 있어서 1단째의 연삭―2단째의 연삭―마무리 연마의 수순으로 처리를 행하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 150℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 50㎛로 될 때까지 연삭 가공하였다. 이때의 연삭 가공 조건은 실리콘 기판(1)의 두께로서 1단째의 연삭으로 100㎛까지 얇게 하고, 2단째의 연삭으로 또한 50㎛로 마무리하였다.
그 결과 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)의 박리가 인지되었다.
또한, 이후의 시험예에 있어서도 2회째의 연삭 가공(공정 6 (2))에 있어서 1단째의 연삭―2단째의 연삭의 수순으로 처리를 행하였다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과, 도 2에 나타내듯이, 실리콘 활성층(3)의 외주 부분에 박리가 인지되었다.
［시험예 2］
시험예 1에 있어서, 2회째의 연삭 가공(공정 6 (2))을 행하지 않고, 그 외에는 시험예 1과 마찬가지로 하여 하이브리드 기판을 제작하였다. 그 결과 실리콘 활성층(3)의 외주 부분에 박리가 인지되었다.
［시험예 3］
시험예 1에 있어서, 2회째의 결합 열처리(공정 5 (2))의 열처리 온도를 175℃로 한 바, 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)이 박리가 인지되어 이후의 처리를 행하지 않았다.
［시험예 4］
시험예 1에 있어서, 1회째의 결합 열처리(공정 5 (1))의 열처리 온도를 175℃로 한 바, 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)이 박리가 인지되어 이후의 처리를 행하지 않았다.
［시험예 5］
시험예 1에 있어서, 외주 트리밍 이후의 처리를 이하의 조건으로 변경하여 행하였다.
첩합 기판의 외주를 1mm만 트리밍하는 가공을 행하였다.
(공정 5 (2)) 첩합 기판에 170℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 50㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외관은 양호하였다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다.
다음에, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 6］
시험예 1에 있어서, 외주 트리밍 이후의 처리를 이하의 조건으로 변경하여 행하였다.
첩합 기판의 외주를 1mm만 트리밍하는 가공을 행하였다.
(공정 5 (2)) 첩합 기판에 175℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판에 기판이 박리가 인지되었다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 50㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)의 박리가 인지되었다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과, 도 3에 나타내듯이, 실리콘 활성층(3)의 외주 부분에 벗겨짐이나 들뜸이 인지되었다.
［시험예 7］
시험예 1에 있어서, 첩합 공정(공정 4) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 4) SOI 기판과 사파이어 기판(5)을 100℃로 가열하면서 맞닿게 하여 첩합하였다.
다음에, SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 2회 반복하여 행하였다.
(공정 5 (1)) 첩합 기판에 150℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 150㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 175℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 50㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)의 박리가 인지되었다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외주 부분에 박리가 인지되었다. 연삭 가공시에 연삭휠이 걸리는 상태로 되어 실리콘 기판(1)을 벗기는 응력이 작용하기 때문이라고 추정된다.
［시험예 8］
시험예 7에 있어서, 공정 5 (2)의 결합 열처리 온도를 200℃로 하고, 2회째의 연삭 가공 처리(공정 6 (2))로서 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 80㎛로 될 때까지 연삭 가공한 바, 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다. 다음에, 공정 7, 8로서 시험예 7과 마찬가지로, 에칭하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다. 마지막으로, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 9］
시험예 1에 있어서, 첩합 공정(공정 4) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 4) SOI 기판과 사파이어 기판(5)을 120℃로 가열하면서 맞닿게 하여 첩합하였다.
다음에, SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 2회 반복하여 행하였다.
(공정 5 (1)) 첩합 기판에 150℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 150㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 200℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 80㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외관은 양호하였다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다.
다음에, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 10］
시험예 1에 있어서, 첩합 공정(공정 4) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 4) SOI 기판과 사파이어 기판(5)을 150℃로 가열하면서 맞닿게 하여 첩합하였다.
다음에, SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 2회 반복하여 행하였다.
(공정 5 (1)) 첩합 기판에 175℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 120㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)의 박리가 인지되었다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 200℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 80㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외주 부분에 접합부로부터의 실리콘 기판(1)의 박리가 인지되었다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외주 부분에 박리가 인지되었다. 연삭 가공시에 연삭휠이 걸리는 상태로 되어 실리콘 기판(1)을 벗기는 응력이 작용하기 때문이라고 추정된다.
［시험예 11］
시험예 10에 있어서, 공정 6 (1) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 150㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 200℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 60㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외관은 양호하였다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다.
다음에, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 12］
시험예 10에 있어서, 공정 6 (1) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 200㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 200℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 75㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외관은 양호하였다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다.
다음에, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 13］
시험예 1에 있어서, 첩합 공정(공정 4) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 4) SOI 기판과 사파이어 기판(5)을 175℃로 가열하면서 맞닿게 하여 첩합하였다.
다음에, SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 2회 반복하여 행하였다.
(공정 5 (1)) 첩합 기판에 175℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 150㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 첩합 기판에 200℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 50㎛로 될 때까지 연삭 가공하였다. 그 결과 첩합 기판의 외관이 양호한 경우와 외주 부분에 접합부로부터의 실리콘 기판(1)의 박리가 인지되는 경우가 있었다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 연삭 가공 후의 첩합 기판의 외관이 양호한 것은 실리콘 활성층(3)의 외관은 양호하였다. 한편, 연삭 가공 후의 첩합 기판의 외주에 박리가 인지된 것은 실리콘 활성층(3)의 외주 부분에 박리가 인지되었다. 외주 부분에 박리가 인지되는 경우에는 연삭 가공시에 연삭휠이 걸리는 상태로 되어 실리콘 기판(1)을 벗기는 응력이 작용하기 때문이라고 추정된다.
실리콘 활성층(3)이 양호한 것에 대해, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
이 시험예 13의 결과로부터, 50㎛까지의 박화는 (연삭시에 외주의 들뜬 부분이 걸려 박리를 일으킬 가능성이 높아) 안정되어 있다고는 말하기 어려워, 50㎛보다도 두껍게 남기는 것이 좋다. 바람직하게는 60㎛ 이상이다.
［시험예 14］
시험예 13에 있어서, 2회째의 연삭 가공 처리(공정 6 (2))로서 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 75㎛로 될 때까지 연삭 가공한 바, 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다. 다음에, 공정 7, 8로서 시험예 13과 마찬가지로, 에칭하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다. 마지막으로, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 15］
시험예 13에 있어서, 2회째의 연삭 가공 처리(공정 6 (2))로서 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 85㎛로 될 때까지 연삭 가공한 바, 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다. 다음에, 공정 7, 8로서 시험예 13과 마찬가지로, 에칭하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다. 마지막으로, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
［시험예 16］
시험예 13에 있어서, 첩합 기판의 외주를 1mm만 트리밍하는 가공을 행하고, 그 외에는 시험예 13과 마찬가지로, 2회째의 연삭 가공 처리(공정 6 (2))까지 행한 바, 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다. 다음에, 공정 7, 8로서 시험예 13과 마찬가지로, 에칭하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다. 마지막으로, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
트리밍 가공이 있으면, 실리콘 활성층(3)의 외주 부분의 벗겨짐 등이 없어 유리하지만, 시험예 14, 15와 같이, 결합 열처리 온도를 증가시킴으로써 첩합 기판의 결합력이 오르고, 적절한 연삭 가공을 행하면, 트리밍 가공이 없어도 기판 외주의 벗겨짐은 생기지 않는다.
［시험예 17］
시험예 1에 있어서, 첩합 공정(공정 4) 이후의 처리를 이하의 조건으로 변경하여 행하였다.
(공정 4) SOI 기판과 사파이어 기판(5)을 225℃로 가열하면서 맞닿게 하여 첩합하였다.
다음에, SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리(공정 5)와, 상기 첩합 기판의 실리콘 기판(1)을 연삭하여 박화하는 연삭 박화 처리(공정 6)의 조합을 2회 반복하여 행하였다. 또한, 본 시험예의 조건에서는 2회째의 결합 열처리를 생략하였다.
(공정 5 (1)) 첩합 기판에 225℃, 24시간의 결합 열처리를 하였다. 그 결과 첩합 기판의 외관은 박리 등의 이상 없이 양호하였다. 또한, 첩합 기판의 휨이 커 이후의 연삭 가공이 어려웠지만 가공 가능하였다.
(공정 6 (1)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 150㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
첩합 기판 외주의 트리밍 가공은 행하지 않았다.
(공정 5 (2)) 상기 1회째의 결합 열처리에 의해 SOI 기판과 사파이어 기판(5) 사이에서 충분한 결합이 얻어지는 것을 알 수 있었기 때문에, 2회째의 결합 열처리를 생략하였다.
(공정 6 (2)) 첩합 기판에 있어서의 실리콘 기판(1)을 두께가 50㎛로 될 때까지 연삭 가공하였다. 그 결과 외관은 양호하였다.
(공정 7) 박화 후의 실리콘 기판(1＇)을 전자공업용 혼산(경면화 처리액 Si에치E, 일본화성(주)제)을 이용하여 스핀에칭하여 제거하였다.
(공정 8) 마지막으로 노출된 제1실리콘 산화막(2)을 불화수소 수용액에 의해 에칭하여 제거하여 실리콘 활성층(3)을 노출시켰다. 그 결과 실리콘 활성층(3)의 외관은 양호하였다.
마지막으로, 실리콘 활성층(3)을 두께 280nm로 될 때까지 연마하여 박막화하여 SOI 구조의 하이브리드 기판을 얻었다.
이상의 결과를 표 1에 나타낸다.
Figure 112015102465772-pct00001
또한, SOI 기판에 테라스부(실리콘 활성층이 없는 부분)가 없는 경우, 예를 들면 상기 시험예 14의 조건이라도, 첩합 기판에 있어서, 그 외주부에 접합된 부분과 결합력이 약하여 벗겨지는 부분이 생기고, 최종적으로 접합된 부분이 섬 모양으로 남게 되는 경우가 있다. 즉, 부분적인 접합 부분이 최종적으로 하이브리드 기판에 있어서도 섬 모양으로 실리콘이 남고, 그 섬 모양 실리콘부가 후의 공정에서 탈락하여 수율 저하를 일으키는 문제로 되는 경우가 있다. 그 문제를 방지하기 위해, 지지 기판(사파이어 기판(5))의 SOI 기판과 첩합되는 면의 소정 폭의 외주 영역을 중앙부보다도 우묵하게 들어가도록 얇게 하여, 접합하지 않게 하는 것이 바람직하다. 또한, SOI 기판에 테라스부를 설치한 경우라도, SOI 기판의 테라스부와 사파이어 기판(5)의 미접합부(상기 두께를 얇게 한 부분)의 폭을 동일하게 함으로써, 도 4에 나타내듯이, 섬 모양의 실리콘부는 형성되지 않아, 첩합 기판의 외주부에 생기는 문제를 보다 확실히 방지할 수 있다.
또, 시험예 17에 나타내듯이, 1회째의 결합 열처리의 온도가 200℃ 이상 250℃ 미만인 경우에는 그 결합 열처리만으로 SOI 기판과 지지 기판을 충분히 결합할 수 있기 때문에, 2회째의 결합 열처리를 생략할 수가 있다. 이 경우 공정 5, 6(결합 열처리, 연삭 가공)의 조합이 3회 이상인 때에는 2회째 이후의 결합 열처리를 생략할 수가 있다.
또한, 지금까지 본 발명을 실시형태를 가지고 설명해 왔지만, 본 발명은 그 실시형태에 한정되는 것은 아니고, 다른 실시형태, 추가, 변경, 삭제 등 당업자가 생각해낼 수 있는 범위 내에서 변경할 수가 있고, 어느 태양에 있어서도 본 발명의 작용 효과를 가져오는 한, 본 발명의 범위에 포함되는 것이다.
1, 1＇ 실리콘 기판
2 제1실리콘 산화막(Box층)
3 실리콘 활성층
4 제2실리콘 산화막
5 사파이어 기판(지지 기판)

Claims (13)

  1. 실리콘 기판 상에 제1실리콘 산화막과 실리콘 활성층을 이 순번으로 적층하여 이루어지고, 당해 실리콘 기판면 외주부에 상기 실리콘 활성층을 가지지 않는 테라스부를 형성한 SOI 기판을 준비하고,
    당해 SOI 기판의 실리콘 활성층 표면에 제2실리콘 산화막을 형성하고,
    상기 SOI 기판과 당해 SOI 기판과 열팽창률이 다른 사파이어로 이루어지는 지지 기판을 첩합하기 전에, 당해 SOI 기판 및/또는 지지 기판의 첩합하는 면을 활성화 처리하고,
    상기 SOI 기판과 지지 기판을 100℃ 이상 250℃ 미만의 온도에서 제2실리콘 산화막을 개재하여 첩합하여 첩합 기판으로 하고,
    다음에, 상기 첩합 기판에 대해 SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리와, 상기 실리콘 기판을 연삭하여 박화하는 연삭 박화 처리의 조합을 적어도 2회 반복하여 행함에 있어서, 1회째의 결합 열처리의 온도를 상기 첩합의 온도 이상으로 하고, 1회째의 연삭 박화 처리 후의 실리콘 기판의 두께를 가장 얇아도 130㎛까지로 하고, 최종회의 결합 열처리의 온도를 200℃ 이상 250℃ 미만으로 하고, 최종회의 연삭 박화 처리 후의 실리콘 기판의 두께를 가장 얇아도 60㎛까지로 하여 상기 결합 열처리 및 연삭 박화 처리를 행하고,
    다음에, 상기 박화한 실리콘 기판을 에칭에 의해 제거하여 제1실리콘 산화막을 노출시키고,
    또한, 노출된 제1실리콘 산화막을 에칭에 의해 제거하여, 지지 기판 상에 제2실리콘 산화막을 개재하여 실리콘 활성층을 가지는 하이브리드 기판을 얻는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 SOI 기판과 지지 기판의 첩합 온도를 100℃ 이상 225℃ 이하로 하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 SOI 기판과 지지 기판의 결합력을 높이는 결합 열처리 온도를, 상기 첩합 온도에 0~100℃ 가산한 온도(다만, 250℃ 미만으로 한다)로 하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    2회째 이후의 결합 열처리 온도를 그 1회 전의 결합 열처리 온도보다도 높게 하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 1회째의 결합 열처리의 온도가 200℃ 이상 250℃ 미만인 경우, 2회째 이후의 결합 열처리를 생략하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 1회째의 연삭 박화 처리 후의 실리콘 기판의 두께를 130㎛ 이상 200㎛ 이하로 하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 최종회의 연삭 박화 처리 후의 실리콘 기판의 두께를 60㎛ 이상 100㎛ 이하로 하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 테라스부의 폭은 1mm 이상 3mm 이하인 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 SOI 기판의 실리콘 활성층은 빈구멍형 결함이 없고, 열산화에 의해 산화 야기 적층 결함이 발생하지 않는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 SOI 기판과 지지 기판의 첩합 전에, 상기 지지 기판에 있어서 환원성 분위기 중의 열처리를 행하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 지지 기판의 SOI 기판과 첩합되는 면의 소정 폭의 외주 영역을 중앙부보다도 우묵하게 들어가도록 얇게 하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  12. 삭제
  13. 삭제
KR1020157030444A 2013-05-01 2014-04-21 하이브리드 기판의 제조 방법 및 하이브리드 기판 KR102229397B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-096512 2013-05-01
JP2013096512 2013-05-01
PCT/JP2014/061807 WO2014178356A1 (ja) 2013-05-01 2014-04-21 ハイブリッド基板の製造方法及びハイブリッド基板

Publications (2)

Publication Number Publication Date
KR20160002814A KR20160002814A (ko) 2016-01-08
KR102229397B1 true KR102229397B1 (ko) 2021-03-17

Family

ID=51843484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157030444A KR102229397B1 (ko) 2013-05-01 2014-04-21 하이브리드 기판의 제조 방법 및 하이브리드 기판

Country Status (7)

Country Link
US (1) US9741603B2 (ko)
EP (1) EP2993686B1 (ko)
JP (1) JP6168143B2 (ko)
KR (1) KR102229397B1 (ko)
CN (1) CN105190835B (ko)
SG (1) SG11201508969QA (ko)
WO (1) WO2014178356A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3034252B1 (fr) * 2015-03-24 2018-01-19 Soitec Procede de reduction de la contamination metallique sur la surface d'un substrat
US10014271B2 (en) * 2015-11-20 2018-07-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
JP6549054B2 (ja) 2016-02-02 2019-07-24 信越化学工業株式会社 複合基板および複合基板の製造方法
SG11201912503WA (en) * 2017-07-14 2020-01-30 Shinetsu Chemical Co Device substrate with high thermal conductivity and method of manufacturing the same
US11211259B2 (en) * 2018-04-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for embedded gettering in a silicon on insulator wafer
FR3087297B1 (fr) * 2018-10-12 2021-01-08 Commissariat Energie Atomique Procede de transfert de film mince
US11232974B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method of metal-free SOI wafer
KR102250895B1 (ko) * 2019-12-23 2021-05-12 주식회사 현대케피코 반도체 소자의 제조방법
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
KR102427718B1 (ko) 2021-01-11 2022-08-01 주식회사 트랜스코스모스코리아 양방향 화면공유를 통한 보이는 고객상담서비스 시스템 및 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004513517A (ja) 2000-11-06 2004-04-30 コミツサリア　タ　レネルジー　アトミーク ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法
US20110151644A1 (en) 2009-12-23 2011-06-23 Alexandre Vaufredaz Process for fabricating a heterostructure with minimized stress
US20110195560A1 (en) 2008-11-24 2011-08-11 S.O.I.Tec Silicon On Insulator Technologies Method of producing a silicon-on-sapphire type heterostructure
JP2011181919A (ja) 2010-03-02 2011-09-15 Soitec Silicon On Insulator Technologies 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法
JP2012509581A (ja) 2008-11-19 2012-04-19 ソワテク ヘテロ構造を作製するためのサファイア基板の表面の前処理
WO2013058292A1 (ja) 2011-10-17 2013-04-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP2895743B2 (ja) * 1994-03-25 1999-05-24 信越半導体株式会社 Ｓｏｉ基板の製造方法
ATE268943T1 (de) * 1998-02-04 2004-06-15 Canon Kk Soi substrat
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
JP5443833B2 (ja) 2009-05-29 2014-03-19 信越化学工業株式会社 貼り合わせｓｏｉ基板の製造方法
FR2950734B1 (fr) 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
CN102130037B (zh) * 2010-12-27 2013-03-13 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
KR101512393B1 (ko) * 2010-12-27 2015-04-16 상하이 심구 테크놀로지 주식회사 게터링 프로세스를 적용한 절연 매입층을 가진 반도체 기판의 제조방법
SG11201404039UA (en) 2012-01-12 2014-10-30 Shinetsu Chemical Co Thermally oxidized heterogeneous composite substrate and method for manufacturing same
WO2014017368A1 (ja) * 2012-07-25 2014-01-30 信越化学工業株式会社 Ｓｏｓ基板の製造方法及びｓｏｓ基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004513517A (ja) 2000-11-06 2004-04-30 コミツサリア　タ　レネルジー　アトミーク ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法
JP2012509581A (ja) 2008-11-19 2012-04-19 ソワテク ヘテロ構造を作製するためのサファイア基板の表面の前処理
US20110195560A1 (en) 2008-11-24 2011-08-11 S.O.I.Tec Silicon On Insulator Technologies Method of producing a silicon-on-sapphire type heterostructure
US20110151644A1 (en) 2009-12-23 2011-06-23 Alexandre Vaufredaz Process for fabricating a heterostructure with minimized stress
JP2011181919A (ja) 2010-03-02 2011-09-15 Soitec Silicon On Insulator Technologies 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法
WO2013058292A1 (ja) 2011-10-17 2013-04-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
US20160071761A1 (en) 2016-03-10
EP2993686B1 (en) 2021-05-26
US9741603B2 (en) 2017-08-22
JPWO2014178356A1 (ja) 2017-02-23
KR20160002814A (ko) 2016-01-08
CN105190835B (zh) 2018-11-09
JP6168143B2 (ja) 2017-07-26
WO2014178356A1 (ja) 2014-11-06
SG11201508969QA (en) 2015-12-30
EP2993686A1 (en) 2016-03-09
CN105190835A (zh) 2015-12-23
EP2993686A4 (en) 2016-11-30

Similar Documents

Publication Publication Date Title
KR102229397B1 (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
KR102021160B1 (ko) 투명 soi 웨이퍼의 제조 방법
JP6070954B2 (ja) 補剛層を有するガラス上半導体基板及びその作製プロセス
US8236667B2 (en) Silicon on insulator (SOI) wafer and process for producing same
JP6160617B2 (ja) ハイブリッド基板の製造方法及びハイブリッド基板
JP2006210899A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2006210898A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
JP6160616B2 (ja) Ｓｏｓ基板の製造方法及びｓｏｓ基板
WO2009141954A1 (ja) 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
JP2010092909A (ja) Ｓｏｉウェーハの製造方法
JP2016508291A (ja) 多層半導体デバイス作製時の低温層転写方法
JP4581349B2 (ja) 貼合せｓｏｉウェーハの製造方法
JP3013932B2 (ja) 半導体部材の製造方法および半導体部材
JP2008072049A (ja) 貼り合わせウェーハの製造方法
KR102568640B1 (ko) 도너 기판의 잔류물을 제조하는 방법, 그 방법에 의해 제조된 기판 및 그 기판의 사용
JP5368000B2 (ja) Ｓｏｉ基板の製造方法
JP2022167477A (ja) Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
CN118633150A (zh) 用于制造双绝缘体上半导体结构的方法
JP5555995B2 (ja) 貼り合わせシリコンウェーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant