JP2012509581A - ヘテロ構造を作製するためのサファイア基板の表面の前処理 - Google Patents

ヘテロ構造を作製するためのサファイア基板の表面の前処理 Download PDF

Info

Publication number
JP2012509581A
JP2012509581A JP2011536838A JP2011536838A JP2012509581A JP 2012509581 A JP2012509581 A JP 2012509581A JP 2011536838 A JP2011536838 A JP 2011536838A JP 2011536838 A JP2011536838 A JP 2011536838A JP 2012509581 A JP2012509581 A JP 2012509581A
Authority
JP
Japan
Prior art keywords
substrate
bonding
sapphire
manufacturing
stoving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011536838A
Other languages
English (en)
Other versions
JP2012509581A5 (ja
Inventor
ゴーダン,グウェルタ
ケナード,マーク
ピッチン,マッテオ
ラドゥ,イオヌット
ヴォフルダ,アレクサンドル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2012509581A publication Critical patent/JP2012509581A/ja
Publication of JP2012509581A5 publication Critical patent/JP2012509581A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Ceramic Products (AREA)

Abstract

本発明は、サファイアからなる第1基板120と、第1基板の熱膨張係数とは異なる熱膨張係数を有する材料からなる第2基板110とを少なくとも備えるヘテロ構造を作製し、サファイアからなる第1基板120に第2基板110を分子結合する工程S6を含む、製造方法に関する。本発明の製造方法は、2つの基板を互いに結合する前に、100℃から500℃の範囲の温度で第1基板120をストービングする工程S1を含む。
【選択図】 図3

Description

本発明は、サファイア(Al23)からなる基板にシリコン等の半導体材料からなる少なくとも1つの基板を結合することにより形成されるヘテロ構造の作製に関する。本発明は、シリコン・オン・サファイア(SOS)タイプの構造の作製に特に適合する。
サファイア基板上にシリコンの層を備えるヘテロ構造には、特有の利点がある。SOS構造により、エネルギー消費の小さい高周波デバイスの作製が可能となる。サファイア基板を用いることにより、非常に良好な熱損失であって、シリコン基板等を用いて実現される熱損失よりも優れた熱損失も実現できる。
SOS構造は、当初は、サファイア基板上でシリコンの層をエピタキシーによって成長させることにより作製されていた。しかし、この技術では、2つの材料の格子パラメーターおよび熱膨張係数が大きく異なり、シリコンの層またはフィルムの結晶欠陥密度を低くすることが困難である。
別の技術では、SOS構造は、サファイア基板にシリコンの層を取り付けることにより作製される。公知の方法では、2つの基板が完全な平面(「鏡面(mirror polish)」)である表面を有するという条件下で、中間接着剤(接着剤、はんだ等)を用いることなく2つの基板を互いに結合させ得る技術である分子結合(「直接ウエハボンディング(direct wafer bonding)」または「溶融接着(fusion bonding)」としても知られている)が利用される。典型的には、密着された2つの基板に局所的に小さい圧力を加えることにより結合は開始される。そして、結合波は数秒で基板の全範囲に伝搬する。
さらに、基板間の良好な分子結合を実現可能にするためには、基板の結合面の不純物密度を非常に低くする必要がある。材料自体または化学機械研磨(CMP)のような前処理に由来する不純物は、主として粒子状で、金属を含み、かつ有機物に由来する。
このため、それぞれの基板の研磨された結合面の洗浄を実施することがよく知られている。サファイアの場合は、洗浄は、一般的には、RCAタイプの化学洗浄剤を用いた基板の処理である。
さらに、特に後の研磨や科学的侵食の後の工程に耐え得るに足りる、2つの基板間の結合エネルギーを得るために、このように互いに結合される2つの基板は、結合の強化のためのアニール処理または安定化のためのアニール処理として知られている熱処理を受ける。アニール処理は、一般的には約700℃から800℃の高温で実施される。
しかし、サファイア基板にシリコン基板を結合することにより作製されるヘテロ構造では、シリコンとサファイアの熱膨張係数の大きな相違(シリコンでは3.6×10-6/℃、サファイアでは5×10-6/℃)のため、上記のような温度は採用できない。サファイア上にシリコンを有するヘテロ構造は、結合後に、結合面を強化するために通常採用される温度まで温度が上げられると、構造中で大きな熱機械応力が生じ、これによりシリコン中で亀裂が発生したり発達したりする。
したがって、シリコンの完全性を維持するためには、結合面を強化するためのアニール処理は、通常採用される温度に比べて比較的低い温度(<300℃)でしか実施できない。このような温度制限により、シリコン基板とサファイア基板との間で得られる結合エネルギーを大きくできない。
シリコン・オン・サファイアの結合方法は、下記の文献に記載されている。
・G.P. Imthurn, G.A. Garcia, H.W. Walker, and L. Forbes, "Bonded silicon-on-sapphire wafers and devices", J. Appl. Phys., 72(6), September 15, 1992, pp.2526-2527
・特許文献US5441591
・Takao Abe et al., "Dislocation-free silicon-on-sapphire by wafer bonding", January 1994, Jpn. J. Appl. Phys., Vol.33, pp.514-518
・Kopperschmidt et al., "High bond energy and thermomechanical stress in silicon-on-sapphire wafer bonding", Appl. Phys. Lett., 70(22), p.2972, 1977
本発明の目的の1つは、サファイア基板にサファイアの熱膨張係数とは異なる熱膨張係数を有する他の基板を結合することを、基板間の良好な結合エネルギーを得ながら、結合後の欠陥の発生を抑制しながら、かつ結合後の処理を制限しながら実施し、ヘテロ構造を得ることができる方法を提供することにより、上記の欠点を緩和することである。
この目的のために、本発明は、サファイアからなる第1基板と、第1基板の熱膨張係数とは異なる熱膨張係数を有する材料からなる第2基板とを少なくとも備えるヘテロ構造を作製する方法を提供し、その方法は、サファイアからなる第1基板に第2基板を分子結合する工程を含み、その方法において2つの基板を互いに結合する前に、100℃から500℃の範囲の温度で第1基板をストービング(stoving)する工程を実施する。ストービングの工程を100℃で実施する場合は、ストービングの工程の時間幅を少なくとも1時間(h)とする。
予期せぬことに、そして以下で詳細に説明されるように、結合前のサファイア基板へのこのようなストービングによれば、事前のストービングの工程を省略して実施された結合に比べて、結合エネルギーおよび結合の質が顕著に向上する。
本発明の一側面では、ストービングの工程を、約200℃で約2hにわたって実施する。
本発明の別の側面では、結合の質、特に結合エネルギーを、プラズマ処理によって一方または両方の基板の結合面を活性化させることによりさらに向上させてもよい。
サファイアからなる第1基板の結合面を活性化させるために、プラズマを、好ましくは1ワット毎平方センチメートル(W/cm2)よりも小さいかまたはそれに等しい平均電力密度で用いる。プラズマはまた、好ましくは酸素に由来するプラズマである。
本発明の別の特異な特徴によれば、この製造方法は、2つの基板を互いに結合する前に、第2基板の結合面に酸化物層を形成することをさらに含む。
第1基板と第2基板の間の分子結合を、好ましくは雰囲気温度で実施する。
この製造方法は、2つの基板が互いに結合された後に、300℃よりも低い温度で結合の安定化のためのアニール処理を実施する工程をさらに含んでいてもよい。安定化のためのアニール処理の温度をこのように制限することによって、2つの基板の熱膨張係数の相違に由来する、構造中での過剰な応力の発生が抑制される。このように温度が制限されるにも関わらず、本発明のストービングの工程によれば、良好な結合エネルギーを得ることが可能となる。
第2基板を、特に、シリコンの層またはシリコン・オン・インシュレータ(SOI)構造により構成してもよい。
本発明の他の特徴および利点は、添付の図面を参照しながら、非限定的な例としての本発明の具体的な実施形態を以下で説明することにより示す。
図1は、サファイア基板の表面の前処理の方法および安定化のためのアニール処理の温度に対する結合エネルギーの値を示すグラフである。 図2は、サファイア基板の結合面を活性化するために用いられるプラズマの平均電力密度に対するそれぞれのリングの長さを示すグラフである。 図3Aから図3Fは、本発明の方法を実施することによるヘテロ構造の作製過程を示す線図である。 図4は、図3Aから図3Fに示す3次元構造の作製時に実施される工程のフローチャートである。 図5Aは、従来技術に基づいて前処理されたサファイア支持基板の結合面を有するSOSタイプのヘテロ構造を示し、図5Bは、本発明の方法の実施により前処理されたサファイア支持基板の結合面を有するSOSタイプのヘテロ構造を示す。
本発明は、サファイアからなる第1基板と、異なる熱膨張係数を有する他の材料(特にシリコン、石英、ゲルマニウム等)、および、シリコンの熱膨張係数よりも大きな熱膨張係数を有するIII−V族の材料(GaAsまたはInP等)からなる第2基板との間の分子結合全般に適合する。
よく知られているように、直接結合としても知られている分子結合の原理は、2つの表面を直接接触させること、すなわち、特定の結合用材料(接着剤、ワックス、はんだ等)を全く用いないことに基礎を置いている。このような処理には、結合面が十分に滑らかにされること、結合面に粒子または汚染物質が存在しないこと、および、接触が開始し得るように十分に、典型的には数ナノメートルよりも短い距離で結合面が互いに近接されることが必要である。このような状況では、2つの表面間の引力は十分に大きいので、分子結合(互いに結合する2つの表面の原子または分子の間の電子的相互作用を含む引力(ファンデルワールス力)の総和によって引き起こされる結合)が発生する。
しかし、サファイア基板と、サファイアの膨張係数とは異なる膨張係数を有する他の基板とを結合させる場合は、サファイアに結合される基板における亀裂の発生および発達を抑制するために、強化または安定化のためのアニール処理の温度は(300℃未満に)制限される必要がある。このため、できるだけ分子結合を促進し、高い結合エネルギーを得るために、2つの基板の結合面には前処理が実施される必要がある。
上記のように、サファイア基板は、基板の結合面が研磨された後に洗浄される。研磨は、一般的にはCMPにより実施される。CMPは、よく知られた研磨すなわち平坦化技術であり、化学的に層の表面を侵食することに適した薬剤(NH4OH等)と機械的に上記の表面を侵食させることに適した研磨剤粒子(シリカ粒子等)の両方を含む研磨液を有する布を利用する。
サファイア基板の結合面は、通常は、RCAタイプの化学洗浄を受け、引き続いてスクラブを受け得る。
しかし、出願人は、サファイア基板が上記のように前処理されても、サファイア基板にシリコン基板が結合すると、高範囲かつ不均一なリング(ウエハのマージンにおける結合されていない領域)の形成という、特にシリコン中に高密度の欠陥を生じさせるような不満足な結果が生じること、すなわち結合エネルギーが低くなることがあることを観察した。
予期せぬことに、出願人は、結合の前にサファイア基板をストービングすると、このようなストービングを省略して実施された結合に比べて、生じる結合の質が顕著に向上され得ることを発見した。図1は、シリコン・オン・サファイア(SOS)タイプのヘテロ構造を作製した際の、結合面への種々各々の前処理に対する結合エネルギーの大きさを示す。洗浄およびスクラブの前に200℃で2時間にわたってサファイア基板が事前にストービングを受けた場合(項目C)の結合エネルギーは、RCA洗浄のみを受けた場合(項目A)、またはRCA洗浄後にスクラブを受けた場合(項目B)に比べて大きく、これは安定化のためのアニール処理の温度(雰囲気温度から200℃の範囲)に無関係であることが分かる。
出願人はまた、サファイア基板の洗浄およびスクラブ、サファイア基板へのシリコン基板の結合、結合の安定化のためのアニール処理、機械研磨(切削)および化学エッチング(TMAH)によるシリコン基板の薄肉化を作製過程に含んでいた第1のSOSタイプのヘテロ構造における欠陥密度(第1に100マイクロメートル(μm)から500μmの範囲のサイズの欠陥を対象とし、第2に5μmから100μmの範囲のサイズの欠陥を対象とする)と、第1のヘテロ構造用に採用された全工程に加えて、サファイア基板をストービングする追加の事前工程を作製過程に含んでいた第2のSOSタイプのヘテロ構造における欠陥密度とを測定した。第2のヘテロ構造は、第1のヘテロ構造が有していた欠陥密度に比べて1/10またはそれよりも小さな欠陥密度を有していた。さらに、第2のヘテロ構造は、第1のヘテロ構造に比べて半分のリング型の欠陥マージン(margin defectuosity)(図2に示す、移動されていない周縁領域)を有していた。
本発明におけるサファイア基板をストービングする工程は、100℃から500℃の温度範囲で実施される。ストービングの時間幅は、ストービングの温度に依存する。ストービングの時間幅は、採用される温度に応じて数分から数時間となる。最低限の温度、すなわち100℃でストービングを実施する場合は、ストービングは少なくとも1h、好ましくは4hから5hにわたって実施される。温度が200℃の場合は、ストービングの時間幅は約2hである。500℃の場合は、ストービングの時間幅は数分から1時間である。すなわち、ストービングの温度が高くなるほど、ストービングの時間幅は短くなる。
ストービングは、常圧(すなわち、大気圧)の空気中、もしくは、窒素またはアルゴンのような不活性ガス中で実施される。
本発明のストービングによれば、RCA化学洗浄を採用した場合よりも、有機物由来の汚染物質が非常に効果的に除去される。
このストービングの工程はまた、サファイアの表面状態を変化(modify)させない、すなわち、新たな原子ステップを生成(「ミスカット」)しないという利点を有する。高温で実施される熱処理とは異なり、本発明のストービングは、サファイアウエハの局所表面を変化させない。
本発明の別の側面によれば、結合の質、特に結合エネルギーは、プラズマ処理を利用して一方または両方の基板の結合面を活性化させることによりさらに向上され得る。
プラズマ処理による活性化は、分子結合を実施する際に結合エネルギーを高めることでよく知られているが、出願人は、端損失タイプ(edge loss type)の欠陥マージンを抑制しながらも、好ましい結合エネルギーが得られるような処理の条件を規定した。
図2に示す試験は、プラズマの平均電力密度の値が、リング(基板のマージンの結合していない領域)のサイズすなわち結合後の欠陥に影響を及ぼすことを示した。出願人は、リング型のマージン欠陥(移動されていない周縁領域)を誘起し得る表面の劣化を抑えつつサファイアの結合面の良好な活性化を実現するためには、プラズマの平均電力密度は、約1W/cm2までに制限される必要があることを発見した。一般的には、結合面の活性化を最大限にすることが望まれる場合はプラズマの電力密度はこのような値に制限されないので、好ましい結合のためのプラズマの電力密度のこのような制限は予期されない。
サファイア基板および/または他方の基板の結合面は、酸素、窒素、アルゴン等に由来するプラズマに曝露されてもよい。しかし、窒素等に由来するプラズマに比べて、欠陥密度をより小さくしつつより大きな結合エネルギーを得ることができるので、サファイア基板の分子結合には酸素に由来するプラズマを用いることが好ましい。
プラズマ生成のための他のパラメータまたは条件は、当業者により一般的に採用されるものである。例えば、酸素に由来するプラズマは、容量結合型の反応性イオンエッチング(RIE)を実施するために元来提供される装置中で、下記の条件で生成され得る。
・基板支持チャックは13.56メガヘルツ(MHz)の高周波(RF)源に接続されている。
・O2ガスの使用圧力は20ミリトル(mTorr)から100mTorrの範囲である。
・O2ガスの流量は、75標準立方センチメートル毎分(sccm)に等しい。
・プラズマの曝露時間は、10秒(s)から60sである。
大気圧プラズマを使用する他の装置もしくは電子サイクロトロン共鳴(ECR)源またはヘリコン源を有する他の装置もまた採用され得る。
下記の表は、サファイア基板およびシリコン基板の表面において測定された粗さおよび接触角を示す。
サファイア基板が酸素に由来するプラズマで処理された場合には、サファイア基板の表面は2°の接触角を有することが分かる。サファイアの表面が処理されなかった場合は接触角は20°よりも大きく、RCA洗浄のみを受けた場合は接触角は6°に等しい。しかし、親水性の分子結合、すなわち、シリコン・オン・インシュレータ(SOI)技術において最も広く採用されている結合のタイプを実施したい場合には、結合の質を良好に制御するために、結合面の接触角を5°よりも小さくすることが必要である。
また、本発明の酸素に由来するプラズマ処理は、サファイアの表面粗さをそれほど大きくするわけではないことも分かる。
ただし、本発明のヘテロ構造の作製には、親水性の結合を必ずしも採用しなくてもよい。結合は、疎水性であってもよい。
さらに、サファイアからなる第1基板と、第1基板の熱膨張係数とは異なる熱膨張係数を有する第2基板との間の分子結合は、好ましくは雰囲気温度、すなわち結合時に基板を熱するための手段を用いずに室温で実施される(温度は通常は約20℃であり、室温によっては変動(±10℃)し得る)。
以下、図3Aから図3Fおよび図4を参照して、第1基板すなわち初期基板110(頂部)および第2基板すなわち支持基板120(基部)からSOSタイプのヘテロ構造を作製する方法を説明する。
図3Bに示すように、初期基板110は、シリコン層111であって同様にシリコンからなる支持体113上に設けられたシリコン層111と、層111と支持体113の間に設けられ、例えばSiO2からなる酸化物埋込層112とを備えるSOIタイプの構造により構成される。
第1基板すなわち初期基板はまた、結合面上に酸化物層を任意的に含む単純なシリコンウエハにより構成されてもよい。
支持基板120は、サファイアウエハにより構成される(図3A)。
支持基板120への初期基板110の結合を実施する前には、サファイア支持基板の表面は典型的にはCMPにより事前に研磨されており、サファイア支持基板の結合面120a自体には前処理がなされている。本発明では、サファイア基板120はストービングを受ける。この例では、ストービングは2hにわたって200℃で実施される(ステップS1)。上記のように、このストービングにより、特にサファイア基板の結合面における有機物に由来する汚染物質が除去され、これにより欠陥の発生を抑制しながら分子結合が向上される。
次に、サファイア基板120の結合面は、湿式化学洗浄を受ける(ステップS2)。湿式洗浄は、特に、RCA洗浄(すなわち、粒子および炭化水素を除去するのに適したSC1(NH4OH、H22、H2O)浴、金属汚染物質を除去するのに適したSC2(HCl、H22、H2O)浴の組み合わせ)、「カロ(Caro’s)」タイプまたは「ピラニア洗浄(piranhaclean)」タイプ(H2SO4:H22)の洗浄、またはオゾン/水(O3/H2O)溶液を用いた洗浄により実施されてもよい。
さらに結合エネルギーを低下させるために、基板120の表面120aは、プラズマ処理により活性化されてもよい(ステップS3)。好ましくは、表面120aは、1W/cm2を超えない平均電力密度の、酸素に由来するプラズマに曝露される。プラズマ処理の他の条件は上記によればよい。
初期基板110のシリコン層111の表面111aは、例えば基板の表面を酸化させることにより形成される、熱酸化物層114により覆われてもよい(図3C、ステップS4)。
初期基板110(場合によっては他の酸化物層により覆われている)の表面111aは、プラズマ処理により活性化されてもよい(ステップS5)。これはシリコン表面であるので、電力密度が1W/cm2に制限されない、酸素、窒素、アルゴン等に由来するプラズマ等の標準的なプラズマに曝露されてもよい。シリコンの結合面を活性化することは当業者によく知られているので、簡素化のために詳細な説明は省略する。
特に曝露時に導入された汚染物質を除去するために、水中に浸したりおよび/またはSC1(NH4OH、H22、H2O)中で洗浄したりするような、一または複数の洗浄がプラズマの曝露後に実施されてもよく、その後、任意的に遠心分離により乾燥させてもよい。ただし、これらの洗浄は、大部分の汚染物質を除去できるスクラブにより置き換えられてもよい。
それらが前処理された後に、表面111aと120aとは密着させられ、接合面間において接合波(bonding wave)の伝搬が開始するように、2つの基板の一方に圧力がかけられる(ステップS6、図3D)。
次に、結合の強化または安定化のためのアニール処理が実施されることにより、結合が強化される(ステップS7)。上記のように、サファイアとシリコンとでは熱膨張係数が異なるため、安定化のためのアニール処理は、300℃よりも低い温度で実施される。例えば、安定化のためのアニール処理は、180度で2hにわたって実施されてもよい。
ヘテロ構造の作製では、引き続いて、シリコン層111の一部に相当する移動層115を形成するように、初期基板110を薄肉化する(ステップS8、図3E)。薄肉化では、まず支持体113の大部分の切削が実施され、引き続いて、例えば水酸化テトラメチルアンモニウム(TMAH)の溶液を利用した、化学エッチングが実施される。
任意的な工程において、基板の周縁における面取り部(chamfers)およびエッジロールオフ(edge roll-off)を除去するように、構造は縁取られる(ステップS9、図3F)。図3Fに示すように、これにより、サファイア支持基板120および移動層115と、介在する埋込酸化物層114を備えるヘテロ構造200が作製される。
図5Aは、SOI初期基板がサファイア支持基板に結合されて得られたSOSタイプのヘテロ構造を示す。結合の前に、サファイア基板の結合面は、RCA洗浄およびスクラブにより前処理された。結合後には、構造は、200℃で2hにわたる安定化のためのアニール処理を受け、切削およびTMAHを用いた化学エッチングにより薄肉化された。
図5Bはまた、SOSタイプのヘテロ構造を示す。このヘテロ構造は、RCA洗浄およびスクラブの前に、サファイア基板の結合面が、
・200℃での2hにわたるストービング
・RCA洗浄(O3/H2O、SC1(NH4OH、H22、H2O)およびSC2(HCl、H22、H2O))、および、
・1W/cm2を超えない平均電力密度での酸素に由来するプラズマによる活性化、
によっても前処理された点で、図5Aのものとは異なる態様で作製された。
図5Bでは、移動されたシリコン層において欠陥はほとんど見られないことが分かるが、図5Aでは、結合面および移動されたシリコンの支持体において多数の欠陥がある。つまり、これらの図は、結合および安定化のためのアニール処理後に現れる欠陥を減少させることに関する、ストービングおよびプラズマ処理による表面の活性化を組み合わせた効果を示している。
上記のように、本発明のストービングの工程により、SOSタイプの構造の結合エネルギーを増大させることができる。この結合エネルギーはまた、上記のようにプラズマ処理によりサファイア基板の結合面を活性化することによっても増大させることができる。図1に示すように、プラズマ処理を省略した場合(項目C)に比べて、ストービング、RCA洗浄およびスクラブの後に、サファイア基板の表面をプラズマに曝露させた場合(項目D)は、結合エネルギーがさらに増大することが分かる。
本発明は、スマートカット技術への応用等、上記以外の層を移動させる技術に適用することもできる。

Claims (12)

  1. サファイアからなる第1基板(120)と、前記第1基板の熱膨張係数とは異なる熱膨張係数を有する材料からなる第2基板(110)とを少なくとも備えるヘテロ構造(200)を作製する製造方法であって、前記製造方法はサファイアからなる前記第1基板(120)に前記第2基板(110)を分子結合する工程を含み、2つの前記基板を互いに結合する前に、100℃から500℃の範囲の温度で前記第1基板(120)をストービング(stoving)する工程を含み、ストービングを100℃で実施する場合は、1hよりも短くない時間幅にわたって実施することを特徴とする、製造方法。
  2. 前記ストービングの工程を、約200℃で約2h以上実施することを特徴とする、請求項1に記載の製造方法。
  3. 前記ストービングを、空気または不活性ガスの雰囲気中で実施することを特徴とする、請求項1または2に記載の製造方法。
  4. 前記ストービングの工程の後に、湿式化学洗浄の工程を含むことを特徴とする、請求項1〜3のいずれか一項に記載の製造方法。
  5. 2つの前記基板を互いに結合する前に、サファイアからなる前記第1基板(120)の結合面(120a)をプラズマ処理により活性化させる工程を含み、用いるプラズマの平均電力密度を、1W/cm2よりも小さいかまたはそれに等しくすることを特徴とする、請求項1〜3のいずれか一項に記載の製造方法。
  6. サファイアからなる前記第1基板(120)の前記結合面(120a)を、酸素に由来するプラズマに曝露することを特徴とする、請求項5に記載の製造方法。
  7. 2つの前記基板を互いに結合する前に、前記第2基板(110)の結合面(111a)に酸化物層(114)を形成することを含むことを特徴とする、請求項1〜6のいずれか一項に記載の製造方法。
  8. 2つの前記基板を互いに結合する前に、プラズマ処理により、前記第2基板(110)の結合面(111a)を活性化させる工程を含むことを特徴とする、請求項1〜7のいずれか一項に記載の製造方法。
  9. 2つの前記基板を互いに結合させた後に、300℃よりも低い温度でのアニール処理により結合を安定化させる工程を含むことを特徴とする、請求項1〜8のいずれか一項に記載の製造方法。
  10. 前記第2基板を、シリコンの層により構成することを特徴とする、請求項1〜9のいずれか一項に記載の製造方法。
  11. 前記第2基板(110)を、SOI構造により構成することを特徴とする、請求項1〜9のいずれか一項に記載の製造方法。
  12. サファイアからなる前記第1基板(120)に前記第2基板(110)を分子結合する工程を、雰囲気温度で実施することを特徴とする、請求項1〜11のいずれか一項に記載の製造方法。
JP2011536838A 2008-11-19 2009-11-16 ヘテロ構造を作製するためのサファイア基板の表面の前処理 Withdrawn JP2012509581A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0857854A FR2938702B1 (fr) 2008-11-19 2008-11-19 Preparation de surface d'un substrat saphir pour la realisation d'heterostructures
FR0857854 2008-11-19
PCT/EP2009/065202 WO2010057842A1 (en) 2008-11-19 2009-11-16 Preparing a surface of a sapphire substrate for fabricating heterostructures

Publications (2)

Publication Number Publication Date
JP2012509581A true JP2012509581A (ja) 2012-04-19
JP2012509581A5 JP2012509581A5 (ja) 2012-12-06

Family

ID=40796247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011536838A Withdrawn JP2012509581A (ja) 2008-11-19 2009-11-16 ヘテロ構造を作製するためのサファイア基板の表面の前処理

Country Status (7)

Country Link
US (1) US20120015497A1 (ja)
EP (1) EP2359391A1 (ja)
JP (1) JP2012509581A (ja)
KR (1) KR20110086038A (ja)
CN (1) CN102217037A (ja)
FR (1) FR2938702B1 (ja)
WO (1) WO2010057842A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178356A1 (ja) * 2013-05-01 2014-11-06 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
JP2016181699A (ja) * 2015-03-24 2016-10-13 ソイテックSoitec 基板の表面の金属汚染物を減少させるための方法
KR20200019677A (ko) * 2017-06-30 2020-02-24 소이텍 상이한 열 팽창 계수들을 갖는 지지 기판으로 박층을 전달하기 위한 프로세스

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG192180A1 (en) 2011-04-08 2013-08-30 Ev Group E Thallner Gmbh Method for permanent bonding of wafer
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US8778737B2 (en) 2011-10-31 2014-07-15 International Business Machines Corporation Flattened substrate surface for substrate bonding
US10052848B2 (en) 2012-03-06 2018-08-21 Apple Inc. Sapphire laminates
EP3035370A1 (de) * 2012-07-24 2016-06-22 EV Group E. Thallner GmbH Vorrichtung zum permanenten bonden von wafern
US9221289B2 (en) 2012-07-27 2015-12-29 Apple Inc. Sapphire window
US9232672B2 (en) 2013-01-10 2016-01-05 Apple Inc. Ceramic insert control mechanism
US9608433B2 (en) * 2013-03-14 2017-03-28 Hubbell Incorporated GFCI test monitor circuit
US9632537B2 (en) 2013-09-23 2017-04-25 Apple Inc. Electronic component embedded in ceramic material
US9678540B2 (en) 2013-09-23 2017-06-13 Apple Inc. Electronic component embedded in ceramic material
US9154678B2 (en) 2013-12-11 2015-10-06 Apple Inc. Cover glass arrangement for an electronic device
US9225056B2 (en) 2014-02-12 2015-12-29 Apple Inc. Antenna on sapphire structure
US10406634B2 (en) 2015-07-01 2019-09-10 Apple Inc. Enhancing strength in laser cutting of ceramic components
KR102494914B1 (ko) * 2016-02-16 2023-02-01 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 방법 및 장치
CN108493321A (zh) * 2018-03-26 2018-09-04 华灿光电(浙江)有限公司 一种发光二极管芯片及其制备方法
CN111041423B (zh) * 2019-12-10 2021-11-19 太原理工大学 蓝宝石表面结构与成分梯度层设计改善其焊接性能的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH05235312A (ja) * 1992-02-19 1993-09-10 Fujitsu Ltd 半導体基板及びその製造方法
US5441591A (en) * 1993-06-07 1995-08-15 The United States Of America As Represented By The Secretary Of The Navy Silicon to sapphire bond
JP3250721B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Soi基板の製造方法
US6180496B1 (en) * 1997-08-29 2001-01-30 Silicon Genesis Corporation In situ plasma wafer bonding method
US6423613B1 (en) * 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
US6281146B1 (en) * 1999-09-15 2001-08-28 Taiwan Semiconductor Manufacturing Company Plasma enhanced chemical vapor deposition (PECVD) method for forming microelectronic layer with enhanced film thickness uniformity
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
US6576564B2 (en) * 2000-12-07 2003-06-10 Micron Technology, Inc. Photo-assisted remote plasma apparatus and method
US6930041B2 (en) * 2000-12-07 2005-08-16 Micron Technology, Inc. Photo-assisted method for semiconductor fabrication
US20030089950A1 (en) * 2001-11-15 2003-05-15 Kuech Thomas F. Bonding of silicon and silicon-germanium to insulating substrates
SE521938C2 (sv) * 2001-12-27 2003-12-23 Cerbio Tech Ab Keramiskt material, förfarande för framställning av keramiskt material och benimplantat, tandfyllnadsimplantat och biocement innefattande det keramiska materialet
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
DE10326578B4 (de) * 2003-06-12 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer SOI-Scheibe
FR2884966B1 (fr) * 2005-04-22 2007-08-17 Soitec Silicon On Insulator Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178356A1 (ja) * 2013-05-01 2014-11-06 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
KR20160002814A (ko) * 2013-05-01 2016-01-08 신에쓰 가가꾸 고교 가부시끼가이샤 하이브리드 기판의 제조 방법 및 하이브리드 기판
JPWO2014178356A1 (ja) * 2013-05-01 2017-02-23 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
US9741603B2 (en) 2013-05-01 2017-08-22 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate, and hybrid substrate
KR102229397B1 (ko) 2013-05-01 2021-03-17 신에쓰 가가꾸 고교 가부시끼가이샤 하이브리드 기판의 제조 방법 및 하이브리드 기판
JP2016181699A (ja) * 2015-03-24 2016-10-13 ソイテックSoitec 基板の表面の金属汚染物を減少させるための方法
KR20200019677A (ko) * 2017-06-30 2020-02-24 소이텍 상이한 열 팽창 계수들을 갖는 지지 기판으로 박층을 전달하기 위한 프로세스
KR102552244B1 (ko) * 2017-06-30 2023-07-06 소이텍 상이한 열 팽창 계수들을 갖는 지지 기판으로 박층을 전달하기 위한 프로세스
US11742817B2 (en) 2017-06-30 2023-08-29 Soitec Process for transferring a thin layer to a support substrate that have different thermal expansion coefficients

Also Published As

Publication number Publication date
FR2938702B1 (fr) 2011-03-04
EP2359391A1 (en) 2011-08-24
WO2010057842A1 (en) 2010-05-27
KR20110086038A (ko) 2011-07-27
CN102217037A (zh) 2011-10-12
US20120015497A1 (en) 2012-01-19
FR2938702A1 (fr) 2010-05-21

Similar Documents

Publication Publication Date Title
JP2012509581A (ja) ヘテロ構造を作製するためのサファイア基板の表面の前処理
US11208719B2 (en) SiC composite substrate and method for manufacturing same
CN107533953B (zh) 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP5292644B2 (ja) 最小化された応力を備えたヘテロ構造を製造するためのプロセス
JP5018066B2 (ja) 歪Si基板の製造方法
US6911375B2 (en) Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
US20110195560A1 (en) Method of producing a silicon-on-sapphire type heterostructure
TWI337769B (en) Method for recycling an epitaxied donor wafer
US20050026432A1 (en) Wafer bonded epitaxial templates for silicon heterostructures
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
JP2008021971A (ja) 電子工学、光学または光電子工学に使用される2つの基板を直接接合する方法
US20110189834A1 (en) Surface treatment for molecular bonding
JP2006148066A (ja) ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法
JP6949879B2 (ja) 歪みセミコンダクタ・オン・インシュレータ(strained semiconductor−on−insulator)基板の製造方法
US20030089950A1 (en) Bonding of silicon and silicon-germanium to insulating substrates
WO2013102968A1 (ja) 貼り合わせsoiウェーハの製造方法
WO2006035864A1 (ja) Soiウエーハの洗浄方法
JPWO2014017369A1 (ja) ハイブリッド基板の製造方法及びハイブリッド基板
US8216917B2 (en) Method for fabricating a semiconductor on insulator type substrate
WO2014017368A1 (ja) Sos基板の製造方法及びsos基板
JP4700652B2 (ja) 層構造の製造方法
JP2005537685A (ja) 緩衝層を含むウェハから層を取り除いた後のウェハの機械的リサイクル
TWI483350B (zh) SOI wafer manufacturing method and glass cleaning method
Lin et al. The impact of polishing on germanium-on-insulator substrates
KR20110107870A (ko) 전자 공학 분야에서 기판들을 제조하기 위한 마무리 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120924

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121018

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20130617