JPWO2014178356A1 - ハイブリッド基板の製造方法及びハイブリッド基板 - Google Patents
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Abstract
Description
(1) まず、熱酸化などにより酸化膜を形成したシリコンウェハに水素イオンを注入し、それを支持基板に貼り合わせ、結合熱処理を行った後、更に熱を加えて熱剥離を行う、スマートカット法と呼ばれる方法がある。これは、高温で熱処理を行うことで、打ち込んだガスが基板内部で微小気泡層として形成され、その気泡層が膨張することで剥離が行われるものである。このため、高温熱処理が必須であり、熱膨張率差のある基板への適用が難しい。
(2) また、熱酸化などによって酸化膜を形成したシリコンウェハに水素イオンを注入し、それを支持基板に貼り合わせ、結合熱処理を行った後に、機械的に剥離を行うSiGen法がある。この方法では、内部での気泡層の凝集や膨張の作用を必要としないため、高温熱処理は不要で、貼り合わせ面をプラズマなどで活性化することで予め結合力を上げ、熱処理を低温化していることもあり、スマートカット法の様な高温にはさらされない。しかしながら、機械的剥離では、貼り合わせ基板において応力が局所的に掛かる部分がどうしても発生し、その部分でシリコン薄膜に欠陥が生じやすいという欠点がある。また、それを防止するために結合強度を上げようとして熱処理温度を上げると、スマートカット法と同様に熱膨張率の問題が生じることとなる。ちなみに、応力が局所的に掛かる部分とは、貼り合わせ基板の結合面が途切れる外周部や剥離終端部のことであり、シリコン薄膜の縁がギザギザになったり、細かなピット(微小な膜厚変動)が生じたりする。
上記2つの方法は、水素イオンを注入し、その水素イオンより生じる欠陥層から分離(剥離)を行っている(イオン注入剥離法)が、その欠陥層から拡がる欠陥や水素ガス種の拡散による欠陥増の問題を生じることがある。特に、熱酸化処理などの高温処理で欠陥が発生することがある。
〔1〕 シリコン基板上に第1シリコン酸化膜とシリコン活性層とをこの順番で積層してなり、該シリコン基板面外周部に上記シリコン活性層を有しないテラス部を形成したSOI基板を準備し、
該SOI基板のシリコン活性層表面に第2シリコン酸化膜を形成し、
上記SOI基板と該SOI基板と熱膨張率の異なる支持基板とを貼り合わせるに際し、該SOI基板及び/又は支持基板の貼り合わせる面を活性化処理し、
上記SOI基板と支持基板とを室温より高温で第2シリコン酸化膜を介して貼り合わせて貼り合わせ基板とし、
次いで、上記貼り合わせ基板についてSOI基板と支持基板の結合力を高める結合熱処理と、上記シリコン基板を研削して薄化する研削薄化処理との組み合わせを少なくとも2回繰り返して行うに際し、1回目の結合熱処理の温度を上記貼り合わせの温度以上とし、1回目の研削薄化処理後のシリコン基板の厚さを最も薄くとも130μmまでとし、最終回の結合熱処理の温度を200℃以上250℃未満とし、最終回の研削薄化処理後のシリコン基板の厚さを最も薄くとも60μmまでとして上記結合熱処理及び研削薄化処理を行い、
次に、上記薄化したシリコン基板をエッチングにより除去して第1シリコン酸化膜を露出させ、
更に、露出した第1シリコン酸化膜をエッチングにより除去して、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板を得ることを特徴とするハイブリッド基板の製造方法。
〔2〕 上記SOI基板と支持基板の貼り合わせ温度を、100℃以上250℃未満とすることを特徴とする〔1〕記載のハイブリッド基板の製造方法。
〔3〕 上記SOI基板と支持基板の結合力を高める結合熱処理温度を、上記貼り合わせ温度に0〜100℃加算した温度(ただし、250℃未満とする)とすることを特徴とする〔1〕又は〔2〕記載のハイブリッド基板の製造方法。
〔4〕 2回目以降の結合熱処理温度をその1回前の結合熱処理温度よりも高くすることを特徴とする〔1〕〜〔3〕のいずれかに記載のハイブリッド基板の製造方法。
〔5〕 上記1回目の結合熱処理の温度が200℃以上250℃未満の場合、2回目以降の結合熱処理を省略することを特徴とする〔1〕〜〔3〕のいずれかに記載のハイブリッド基板の製造方法。
〔6〕 上記1回目の研削薄化処理後のシリコン基板の厚さを130μm以上200μm以下とすることを特徴とする〔1〕〜〔5〕のいずれかに記載のハイブリッド基板の製造方法。
〔7〕 上記最終回の研削薄化処理後のシリコン基板の厚さを60μm以上100μm以下とすることを特徴とする〔1〕〜〔6〕のいずれかに記載のハイブリッド基板の製造方法。
〔8〕 上記テラス部の幅は、1mm以上3mm以下であることを特徴とする〔1〕〜〔7〕のいずれかに記載のハイブリッド基板の製造方法。
〔9〕 上記SOI基板のシリコン活性層は、空孔型欠陥がなく、熱酸化により酸化誘起積層欠陥が発生しないものであることを特徴とする〔1〕〜〔8〕のいずれかに記載のハイブリッド基板の製造方法。
〔10〕 上記支持基板は、石英ガラス、ホウ珪酸ガラス又はサファイアからなることを特徴とする〔1〕〜〔9〕のいずれかに記載のハイブリッド基板の製造方法。
〔11〕 上記SOI基板と支持基板との貼り合わせの前に、上記支持基板について還元性雰囲気中の熱処理を行うことを特徴とする〔1〕〜〔10〕のいずれかに記載のハイブリッド基板の製造方法。
〔12〕 上記支持基板のSOI基板と貼り合わされる面の所定幅の外周領域を中央部よりも凹むように薄くすることを特徴とする〔1〕〜〔11〕のいずれかに記載のハイブリッド基板の製造方法。
〔13〕 〔1〕〜〔12〕のいずれかに記載のハイブリッド基板の製造方法により製造された、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板。
本発明に係るハイブリッド基板の製造方法は、図1に示すように、SOI基板の準備工程(工程1)、支持基板の準備工程(工程2)、SOI基板及び/又は支持基板の表面活性化処理工程(工程3)、SOI基板と支持基板の貼り合わせ工程(工程4)、結合熱処理工程(工程5)、シリコン基板の研削薄化工程(工程6)、薄化シリコン基板除去工程(工程7)、第1シリコン酸化膜除去工程(工程8)の順に処理を行うものである。
シリコン基板1上に第1シリコン酸化膜2とシリコン活性層3とをこの順番で積層したものをSOI基板として準備する。このとき、そのシリコン基板1面外周部(外縁部)に上記シリコン活性層3を有しないテラス部を形成することが好ましい。
ここで、数値範囲を示す「XXX〜YYY」の記載はその上限下限を含むものである。例えば「100〜300mm」は「100mm以上300mm以下」を意味する。
シリコン活性層3の膜厚は、例えば100〜500nmが好ましく、100〜300nmがより好ましい。
SOI基板にテラス部を設けた場合も同様の効果が得られる。
支持基板は、ハイブリッド基板のハンドル基板となる絶縁性の透明基板であり、例えば石英ガラス、ホウ珪酸ガラス又はサファイアからなるものが好ましい。この場合、支持基板は、SOI基板とは熱膨張率が異なるものとなる。ここでは、例としてサファイア基板5を準備する(図1(b))。
貼り合わせの前に、SOI基板の第2シリコン酸化膜4表面と、サファイア基板5の表面との双方もしくは片方に表面活性化処理を施す。
次に、SOI基板とサファイア基板5とを室温(25℃)より高温で、第2シリコン酸化膜4を介して貼り合わせる(図1(c))。以下、この接合体を貼り合わせ基板という。このとき、貼り合わせ温度を100℃以上250℃未満、好ましくは100℃以上225℃以下、より好ましくは150℃以上225℃以下とするとよい。貼り合わせ温度が100℃未満では、SOI基板とサファイア基板5とがうまく接合しないおそれがあり、250℃以上では、SOI基板とサファイア基板5との熱膨張率の差により、シリコン活性化層の剥がれや貼り合わせ基板の破損が発生する場合がある。
貼り合わせ後に、貼り合わせ基板に熱を加えて熱処理(結合熱処理)を行う。この熱処理により、SOI基板とサファイア基板5の結合が強化される。このときの熱処理温度は、上記貼り合わせ温度に0〜100℃加算した温度であって、貼り合わせ基板がSOI基板とサファイア基板5の熱膨率の差の影響(熱応力)で破損しない温度(即ち、250℃未満とする)を選択することが好ましく、例えば、150℃以上250℃未満、好ましくは150℃以上225℃以下、より好ましくは150℃以上200℃以下である。熱処理時間は、例えば1〜24時間である。
貼り合わせ基板におけるシリコン基板1を研削により薄化する。(図1(d))。その厚さは最も薄くとも60μmまでが好ましい。薄化後のシリコン基板1’の厚さを60μm未満とすると、貼り合わせ基板に対する研削加工時の局所的な応力の作用により、シリコン活性層3の剥離が貼り合わせ基板の外周部側に発生するおそれがある。
(工程6(1))貼り合わせ基板におけるシリコン基板1を研削により薄化する(1回目研削薄化処理)。1回目の研削薄化処理後のシリコン基板の厚さを好ましくは130〜200μm、より好ましくは130〜170μmとする。このとき、上述した2段階の研削加工(1段目の研削−2段目の研削−研磨)を行うことが好ましい。
(工程5(2))貼り合わせ基板を200℃以上250℃未満に加熱して、2回目(工程5、6の組み合わせが3回以上の場合は最終回)の結合熱処理を行う。熱処理時間は1〜24時間である。
(工程6(2))貼り合わせ基板におけるシリコン基板1を研削により更に薄化する(2回目研削薄化処理)。2回目(工程5、6の組み合わせが3回以上の場合は最終回)の研削薄化処理後のシリコン基板の厚さを好ましくは60〜100μm、より好ましくは60〜85μmとする。このときの研削加工条件は、加工痕やダメージを残すと次工程のエッチング時の安定性に影響を及ぼすので、上述した2段階の研削を行い、その1段目を#600以上の研削ツールを使用し、2段目は#2000以上の研削ツールを使用する。ここでは、シリコン基板1の外周部の剥がれの危険性から研磨を行わず、この面からも細かい粒子の研削ツールを選択するのが好ましい。
上記のように薄化したシリコン基板1’をエッチングにより除去して第1シリコン酸化膜2を露出させる(図1(e))。エッチングは、シリコンウェハエッチング液として硝酸、フッ酸などからなる電子工業用の混酸を用いてスピンエッチング装置により行うことが好ましい。
次に、露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去してシリコン活性層3を露出させる(図1(f))。得られるシリコン活性層3の厚み分布は、元々のSOI基板の厚み分布と同等であるのでイオン注入剥離法のものと遜色ないものとなる。また、使用するSOI基板にテラス部と呼ぶ活性層のない外周部を1〜3mm設けることで、貼り合わせ基板としたときの外周部の余計な接合に起因するSi島の生成を防止でき、より高品質な複合基板を得ることができる。更に、使用するSOI基板は、シリコン活性層を欠陥フリー(COPフリー)で、かつ熱酸化により酸化誘起積層欠陥(OSF欠陥)の生じないように作製されたものとするので、イオン注入剥離法では得られない良質なシリコン薄膜が得られる。
上述したハイブリッド基板の製造方法の工程1〜工程8を以下の条件で行い、ハイブリッド基板を作製した。
(工程1)SOI基板として、直径150mm、厚さ525μm、47.5mmOF付きの基板を用意した。なお、シリコン活性層3等の厚さは作製するデバイスにもよるが、本試験例では表層から、第2シリコン酸化膜4(SiO2);200nm/シリコン活性層3;380nm/第1シリコン酸化膜2(SiO2);300nmとした(図1(a))。なお、第2シリコン酸化膜4は、SOI基板のシリコン活性層を熱酸化して得た酸化膜であり、第1シリコン酸化膜2は、SOI基板の埋め込み酸化膜(Box層)である。また、SOI基板の外周にテラス部を幅2mmとなるように形成した。
(工程2)支持基板として、材質:サファイア、直径150mm、厚さ600μm、47.5mmOF付きのサファイア基板5を用意した。
(工程3)SOI基板及びサファイア基板5の貼り合わせる面を減圧窒素雰囲気中にて100Wのプラズマを照射することで活性化処理を行った。
(工程4)SOI基板とサファイア基板5とを室温(25℃)で貼り合わせた。
次に、SOI基板と支持基板の結合力を高める結合熱処理(工程5)と、上記貼り合わせ基板のシリコン基板1を研削して薄化する研削薄化処理(工程6)との組み合わせを2回繰り返して行った。
(工程5(1))貼り合わせ基板を150℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが150μmになるまで研削加工した。このときの研削加工条件は、1段目の研削で180μmまで薄くし、2段目の研削で更に150μm近くまで薄くし、最後に研磨で150μmに仕上げた。その結果、外観は良好であった。
なお、以降の試験例においても1回目の研削加工(工程6(1))において1段目の研削−2段目の研削−仕上げ研磨の手順で処理を行った。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を150℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが50μmになるまで研削加工した。このときの研削加工条件は、シリコン基板1の厚さとして、1段目の研削で100μmまで薄くし、2段目の研削で更に50μmへ仕上げた。
その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥離が認められた。
なお、以降の試験例においても2回目の研削加工(工程6(2))において1段目の研削−2段目の研削の手順で処理を行った。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、図2に示すように、シリコン活性層3の外周部分に剥がれが認められた。
試験例1において、2回目の研削加工(工程6(2))を行わず、それ以外は試験例1と同様にして、ハイブリッド基板を作製した。その結果、シリコン活性層3の外周部分に剥がれが認められた。
試験例1において、2回目の結合熱処理(工程5(2))の熱処理温度を175℃にしたところ、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥がれが認められ、以降の処理を行わなかった。
試験例1において、1回目の結合熱処理(工程5(1))の熱処理温度を175℃にしたところ、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥がれが認められ、以降の処理を行わなかった。
試験例1において、外周トリミング以降の処理を以下の条件に変更して行った。
貼り合わせ基板の外周を1mmだけトリミングする加工を行った。
(工程5(2))貼り合わせ基板を170℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが50μmになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。
次いで、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例1において、外周トリミング以降の処理を以下の条件に変更して行った。
貼り合わせ基板の外周を1mmだけトリミングする加工を行った。
(工程5(2))貼り合わせ基板を175℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板に基板の剥がれが認められた。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが50μmになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥離が認められた。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、図3に示すように、シリコン活性層3の外周部分に剥がれや浮きが認められた。
試験例1において、貼り合わせ工程(工程4)以降の処理を以下の条件に変更して行った。
(工程4)SOI基板とサファイア基板5とを100℃に加熱しながら、当接させ、貼り合わせた。
次に、SOI基板と支持基板の結合力を高める結合熱処理(工程5)と、上記貼り合わせ基板のシリコン基板1を研削して薄化する研削薄化処理(工程6)との組み合わせを2回繰り返して行った。
(工程5(1))貼り合わせ基板を150℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが150μmになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を175℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが50μmになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥離が認められた。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外周部分に剥がれが認められた。研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板1を剥がす応力が作用するためと推定される。
試験例7において、工程5(2)の結合熱処理温度を200℃とし、2回目の研削加工処理(工程6(2))として、貼り合わせ基板におけるシリコン基板1を厚さが80μmになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程7、8として、試験例7と同様に、エッチングしてシリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。最後に、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例1において、貼り合わせ工程(工程4)以降の処理を以下の条件に変更して行った。
(工程4)SOI基板とサファイア基板5とを120℃に加熱しながら、当接させ、貼り合わせた。
次に、SOI基板と支持基板の結合力を高める結合熱処理(工程5)と、上記貼り合わせ基板のシリコン基板1を研削して薄化する研削薄化処理(工程6)との組み合わせを2回繰り返して行った。
(工程5(1))貼り合わせ基板を150℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが150μmになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を200℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが80μmになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。
次いで、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例1において、貼り合わせ工程(工程4)以降の処理を以下の条件に変更して行った。
(工程4)SOI基板とサファイア基板5とを150℃に加熱しながら、当接させ、貼り合わせた。
次に、SOI基板と支持基板の結合力を高める結合熱処理(工程5)と、上記貼り合わせ基板のシリコン基板1を研削して薄化する研削薄化処理(工程6)との組み合わせを2回繰り返して行った。
(工程5(1))貼り合わせ基板を175℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが120μmになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥離が認められた。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を200℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが80μmになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板1の剥離が認められた。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外周部分に剥がれが認められた。研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板1を剥がす応力が作用するためと推定される。
試験例10において、工程6(1)以降の処理を以下の条件に変更して行った。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが150μmになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を200℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが60μmになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。
次いで、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例10において、工程6(1)以降の処理を以下の条件に変更して行った。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが200μmになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を200℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが75μmになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。
次いで、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例1において、貼り合わせ工程(工程4)以降の処理を以下の条件に変更して行った。
(工程4)SOI基板とサファイア基板5とを175℃に加熱しながら、当接させ、貼り合わせた。
次に、SOI基板と支持基板の結合力を高める結合熱処理(工程5)と、上記貼り合わせ基板のシリコン基板1を研削して薄化する研削薄化処理(工程6)との組み合わせを2回繰り返して行った。
(工程5(1))貼り合わせ基板を175℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが150μmになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))貼り合わせ基板を200℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが50μmになるまで研削加工した。その結果、貼り合わせ基板の外観が良好である場合と、外周部分に接合部からのシリコン基板1の剥離が認められる場合とがあった。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、研削加工後の貼り合わせ基板の外観が良好なものはシリコン活性層3の外観は良好であった。一方、研削加工後の貼り合わせ基板の外周に剥がれが認められたものは、シリコン活性層3の外周部分に剥がれが認められた。外周部分に剥がれが認められる場合には、研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板1を剥がす応力が作用するためと推定される。
シリコン活性層3の良好なものについて、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
この試験例13の結果より、50μmまでの薄化は(研削時に外周の浮いた部分が引っ掛かり剥離を起こす可能性が高く)安定しているとは言いがたく、50μmよりも厚く残した方がよい。好ましくは60μm以上である。
試験例13において、2回目の研削加工処理(工程6(2))として、貼り合わせ基板におけるシリコン基板1を厚さが75μmになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程7、8として、試験例13と同様に、エッチングしてシリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。最後に、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例13において、2回目の研削加工処理(工程6(2))として、貼り合わせ基板におけるシリコン基板1を厚さが85μmになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程7、8として、試験例13と同様に、エッチングしてシリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。最後に、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
試験例13において、貼り合わせ基板の外周を1mmだけトリミングする加工を行い、それ以外は試験例13と同様に、2回目の研削加工処理(工程6(2))まで行ったところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程7、8として、試験例13と同様に、エッチングしてシリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。最後に、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
トリミング加工があると、シリコン活性層3の外周部分の剥がれ等がなく、有利であるが、試験例14、15のように、結合熱処理温度を増加させることで貼り合わせ基板の結合力が上がり、適切な研削加工を行えば、トリミング加工がなくても、基板外周の剥がれは生じない。
試験例1において、貼り合わせ工程(工程4)以降の処理を以下の条件に変更して行った。
(工程4)SOI基板とサファイア基板5とを225℃に加熱しながら、当接させ、貼り合わせた。
次に、SOI基板と支持基板の結合力を高める結合熱処理(工程5)と、上記貼り合わせ基板のシリコン基板1を研削して薄化する研削薄化処理(工程6)との組み合わせを2回繰り返し行った。なお、本試験例の条件では2回目の結合熱処理を省略した。
(工程5(1))貼り合わせ基板を225℃、24時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。なお、貼り合わせ基板の反りが大きく、以降の研削加工が難しかったが加工可能であった。
(工程6(1))貼り合わせ基板におけるシリコン基板1を厚さが150μmになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
(工程5(2))上記1回目の結合熱処理によってSOI基板とサファイア基板5との間で十分な結合が得られることが分かったため、2回目の結合熱処理を省略した。
(工程6(2))貼り合わせ基板におけるシリコン基板1を厚さが50μmになるまで研削加工した。その結果、外観は良好であった。
(工程7)薄化後のシリコン基板1’を電子工業用混酸(鏡面化処理液SiエッチE、日本化成(株)製)を用いて、スピンエッチングして除去した。
(工程8)最後に露出した第1シリコン酸化膜2をフッ化水素水溶液によりエッチングして除去し、シリコン活性層3を露出させた。その結果、シリコン活性層3の外観は良好であった。
最後に、シリコン活性層3を厚さ280nmになるまで研磨して薄膜化し、SOI構造のハイブリッド基板を得た。
以上の結果を表1に示す。
また、試験例17に示すように、1回目の結合熱処理の温度が200℃以上250℃未満の場合にはその結合熱処理だけでSOI基板と支持基板とを十分に結合できるため、2回目の結合熱処理を省略することができる。この場合、工程5、6(結合熱処理、研削加工)の組み合わせが3回以上のときは2回目以降の結合熱処理を省略することができる。
2 第1シリコン酸化膜(Box層)
3 シリコン活性層
4 第2シリコン酸化膜
5 サファイア基板(支持基板)
Claims (13)
- シリコン基板上に第1シリコン酸化膜とシリコン活性層とをこの順番で積層してなり、該シリコン基板面外周部に上記シリコン活性層を有しないテラス部を形成したSOI基板を準備し、
該SOI基板のシリコン活性層表面に第2シリコン酸化膜を形成し、
上記SOI基板と該SOI基板と熱膨張率の異なる支持基板とを貼り合わせるに際し、該SOI基板及び/又は支持基板の貼り合わせる面を活性化処理し、
上記SOI基板と支持基板とを室温より高温で第2シリコン酸化膜を介して貼り合わせて貼り合わせ基板とし、
次いで、上記貼り合わせ基板についてSOI基板と支持基板の結合力を高める結合熱処理と、上記シリコン基板を研削して薄化する研削薄化処理との組み合わせを少なくとも2回繰り返して行うに際し、1回目の結合熱処理の温度を上記貼り合わせの温度以上とし、1回目の研削薄化処理後のシリコン基板の厚さを最も薄くとも130μmまでとし、最終回の結合熱処理の温度を200℃以上250℃未満とし、最終回の研削薄化処理後のシリコン基板の厚さを最も薄くとも60μmまでとして上記結合熱処理及び研削薄化処理を行い、
次に、上記薄化したシリコン基板をエッチングにより除去して第1シリコン酸化膜を露出させ、
更に、露出した第1シリコン酸化膜をエッチングにより除去して、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板を得ることを特徴とするハイブリッド基板の製造方法。 - 上記SOI基板と支持基板の貼り合わせ温度を、100℃以上250℃未満とすることを特徴とする請求項1記載のハイブリッド基板の製造方法。
- 上記SOI基板と支持基板の結合力を高める結合熱処理温度を、上記貼り合わせ温度に0〜100℃加算した温度(ただし、250℃未満とする)とすることを特徴とする請求項1又は2記載のハイブリッド基板の製造方法。
- 2回目以降の結合熱処理温度をその1回前の結合熱処理温度よりも高くすることを特徴とする請求項1〜3のいずれか1項記載のハイブリッド基板の製造方法。
- 上記1回目の結合熱処理の温度が200℃以上250℃未満の場合、2回目以降の結合熱処理を省略することを特徴とする請求項1〜3のいずれか1項記載のハイブリッド基板の製造方法。
- 上記1回目の研削薄化処理後のシリコン基板の厚さを130μm以上200μm以下とすることを特徴とする請求項1〜5のいずれか1項記載のハイブリッド基板の製造方法。
- 上記最終回の研削薄化処理後のシリコン基板の厚さを60μm以上100μm以下とすることを特徴とする請求項1〜6のいずれか1項記載のハイブリッド基板の製造方法。
- 上記テラス部の幅は、1mm以上3mm以下であることを特徴とする請求項1〜7のいずれか1項記載のハイブリッド基板の製造方法。
- 上記SOI基板のシリコン活性層は、空孔型欠陥がなく、熱酸化により酸化誘起積層欠陥が発生しないものであることを特徴とする請求項1〜8のいずれか1項記載のハイブリッド基板の製造方法。
- 上記支持基板は、石英ガラス、ホウ珪酸ガラス又はサファイアからなることを特徴とする請求項1〜9のいずれか1項記載のハイブリッド基板の製造方法。
- 上記SOI基板と支持基板との貼り合わせの前に、上記支持基板について還元性雰囲気中の熱処理を行うことを特徴とする請求項1〜10のいずれか1項記載のハイブリッド基板の製造方法。
- 上記支持基板のSOI基板と貼り合わされる面の所定幅の外周領域を中央部よりも凹むように薄くすることを特徴とする請求項1〜11のいずれか1項記載のハイブリッド基板の製造方法。
- 請求項1〜12のいずれか1項記載のハイブリッド基板の製造方法により製造された、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板。
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US11232974B2 (en) * | 2018-11-30 | 2022-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication method of metal-free SOI wafer |
KR102250895B1 (ko) * | 2019-12-23 | 2021-05-12 | 주식회사 현대케피코 | 반도체 소자의 제조방법 |
KR102427718B1 (ko) | 2021-01-11 | 2022-08-01 | 주식회사 트랜스코스모스코리아 | 양방향 화면공유를 통한 보이는 고객상담서비스 시스템 및 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004513517A (ja) * | 2000-11-06 | 2004-04-30 | コミツサリア タ レネルジー アトミーク | ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 |
JP2010278339A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 貼り合わせsoi基板の製造方法 |
JP2011181919A (ja) * | 2010-03-02 | 2011-09-15 | Soitec Silicon On Insulator Technologies | 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 |
JP2012509581A (ja) * | 2008-11-19 | 2012-04-19 | ソワテク | ヘテロ構造を作製するためのサファイア基板の表面の前処理 |
WO2013058292A1 (ja) * | 2011-10-17 | 2013-04-25 | 信越化学工業株式会社 | 透明soiウェーハの製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3237888B2 (ja) * | 1992-01-31 | 2001-12-10 | キヤノン株式会社 | 半導体基体及びその作製方法 |
JP2895743B2 (ja) * | 1994-03-25 | 1999-05-24 | 信越半導体株式会社 | Soi基板の製造方法 |
SG78332A1 (en) * | 1998-02-04 | 2001-02-20 | Canon Kk | Semiconductor substrate and method of manufacturing the same |
KR100401655B1 (ko) * | 2001-01-18 | 2003-10-17 | 주식회사 컴텍스 | ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법 |
WO2003046993A1 (fr) * | 2001-11-29 | 2003-06-05 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquettes soi |
JP4720163B2 (ja) * | 2004-12-02 | 2011-07-13 | 株式会社Sumco | Soiウェーハの製造方法 |
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CN102130037B (zh) * | 2010-12-27 | 2013-03-13 | 上海新傲科技股份有限公司 | 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法 |
KR101512393B1 (ko) * | 2010-12-27 | 2015-04-16 | 상하이 심구 테크놀로지 주식회사 | 게터링 프로세스를 적용한 절연 매입층을 가진 반도체 기판의 제조방법 |
SG11201404039UA (en) | 2012-01-12 | 2014-10-30 | Shinetsu Chemical Co | Thermally oxidized heterogeneous composite substrate and method for manufacturing same |
EP2879177B1 (en) * | 2012-07-25 | 2020-08-19 | Shin-Etsu Chemical Co., Ltd. | Method for producing sos substrates, and sos substrate |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004513517A (ja) * | 2000-11-06 | 2004-04-30 | コミツサリア タ レネルジー アトミーク | ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 |
JP2012509581A (ja) * | 2008-11-19 | 2012-04-19 | ソワテク | ヘテロ構造を作製するためのサファイア基板の表面の前処理 |
JP2010278339A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 貼り合わせsoi基板の製造方法 |
JP2011181919A (ja) * | 2010-03-02 | 2011-09-15 | Soitec Silicon On Insulator Technologies | 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 |
WO2013058292A1 (ja) * | 2011-10-17 | 2013-04-25 | 信越化学工業株式会社 | 透明soiウェーハの製造方法 |
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