JPWO2014178356A1 - ハイブリッド基板の製造方法及びハイブリッド基板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 505
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 223
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 223
- 239000010703 silicon Substances 0.000 claims abstract description 223
- 238000000227 grinding Methods 0.000 claims abstract description 96
- 238000010438 heat treatment Methods 0.000 claims abstract description 92
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 50
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 50
- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 230000001965 increasing effect Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 121
- 230000008569 process Effects 0.000 claims description 73
- 239000010980 sapphire Substances 0.000 claims description 42
- 229910052594 sapphire Inorganic materials 0.000 claims description 42
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 238000011282 treatment Methods 0.000 claims description 14
- 230000007547 defect Effects 0.000 claims description 13
- 239000012298 atmosphere Substances 0.000 claims description 9
- 239000005388 borosilicate glass Substances 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 26
- 238000009966 trimming Methods 0.000 abstract description 21
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 100
- 239000010408 film Substances 0.000 description 53
- 238000012360 testing method Methods 0.000 description 50
- 206010040844 Skin exfoliation Diseases 0.000 description 42
- 239000000243 solution Substances 0.000 description 23
- 230000005856 abnormality Effects 0.000 description 16
- 239000007789 gas Substances 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 13
- 239000002253 acid Substances 0.000 description 11
- 239000001257 hydrogen Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 11
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 11
- 238000005498 polishing Methods 0.000 description 11
- 238000000926 separation method Methods 0.000 description 10
- 239000010409 thin film Substances 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 238000001994 activation Methods 0.000 description 7
- 230000035882 stress Effects 0.000 description 7
- -1 hydrogen ions Chemical class 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- RAHZWNYVWXNFOC-UHFFFAOYSA-N Sulphur dioxide Chemical compound O=S=O RAHZWNYVWXNFOC-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 229910000037 hydrogen sulfide Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- WSFSSNUMVMOOMR-NJFSPNSNSA-N methanone Chemical compound O=[14CH2] WSFSSNUMVMOOMR-NJFSPNSNSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000002018 water-jet injection Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
シリコン基板上に第１シリコン酸化膜とシリコン活性層とをこの順番で積層してなり、該シリコン基板面外周部に上記シリコン活性層を有しないテラス部を形成したＳＯＩ基板を準備し、ＳＯＩ基板のシリコン活性層表面に第２シリコン酸化膜を形成し、上記ＳＯＩ基板及び該ＳＯＩ基板と熱膨張率の異なる支持基板の貼り合わせる面を活性化処理し、上記ＳＯＩ基板と支持基板とを室温より高温で第２シリコン酸化膜を介して貼り合わせ、次いで、上記貼り合わせ基板についてＳＯＩ基板と支持基板の結合力を高める結合熱処理と、上記シリコン基板を研削して薄化する研削薄化処理との組み合わせを所定の熱処理温度条件及び板厚薄化条件で少なくとも２回繰り返して行い、上記薄化したシリコン基板をエッチングにより除去して第１シリコン酸化膜を露出させ、更に第１シリコン酸化膜をエッチングにより除去することにより、基板外周のトリミングを行わず基板外周部のシリコン活性層の部分的な剥離等の不具合がなく、良質なシリコン活性層を有するＳＯＩ構造のハイブリッド基板を得る。
Description
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のハイブリッド基板の製造方法及びハイブリッド基板に関するものである。
Ｂ−ＳＯＳ（Ｂｏｎｄｅｄ−Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）の一つの作り方として、水素イオン注入を利用した「水素イオン注入法」が知られている。表面活性化された、水素イオン注入済みシリコン基板とサファイア基板を貼り合わせ法により貼り合わせ、水素イオン注入界面に対して、楔を打ち込む、水流のジェット噴射、光照射等の適切な機械的手段を用いて、界面にて機械剥離し、薄膜化されたシリコン膜を製膜する方法が知られている。
また、別の方法として、ＳＯＩ基板と支持基板とを貼り合わせ、研削とエッチングでＳＯＩ基板のベース基板であるシリコン基板を除去することにより、ＳＯＩ構造を有する支持基板を得る方法が提案され、現在種々開発が行われている。
この場合、シリコン基板をどこまで研削するか、あるいは貼り合わせ基板の外周部のトリミングをどうするかがポイントとなっている。例えば、特開２０１１−０７１４８７号公報（特許文献１）では、トリミング技術がメインとなっており、トリミングのタイミングとして、貼り合わせウェハを研削した後、外周をトリミングし、トリミング後に化学エッチングにて外周部分と有効部の両方を処理する方法が提案されており、従来では研削して薄くする前にトリミングを行っていたのに対して、研削により薄くしてからトリミングを行うようにすると効果的であるとされている。
また、透明性が高いためオプトエレクトロニクス用途へ利用されるＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）や、高絶縁性で熱伝導性の良さで高周波用途へ利用されるＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）などの機能を高めた基板があるが、これらの複合基板（ハイブリッド基板）は、半導体層として利用されるＳｉに対して熱膨張率の異なる材料との組み合わせであり、貼り合わせで作製する場合にはそれぞれの基板の熱膨張率の違いにより作製が難しいことが知られている。
ここで、貼り合わせによるＳＯＩ型複合基板（ハイブリッド基板）の作製方法としては、下記の方法が知られている。
（１） まず、熱酸化などにより酸化膜を形成したシリコンウェハに水素イオンを注入し、それを支持基板に貼り合わせ、結合熱処理を行った後、更に熱を加えて熱剥離を行う、スマートカット法と呼ばれる方法がある。これは、高温で熱処理を行うことで、打ち込んだガスが基板内部で微小気泡層として形成され、その気泡層が膨張することで剥離が行われるものである。このため、高温熱処理が必須であり、熱膨張率差のある基板への適用が難しい。
（２） また、熱酸化などによって酸化膜を形成したシリコンウェハに水素イオンを注入し、それを支持基板に貼り合わせ、結合熱処理を行った後に、機械的に剥離を行うＳｉＧｅｎ法がある。この方法では、内部での気泡層の凝集や膨張の作用を必要としないため、高温熱処理は不要で、貼り合わせ面をプラズマなどで活性化することで予め結合力を上げ、熱処理を低温化していることもあり、スマートカット法の様な高温にはさらされない。しかしながら、機械的剥離では、貼り合わせ基板において応力が局所的に掛かる部分がどうしても発生し、その部分でシリコン薄膜に欠陥が生じやすいという欠点がある。また、それを防止するために結合強度を上げようとして熱処理温度を上げると、スマートカット法と同様に熱膨張率の問題が生じることとなる。ちなみに、応力が局所的に掛かる部分とは、貼り合わせ基板の結合面が途切れる外周部や剥離終端部のことであり、シリコン薄膜の縁がギザギザになったり、細かなピット（微小な膜厚変動）が生じたりする。
上記２つの方法は、水素イオンを注入し、その水素イオンより生じる欠陥層から分離（剥離）を行っている（イオン注入剥離法）が、その欠陥層から拡がる欠陥や水素ガス種の拡散による欠陥増の問題を生じることがある。特に、熱酸化処理などの高温処理で欠陥が発生することがある。
（１） まず、熱酸化などにより酸化膜を形成したシリコンウェハに水素イオンを注入し、それを支持基板に貼り合わせ、結合熱処理を行った後、更に熱を加えて熱剥離を行う、スマートカット法と呼ばれる方法がある。これは、高温で熱処理を行うことで、打ち込んだガスが基板内部で微小気泡層として形成され、その気泡層が膨張することで剥離が行われるものである。このため、高温熱処理が必須であり、熱膨張率差のある基板への適用が難しい。
（２） また、熱酸化などによって酸化膜を形成したシリコンウェハに水素イオンを注入し、それを支持基板に貼り合わせ、結合熱処理を行った後に、機械的に剥離を行うＳｉＧｅｎ法がある。この方法では、内部での気泡層の凝集や膨張の作用を必要としないため、高温熱処理は不要で、貼り合わせ面をプラズマなどで活性化することで予め結合力を上げ、熱処理を低温化していることもあり、スマートカット法の様な高温にはさらされない。しかしながら、機械的剥離では、貼り合わせ基板において応力が局所的に掛かる部分がどうしても発生し、その部分でシリコン薄膜に欠陥が生じやすいという欠点がある。また、それを防止するために結合強度を上げようとして熱処理温度を上げると、スマートカット法と同様に熱膨張率の問題が生じることとなる。ちなみに、応力が局所的に掛かる部分とは、貼り合わせ基板の結合面が途切れる外周部や剥離終端部のことであり、シリコン薄膜の縁がギザギザになったり、細かなピット（微小な膜厚変動）が生じたりする。
上記２つの方法は、水素イオンを注入し、その水素イオンより生じる欠陥層から分離（剥離）を行っている（イオン注入剥離法）が、その欠陥層から拡がる欠陥や水素ガス種の拡散による欠陥増の問題を生じることがある。特に、熱酸化処理などの高温処理で欠陥が発生することがある。
（３） これに対して、イオン注入剥離法を使用しない方法として、熱酸化などにより酸化膜を形成したシリコンウェハを支持基板に貼り合わせ、結合熱処理後にシリコン基板の裏面側から研削やエッチングを行って薄くし、目的の厚みにシリコン薄膜を仕上げる方法がある。この方法は、仕上げのシリコン薄膜の厚みが薄い場合は、除去量（加工量）が多くなり、面内の厚みバラツキを小さくすることができない。そのため、酸素イオンを注入し、研磨やエッチングのストップ層を設けて精度を上げる技術が種々検討されているが、この方法では、膜厚分布の問題の他に、外周部の未接合部分が研削加工中に欠けたり、残ったりすることで、周辺部がきれいでないという問題があり、研削加工前や途中で外周をトリミングする工程を加える必要があったりして工程が煩雑になる。
本発明は、上記事情に鑑みなされたもので、ＳＯＩ基板と、サファイア基板等のＳＯＩ基板と熱膨張率の異なる支持基板とを貼り合わせてハイブリッド基板を製造する方法であって、水素イオン注入ダメージの影響を排除し、基板外周のトリミングを行わなくても該基板外周部におけるシリコン活性層の部分的な剥離等の不具合がなく、良質なシリコン活性層を有するＳＯＩ構造のハイブリッド基板の製造方法及びハイブリッド基板を提供することを目的とする。
本発明は、上記目的を達成するため、下記のハイブリッド基板の製造方法及びハイブリッド基板を提供する。
〔１〕 シリコン基板上に第１シリコン酸化膜とシリコン活性層とをこの順番で積層してなり、該シリコン基板面外周部に上記シリコン活性層を有しないテラス部を形成したＳＯＩ基板を準備し、
該ＳＯＩ基板のシリコン活性層表面に第２シリコン酸化膜を形成し、
上記ＳＯＩ基板と該ＳＯＩ基板と熱膨張率の異なる支持基板とを貼り合わせるに際し、該ＳＯＩ基板及び／又は支持基板の貼り合わせる面を活性化処理し、
上記ＳＯＩ基板と支持基板とを室温より高温で第２シリコン酸化膜を介して貼り合わせて貼り合わせ基板とし、
次いで、上記貼り合わせ基板についてＳＯＩ基板と支持基板の結合力を高める結合熱処理と、上記シリコン基板を研削して薄化する研削薄化処理との組み合わせを少なくとも２回繰り返して行うに際し、１回目の結合熱処理の温度を上記貼り合わせの温度以上とし、１回目の研削薄化処理後のシリコン基板の厚さを最も薄くとも１３０μｍまでとし、最終回の結合熱処理の温度を２００℃以上２５０℃未満とし、最終回の研削薄化処理後のシリコン基板の厚さを最も薄くとも６０μｍまでとして上記結合熱処理及び研削薄化処理を行い、
次に、上記薄化したシリコン基板をエッチングにより除去して第１シリコン酸化膜を露出させ、
更に、露出した第１シリコン酸化膜をエッチングにより除去して、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板を得ることを特徴とするハイブリッド基板の製造方法。
〔２〕 上記ＳＯＩ基板と支持基板の貼り合わせ温度を、１００℃以上２５０℃未満とすることを特徴とする〔１〕記載のハイブリッド基板の製造方法。
〔３〕 上記ＳＯＩ基板と支持基板の結合力を高める結合熱処理温度を、上記貼り合わせ温度に０〜１００℃加算した温度（ただし、２５０℃未満とする）とすることを特徴とする〔１〕又は〔２〕記載のハイブリッド基板の製造方法。
〔４〕 ２回目以降の結合熱処理温度をその１回前の結合熱処理温度よりも高くすることを特徴とする〔１〕〜〔３〕のいずれかに記載のハイブリッド基板の製造方法。
〔５〕 上記１回目の結合熱処理の温度が２００℃以上２５０℃未満の場合、２回目以降の結合熱処理を省略することを特徴とする〔１〕〜〔３〕のいずれかに記載のハイブリッド基板の製造方法。
〔６〕 上記１回目の研削薄化処理後のシリコン基板の厚さを１３０μｍ以上２００μｍ以下とすることを特徴とする〔１〕〜〔５〕のいずれかに記載のハイブリッド基板の製造方法。
〔７〕 上記最終回の研削薄化処理後のシリコン基板の厚さを６０μｍ以上１００μｍ以下とすることを特徴とする〔１〕〜〔６〕のいずれかに記載のハイブリッド基板の製造方法。
〔８〕 上記テラス部の幅は、１ｍｍ以上３ｍｍ以下であることを特徴とする〔１〕〜〔７〕のいずれかに記載のハイブリッド基板の製造方法。
〔９〕 上記ＳＯＩ基板のシリコン活性層は、空孔型欠陥がなく、熱酸化により酸化誘起積層欠陥が発生しないものであることを特徴とする〔１〕〜〔８〕のいずれかに記載のハイブリッド基板の製造方法。
〔１０〕 上記支持基板は、石英ガラス、ホウ珪酸ガラス又はサファイアからなることを特徴とする〔１〕〜〔９〕のいずれかに記載のハイブリッド基板の製造方法。
〔１１〕 上記ＳＯＩ基板と支持基板との貼り合わせの前に、上記支持基板について還元性雰囲気中の熱処理を行うことを特徴とする〔１〕〜〔１０〕のいずれかに記載のハイブリッド基板の製造方法。
〔１２〕 上記支持基板のＳＯＩ基板と貼り合わされる面の所定幅の外周領域を中央部よりも凹むように薄くすることを特徴とする〔１〕〜〔１１〕のいずれかに記載のハイブリッド基板の製造方法。
〔１３〕 〔１〕〜〔１２〕のいずれかに記載のハイブリッド基板の製造方法により製造された、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板。
〔１〕 シリコン基板上に第１シリコン酸化膜とシリコン活性層とをこの順番で積層してなり、該シリコン基板面外周部に上記シリコン活性層を有しないテラス部を形成したＳＯＩ基板を準備し、
該ＳＯＩ基板のシリコン活性層表面に第２シリコン酸化膜を形成し、
上記ＳＯＩ基板と該ＳＯＩ基板と熱膨張率の異なる支持基板とを貼り合わせるに際し、該ＳＯＩ基板及び／又は支持基板の貼り合わせる面を活性化処理し、
上記ＳＯＩ基板と支持基板とを室温より高温で第２シリコン酸化膜を介して貼り合わせて貼り合わせ基板とし、
次いで、上記貼り合わせ基板についてＳＯＩ基板と支持基板の結合力を高める結合熱処理と、上記シリコン基板を研削して薄化する研削薄化処理との組み合わせを少なくとも２回繰り返して行うに際し、１回目の結合熱処理の温度を上記貼り合わせの温度以上とし、１回目の研削薄化処理後のシリコン基板の厚さを最も薄くとも１３０μｍまでとし、最終回の結合熱処理の温度を２００℃以上２５０℃未満とし、最終回の研削薄化処理後のシリコン基板の厚さを最も薄くとも６０μｍまでとして上記結合熱処理及び研削薄化処理を行い、
次に、上記薄化したシリコン基板をエッチングにより除去して第１シリコン酸化膜を露出させ、
更に、露出した第１シリコン酸化膜をエッチングにより除去して、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板を得ることを特徴とするハイブリッド基板の製造方法。
〔２〕 上記ＳＯＩ基板と支持基板の貼り合わせ温度を、１００℃以上２５０℃未満とすることを特徴とする〔１〕記載のハイブリッド基板の製造方法。
〔３〕 上記ＳＯＩ基板と支持基板の結合力を高める結合熱処理温度を、上記貼り合わせ温度に０〜１００℃加算した温度（ただし、２５０℃未満とする）とすることを特徴とする〔１〕又は〔２〕記載のハイブリッド基板の製造方法。
〔４〕 ２回目以降の結合熱処理温度をその１回前の結合熱処理温度よりも高くすることを特徴とする〔１〕〜〔３〕のいずれかに記載のハイブリッド基板の製造方法。
〔５〕 上記１回目の結合熱処理の温度が２００℃以上２５０℃未満の場合、２回目以降の結合熱処理を省略することを特徴とする〔１〕〜〔３〕のいずれかに記載のハイブリッド基板の製造方法。
〔６〕 上記１回目の研削薄化処理後のシリコン基板の厚さを１３０μｍ以上２００μｍ以下とすることを特徴とする〔１〕〜〔５〕のいずれかに記載のハイブリッド基板の製造方法。
〔７〕 上記最終回の研削薄化処理後のシリコン基板の厚さを６０μｍ以上１００μｍ以下とすることを特徴とする〔１〕〜〔６〕のいずれかに記載のハイブリッド基板の製造方法。
〔８〕 上記テラス部の幅は、１ｍｍ以上３ｍｍ以下であることを特徴とする〔１〕〜〔７〕のいずれかに記載のハイブリッド基板の製造方法。
〔９〕 上記ＳＯＩ基板のシリコン活性層は、空孔型欠陥がなく、熱酸化により酸化誘起積層欠陥が発生しないものであることを特徴とする〔１〕〜〔８〕のいずれかに記載のハイブリッド基板の製造方法。
〔１０〕 上記支持基板は、石英ガラス、ホウ珪酸ガラス又はサファイアからなることを特徴とする〔１〕〜〔９〕のいずれかに記載のハイブリッド基板の製造方法。
〔１１〕 上記ＳＯＩ基板と支持基板との貼り合わせの前に、上記支持基板について還元性雰囲気中の熱処理を行うことを特徴とする〔１〕〜〔１０〕のいずれかに記載のハイブリッド基板の製造方法。
〔１２〕 上記支持基板のＳＯＩ基板と貼り合わされる面の所定幅の外周領域を中央部よりも凹むように薄くすることを特徴とする〔１〕〜〔１１〕のいずれかに記載のハイブリッド基板の製造方法。
〔１３〕 〔１〕〜〔１２〕のいずれかに記載のハイブリッド基板の製造方法により製造された、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板。
本発明によれば、熱膨張率に差のある基板同士の貼り合わせであっても、所定温度に加熱して貼り合わせる分だけ熱処理温度を上げてＳＯＩ基板と支持基板の結合力を高めることができ、研削条件を工夫することで研削加工によって基板外周部におけるシリコン活性層の剥離等の不具合を防止しつつ、シリコン基板の薄化が可能となる。またこれにより、従来行われていた基板外周のトリミングを省略することができる。更に、ＳＯＩ基板の第１シリコン酸化膜をエッチングストップ層とすることでシリコン活性層の厚さを精度よく制御できる。
以下に、本発明に係るハイブリッド基板の製造方法の実施形態について説明する。
本発明に係るハイブリッド基板の製造方法は、図１に示すように、ＳＯＩ基板の準備工程（工程１）、支持基板の準備工程（工程２）、ＳＯＩ基板及び／又は支持基板の表面活性化処理工程（工程３）、ＳＯＩ基板と支持基板の貼り合わせ工程（工程４）、結合熱処理工程（工程５）、シリコン基板の研削薄化工程（工程６）、薄化シリコン基板除去工程（工程７）、第１シリコン酸化膜除去工程（工程８）の順に処理を行うものである。
本発明に係るハイブリッド基板の製造方法は、図１に示すように、ＳＯＩ基板の準備工程（工程１）、支持基板の準備工程（工程２）、ＳＯＩ基板及び／又は支持基板の表面活性化処理工程（工程３）、ＳＯＩ基板と支持基板の貼り合わせ工程（工程４）、結合熱処理工程（工程５）、シリコン基板の研削薄化工程（工程６）、薄化シリコン基板除去工程（工程７）、第１シリコン酸化膜除去工程（工程８）の順に処理を行うものである。
（工程１：ＳＯＩ基板の準備工程）
シリコン基板１上に第１シリコン酸化膜２とシリコン活性層３とをこの順番で積層したものをＳＯＩ基板として準備する。このとき、そのシリコン基板１面外周部（外縁部）に上記シリコン活性層３を有しないテラス部を形成することが好ましい。
シリコン基板１上に第１シリコン酸化膜２とシリコン活性層３とをこの順番で積層したものをＳＯＩ基板として準備する。このとき、そのシリコン基板１面外周部（外縁部）に上記シリコン活性層３を有しないテラス部を形成することが好ましい。
ここで、シリコン基板１としては、特に限定されないが、例えばチョクラルスキー（ＣＺ）法により育成された単結晶をスライスして得られたもので、例えば直径が１００〜３００ｍｍ、導電型がＰ型又はＮ型、抵抗率が１０Ω・ｃｍ程度のものが挙げられる。また、シリコン基板１の厚さは、取り扱い性と後述する研削薄化処理に要する時間の兼ね合いから、４５０〜７７５μｍが好ましく、５００〜６００μｍがより好ましい。
ここで、数値範囲を示す「ＸＸＸ〜ＹＹＹ」の記載はその上限下限を含むものである。例えば「１００〜３００ｍｍ」は「１００ｍｍ以上３００ｍｍ以下」を意味する。
ここで、数値範囲を示す「ＸＸＸ〜ＹＹＹ」の記載はその上限下限を含むものである。例えば「１００〜３００ｍｍ」は「１００ｍｍ以上３００ｍｍ以下」を意味する。
第１シリコン酸化膜２は、いわゆるＢｏｘ層と呼ばれる二酸化ケイ素（ＳｉＯ２）絶縁膜であり、最終工程におけるエッチングストップ層となる。この第１シリコン酸化膜２の厚さは、エッチングで除去するＳｉ厚み（薄化シリコン基板の厚み）と使用するエッチング液のＳｉとＳｉＯ２の選択エッチング比から求めることができるものであり、詳しくは選択エッチング比から計算し更に面内の厚みムラやエッチングムラに対する余裕を含んで設定される。例えば、エッチングにより除去するＳｉ厚みが８０μｍ程度であれば、第１シリコン酸化膜２の膜厚は３００ｎｍ以上が好ましく、３００〜５００ｎｍが好ましい範囲である。
シリコン活性層３は、空孔型欠陥がなく（ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）欠陥フリーであって）、熱酸化により酸化誘起積層欠陥（ＯＳＦ（Ｏｘｉｄａｔｉｏｎ ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）欠陥）が発生しないものであることが好ましい。シリコン活性層３は、単結晶シリコンからなる薄膜であり、最終的に支持基板上でＳＯＩ層（半導体層）となる。
シリコン活性層３の膜厚は、例えば１００〜５００ｎｍが好ましく、１００〜３００ｎｍがより好ましい。
シリコン活性層３の膜厚は、例えば１００〜５００ｎｍが好ましく、１００〜３００ｎｍがより好ましい。
このような、ＳＯＩ基板は、イオン注入剥離法により作製されるものが好ましく、その場合、剥離後のシリコン薄膜表層において、イオン注入によりダメージを受けて結晶欠陥を生じている層をウェットエッチング又はドライエッチングにより除去したものとする。具体的には、第１シリコン酸化膜２を形成したシリコン基板１とイオン注入してイオン注入領域を所定深さのところに形成した他のシリコン基板とを貼り合わせた後、このイオン注入領域で他のシリコン基板を剥離させて上記ＳＯＩ基板とするものである。
なお、シリコン基板１のエッジロールオフ（シリコン基板製造時のウェハＣＭＰ工程における研磨ダレ）の領域をテラス部とすることが好ましく、上記イオン注入剥離法において、第１シリコン酸化膜２を形成したシリコン基板１とイオン注入領域を形成した他のシリコン基板とを貼り合わせたときに、このテラス部では両者は接触しないことから、シリコン基板１のこの領域にはシリコン薄膜（シリコン活性層３となる薄膜）は転写されない（即ち、シリコン活性層３を有しない）こととなる。また、テラス部は、シリコン基板１のエッジロールオフを調整してシリコン基板の端部（外縁）から好ましくは幅１〜３ｍｍ、より好ましくは２〜３ｍｍの領域に形成されるようにするとよい。これにより、貼り合わせの段階でＳＯＩ基板のテラス部（即ち貼り合わせ基板の外周部幅１〜３ｍｍの領域）ではＳＯＩ基板と支持基板とが接触せず、かつシリコン活性層３が存在しない領域となることから、後述するシリコン基板を研削薄化する段階でシリコン活性層３が局部的に剥離することをより防止することができる。なお、テラス部の幅が１ｍｍ未満では、ＳＯＩ基板と支持基板とを貼り合わせ、結合熱処理を施したとしても、シリコン基板を研削薄化する段階で外周部に局所的な応力がかかることにより、シリコン活性層が一部剥離するおそれがある。また、テラス部の幅が３ｍｍ超では、シリコン活性層の面積が小さくなることから好ましくない。
なお、テラス部を設けない場合には、貼り合わせ相手の支持基板について、ＳＯＩ基板と貼り合わされる面の外周部が少なくとも上記テラス部の幅だけ中央部よりも凹むように薄くする（外周がだれた状態とする）と外周部の接合を防止でき、局所的に接合した部分でのトラブルを回避できる。そのトラブルとは、研削時に外周の接合された部分とされない部分とで研削ムラが生じ、その境界で砥石が引っ掛かり外周部のＳｉ基板を破損させることであり、これが発生すると剥がれたＳｉ片により表面を傷付けてしまう。
ＳＯＩ基板にテラス部を設けた場合も同様の効果が得られる。
ＳＯＩ基板にテラス部を設けた場合も同様の効果が得られる。
次に、準備したＳＯＩ基板のシリコン活性層３表面に第２シリコン酸化膜４を形成する（図１（ａ））。第２シリコン酸化膜４は、シリコン活性層３を熱酸化させて形成するとよい。第２シリコン酸化膜４は、ＳＯＩ基板と支持基板とを強固に接合するためのものであり、その膜厚は５０〜３００ｎｍが好ましい。膜厚が５０ｎｍ未満の場合は接合界面に閉じ込められた水分が拡散できずに熱処理中に凝集して水ぶくれの様になり、３００ｎｍ超の場合は酸化前のシリコン活性層３を厚くする必要があったり酸化処理時間が延びたりして生産性やコストに影響を与えるおそれがある。
（工程２：支持基板の準備工程）
支持基板は、ハイブリッド基板のハンドル基板となる絶縁性の透明基板であり、例えば石英ガラス、ホウ珪酸ガラス又はサファイアからなるものが好ましい。この場合、支持基板は、ＳＯＩ基板とは熱膨張率が異なるものとなる。ここでは、例としてサファイア基板５を準備する（図１（ｂ））。
支持基板は、ハイブリッド基板のハンドル基板となる絶縁性の透明基板であり、例えば石英ガラス、ホウ珪酸ガラス又はサファイアからなるものが好ましい。この場合、支持基板は、ＳＯＩ基板とは熱膨張率が異なるものとなる。ここでは、例としてサファイア基板５を準備する（図１（ｂ））。
支持基板（サファイア基板５）は、ＳＯＩ基板と貼り合わせる関係から該ＳＯＩ基板の外形寸法が同じであることが好ましく、ＳＯＩ基板（シリコン基板１）にオリエンテーションフラット（ＯＦ）やノッチがついている場合には支持基板にも同じオリエンテーションフラットやノッチを付けるとよい。
なお、上記ＳＯＩ基板と支持基板との貼り合わせの前に、例えばサファイア基板５について還元性雰囲気中の熱処理を行うようにするとよい。サファイア基板５を予め還元性雰囲気中で熱処理した後にＳＯＩ基板と貼り合わせると、シリコン活性層３における欠陥数をより低減でき、洗浄することなくサファイア基板５の金属不純物が除去されて半導体製造ラインに投入可能なレベルとすることが可能である。
このときの還元性雰囲気としては、例えば一酸化炭素、硫化水素、二酸化硫黄、水素、ホルムアルデヒドから選ばれるガス種又はそれらの組み合わせからなる還元性ガス、あるいは該還元性ガスと不活性ガスとの混合ガスからなる雰囲気が挙げられ、それらの中で、好ましくは少なくとも水素を含む雰囲気、即ち水素のみ又は水素を含む不活性ガスからなる雰囲気、より好ましくは水素のみからなる雰囲気である。
熱処理温度の下限は、好ましくは６００℃以上であり、より好ましくは７００℃以上である。熱処理温度が６００℃未満ではサファイア基板５表面の金属除去の効果が不十分となる場合がある。
熱処理温度の上限は、好ましくは１，１００℃以下であり、好ましくは９００℃以下である。熱処理温度が１，１００℃超ではハイブリッド基板のシリコン活性層３表面の欠陥数が逆に増加し、ハイブリッド基板として不適となるおそれがある。
熱処理時間は、好ましくは１０秒〜１２時間、より好ましくは１分〜１時間である。熱処理時間が１０秒より短いと、サファイア基板５表面の金属除去が不十分となったり、ハイブリッド基板のシリコン活性層３表面の欠陥数の低減が不十分となるおそれがあり、１２時間より長いと熱処理コストの増加となる場合がある。
（工程３：ＳＯＩ基板及び／又は支持基板の表面活性化処理工程）
貼り合わせの前に、ＳＯＩ基板の第２シリコン酸化膜４表面と、サファイア基板５の表面との双方もしくは片方に表面活性化処理を施す。
貼り合わせの前に、ＳＯＩ基板の第２シリコン酸化膜４表面と、サファイア基板５の表面との双方もしくは片方に表面活性化処理を施す。
表面活性化処理は、基板表面に反応性の高い未結合手（ダングリングボンド）を露出させること、又はその未結合手にＯＨ基が付与されることで活性化を図るものであり、例えばプラズマ処理又はイオンビーム照射による処理により行われる。
プラズマで処理をする場合、例えば、真空チャンバ中にＳＯＩ基板及び／又はサファイア基板５を載置し、プラズマ用ガスを導入した後、１００Ｗ程度の高周波プラズマに５〜３０秒程度さらして、表面をプラズマ処理する。プラズマ用ガスとしては、ＳＯＩ基板を処理する場合、表面を酸化する場合には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガス等を挙げることができる。サファイア基板５を処理する場合は、水素ガス、アルゴンガス、窒素ガス、又はこれらの混合ガス等を用いる。この処理により、ＳＯＩ基板及び／又はサファイア基板５の表面の有機物が酸化して除去され、更に表面のＯＨ基が増加し、活性化する。
また、イオンビーム照射による処理は、プラズマ処理で使用するガスを用いたイオンビームをＳＯＩ基板及び／又はサファイア基板５に照射して表面をスパッタする処理であり、表面の未結合手を露出させ、結合力を増すことが可能である。
（工程４：ＳＯＩ基板と支持基板の貼り合わせ工程）
次に、ＳＯＩ基板とサファイア基板５とを室温（２５℃）より高温で、第２シリコン酸化膜４を介して貼り合わせる（図１（ｃ））。以下、この接合体を貼り合わせ基板という。このとき、貼り合わせ温度を１００℃以上２５０℃未満、好ましくは１００℃以上２２５℃以下、より好ましくは１５０℃以上２２５℃以下とするとよい。貼り合わせ温度が１００℃未満では、ＳＯＩ基板とサファイア基板５とがうまく接合しないおそれがあり、２５０℃以上では、ＳＯＩ基板とサファイア基板５との熱膨張率の差により、シリコン活性化層の剥がれや貼り合わせ基板の破損が発生する場合がある。
次に、ＳＯＩ基板とサファイア基板５とを室温（２５℃）より高温で、第２シリコン酸化膜４を介して貼り合わせる（図１（ｃ））。以下、この接合体を貼り合わせ基板という。このとき、貼り合わせ温度を１００℃以上２５０℃未満、好ましくは１００℃以上２２５℃以下、より好ましくは１５０℃以上２２５℃以下とするとよい。貼り合わせ温度が１００℃未満では、ＳＯＩ基板とサファイア基板５とがうまく接合しないおそれがあり、２５０℃以上では、ＳＯＩ基板とサファイア基板５との熱膨張率の差により、シリコン活性化層の剥がれや貼り合わせ基板の破損が発生する場合がある。
（工程５：結合熱処理工程）
貼り合わせ後に、貼り合わせ基板に熱を加えて熱処理（結合熱処理）を行う。この熱処理により、ＳＯＩ基板とサファイア基板５の結合が強化される。このときの熱処理温度は、上記貼り合わせ温度に０〜１００℃加算した温度であって、貼り合わせ基板がＳＯＩ基板とサファイア基板５の熱膨率の差の影響（熱応力）で破損しない温度（即ち、２５０℃未満とする）を選択することが好ましく、例えば、１５０℃以上２５０℃未満、好ましくは１５０℃以上２２５℃以下、より好ましくは１５０℃以上２００℃以下である。熱処理時間は、例えば１〜２４時間である。
貼り合わせ後に、貼り合わせ基板に熱を加えて熱処理（結合熱処理）を行う。この熱処理により、ＳＯＩ基板とサファイア基板５の結合が強化される。このときの熱処理温度は、上記貼り合わせ温度に０〜１００℃加算した温度であって、貼り合わせ基板がＳＯＩ基板とサファイア基板５の熱膨率の差の影響（熱応力）で破損しない温度（即ち、２５０℃未満とする）を選択することが好ましく、例えば、１５０℃以上２５０℃未満、好ましくは１５０℃以上２２５℃以下、より好ましくは１５０℃以上２００℃以下である。熱処理時間は、例えば１〜２４時間である。
（工程６：シリコン基板の研削薄化工程）
貼り合わせ基板におけるシリコン基板１を研削により薄化する。（図１（ｄ））。その厚さは最も薄くとも６０μｍまでが好ましい。薄化後のシリコン基板１’の厚さを６０μｍ未満とすると、貼り合わせ基板に対する研削加工時の局所的な応力の作用により、シリコン活性層３の剥離が貼り合わせ基板の外周部側に発生するおそれがある。
貼り合わせ基板におけるシリコン基板１を研削により薄化する。（図１（ｄ））。その厚さは最も薄くとも６０μｍまでが好ましい。薄化後のシリコン基板１’の厚さを６０μｍ未満とすると、貼り合わせ基板に対する研削加工時の局所的な応力の作用により、シリコン活性層３の剥離が貼り合わせ基板の外周部側に発生するおそれがある。
この研削加工は、ウェハ加工に使用されるバックグラインド装置（例えば、（株）東京精密製、ＰＧ２００）を使用すると良く、研削後に研磨を行い表層のダメージを除去しておくと良い。また、使用する研削ツールは研削量とダメージ厚みから選び、更にダメージ層を薄くするために番手を変えて２段階で研削すると良い。例えば、研削スピードを得るために１段目を＃３２０〜６００の研削ツールを使用し、研削したい厚みの２／３〜３／４の研削を行う。そして、２段目は＃１２００〜２０００の研削ツールを使用し研磨代を残し研削を行う。最後に、２段目の研削ダメージを除去できる程度に、又は鏡面加工程度に研磨を行う。最後に研磨を行うことで次の結合熱処理時の破損を防止することができる。
また、上記ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを少なくとも２回繰り返して行うものとし、２回目の熱処理温度を１回目の熱処理温度よりも高くすることが好ましい。詳しくは、次の手順で行うとよい。
（工程５（１））貼り合わせ基板を１５０℃以上２００℃未満に加熱して、１回目の結合熱処理を行う。熱処理時間は１〜２４時間である。
（工程６（１））貼り合わせ基板におけるシリコン基板１を研削により薄化する（１回目研削薄化処理）。１回目の研削薄化処理後のシリコン基板の厚さを好ましくは１３０〜２００μｍ、より好ましくは１３０〜１７０μｍとする。このとき、上述した２段階の研削加工（１段目の研削−２段目の研削−研磨）を行うことが好ましい。
（工程５（２））貼り合わせ基板を２００℃以上２５０℃未満に加熱して、２回目（工程５、６の組み合わせが３回以上の場合は最終回）の結合熱処理を行う。熱処理時間は１〜２４時間である。
（工程６（２））貼り合わせ基板におけるシリコン基板１を研削により更に薄化する（２回目研削薄化処理）。２回目（工程５、６の組み合わせが３回以上の場合は最終回）の研削薄化処理後のシリコン基板の厚さを好ましくは６０〜１００μｍ、より好ましくは６０〜８５μｍとする。このときの研削加工条件は、加工痕やダメージを残すと次工程のエッチング時の安定性に影響を及ぼすので、上述した２段階の研削を行い、その１段目を＃６００以上の研削ツールを使用し、２段目は＃２０００以上の研削ツールを使用する。ここでは、シリコン基板１の外周部の剥がれの危険性から研磨を行わず、この面からも細かい粒子の研削ツールを選択するのが好ましい。
（工程６（１））貼り合わせ基板におけるシリコン基板１を研削により薄化する（１回目研削薄化処理）。１回目の研削薄化処理後のシリコン基板の厚さを好ましくは１３０〜２００μｍ、より好ましくは１３０〜１７０μｍとする。このとき、上述した２段階の研削加工（１段目の研削−２段目の研削−研磨）を行うことが好ましい。
（工程５（２））貼り合わせ基板を２００℃以上２５０℃未満に加熱して、２回目（工程５、６の組み合わせが３回以上の場合は最終回）の結合熱処理を行う。熱処理時間は１〜２４時間である。
（工程６（２））貼り合わせ基板におけるシリコン基板１を研削により更に薄化する（２回目研削薄化処理）。２回目（工程５、６の組み合わせが３回以上の場合は最終回）の研削薄化処理後のシリコン基板の厚さを好ましくは６０〜１００μｍ、より好ましくは６０〜８５μｍとする。このときの研削加工条件は、加工痕やダメージを残すと次工程のエッチング時の安定性に影響を及ぼすので、上述した２段階の研削を行い、その１段目を＃６００以上の研削ツールを使用し、２段目は＃２０００以上の研削ツールを使用する。ここでは、シリコン基板１の外周部の剥がれの危険性から研磨を行わず、この面からも細かい粒子の研削ツールを選択するのが好ましい。
段階的にシリコン基板１を薄化しつつ、薄化の都度、より高温の結合熱処理によってＳＯＩ基板と支持基板の結合力を高めるので、研削加工によるシリコン活性層３の剥離や貼り合わせ基板の破損をより確実に防ぐことが可能となる。
（工程７：薄化シリコン基板除去工程）
上記のように薄化したシリコン基板１’をエッチングにより除去して第１シリコン酸化膜２を露出させる（図１（ｅ））。エッチングは、シリコンウェハエッチング液として硝酸、フッ酸などからなる電子工業用の混酸を用いてスピンエッチング装置により行うことが好ましい。
上記のように薄化したシリコン基板１’をエッチングにより除去して第１シリコン酸化膜２を露出させる（図１（ｅ））。エッチングは、シリコンウェハエッチング液として硝酸、フッ酸などからなる電子工業用の混酸を用いてスピンエッチング装置により行うことが好ましい。
（工程８：第１シリコン酸化膜除去工程）
次に、露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去してシリコン活性層３を露出させる（図１（ｆ））。得られるシリコン活性層３の厚み分布は、元々のＳＯＩ基板の厚み分布と同等であるのでイオン注入剥離法のものと遜色ないものとなる。また、使用するＳＯＩ基板にテラス部と呼ぶ活性層のない外周部を１〜３ｍｍ設けることで、貼り合わせ基板としたときの外周部の余計な接合に起因するＳｉ島の生成を防止でき、より高品質な複合基板を得ることができる。更に、使用するＳＯＩ基板は、シリコン活性層を欠陥フリー（ＣＯＰフリー）で、かつ熱酸化により酸化誘起積層欠陥（ＯＳＦ欠陥）の生じないように作製されたものとするので、イオン注入剥離法では得られない良質なシリコン薄膜が得られる。
次に、露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去してシリコン活性層３を露出させる（図１（ｆ））。得られるシリコン活性層３の厚み分布は、元々のＳＯＩ基板の厚み分布と同等であるのでイオン注入剥離法のものと遜色ないものとなる。また、使用するＳＯＩ基板にテラス部と呼ぶ活性層のない外周部を１〜３ｍｍ設けることで、貼り合わせ基板としたときの外周部の余計な接合に起因するＳｉ島の生成を防止でき、より高品質な複合基板を得ることができる。更に、使用するＳＯＩ基板は、シリコン活性層を欠陥フリー（ＣＯＰフリー）で、かつ熱酸化により酸化誘起積層欠陥（ＯＳＦ欠陥）の生じないように作製されたものとするので、イオン注入剥離法では得られない良質なシリコン薄膜が得られる。
最後に、シリコン活性層３を所望の厚さまで仕上げ研磨し、洗浄して、支持基板（サファイア基板５）上にシリコン活性層３を有するＳＯＩ構造の多層膜複合基板（ハイブリッド基板）を得る（図１（ｇ））。
以下に、試験例を挙げて、本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
［試験例１］
上述したハイブリッド基板の製造方法の工程１〜工程８を以下の条件で行い、ハイブリッド基板を作製した。
（工程１）ＳＯＩ基板として、直径１５０ｍｍ、厚さ５２５μｍ、４７．５ｍｍＯＦ付きの基板を用意した。なお、シリコン活性層３等の厚さは作製するデバイスにもよるが、本試験例では表層から、第２シリコン酸化膜４（ＳｉＯ２）；２００ｎｍ／シリコン活性層３；３８０ｎｍ／第１シリコン酸化膜２（ＳｉＯ２）；３００ｎｍとした（図１（ａ））。なお、第２シリコン酸化膜４は、ＳＯＩ基板のシリコン活性層を熱酸化して得た酸化膜であり、第１シリコン酸化膜２は、ＳＯＩ基板の埋め込み酸化膜（Ｂｏｘ層）である。また、ＳＯＩ基板の外周にテラス部を幅２ｍｍとなるように形成した。
（工程２）支持基板として、材質：サファイア、直径１５０ｍｍ、厚さ６００μｍ、４７．５ｍｍＯＦ付きのサファイア基板５を用意した。
（工程３）ＳＯＩ基板及びサファイア基板５の貼り合わせる面を減圧窒素雰囲気中にて１００Ｗのプラズマを照射することで活性化処理を行った。
（工程４）ＳＯＩ基板とサファイア基板５とを室温（２５℃）で貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。このときの研削加工条件は、１段目の研削で１８０μｍまで薄くし、２段目の研削で更に１５０μｍ近くまで薄くし、最後に研磨で１５０μｍに仕上げた。その結果、外観は良好であった。
なお、以降の試験例においても１回目の研削加工（工程６（１））において１段目の研削−２段目の研削−仕上げ研磨の手順で処理を行った。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。このときの研削加工条件は、シリコン基板１の厚さとして、１段目の研削で１００μｍまで薄くし、２段目の研削で更に５０μｍへ仕上げた。
その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
なお、以降の試験例においても２回目の研削加工（工程６（２））において１段目の研削−２段目の研削の手順で処理を行った。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、図２に示すように、シリコン活性層３の外周部分に剥がれが認められた。
上述したハイブリッド基板の製造方法の工程１〜工程８を以下の条件で行い、ハイブリッド基板を作製した。
（工程１）ＳＯＩ基板として、直径１５０ｍｍ、厚さ５２５μｍ、４７．５ｍｍＯＦ付きの基板を用意した。なお、シリコン活性層３等の厚さは作製するデバイスにもよるが、本試験例では表層から、第２シリコン酸化膜４（ＳｉＯ２）；２００ｎｍ／シリコン活性層３；３８０ｎｍ／第１シリコン酸化膜２（ＳｉＯ２）；３００ｎｍとした（図１（ａ））。なお、第２シリコン酸化膜４は、ＳＯＩ基板のシリコン活性層を熱酸化して得た酸化膜であり、第１シリコン酸化膜２は、ＳＯＩ基板の埋め込み酸化膜（Ｂｏｘ層）である。また、ＳＯＩ基板の外周にテラス部を幅２ｍｍとなるように形成した。
（工程２）支持基板として、材質：サファイア、直径１５０ｍｍ、厚さ６００μｍ、４７．５ｍｍＯＦ付きのサファイア基板５を用意した。
（工程３）ＳＯＩ基板及びサファイア基板５の貼り合わせる面を減圧窒素雰囲気中にて１００Ｗのプラズマを照射することで活性化処理を行った。
（工程４）ＳＯＩ基板とサファイア基板５とを室温（２５℃）で貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。このときの研削加工条件は、１段目の研削で１８０μｍまで薄くし、２段目の研削で更に１５０μｍ近くまで薄くし、最後に研磨で１５０μｍに仕上げた。その結果、外観は良好であった。
なお、以降の試験例においても１回目の研削加工（工程６（１））において１段目の研削−２段目の研削−仕上げ研磨の手順で処理を行った。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。このときの研削加工条件は、シリコン基板１の厚さとして、１段目の研削で１００μｍまで薄くし、２段目の研削で更に５０μｍへ仕上げた。
その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
なお、以降の試験例においても２回目の研削加工（工程６（２））において１段目の研削−２段目の研削の手順で処理を行った。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、図２に示すように、シリコン活性層３の外周部分に剥がれが認められた。
［試験例２］
試験例１において、２回目の研削加工（工程６（２））を行わず、それ以外は試験例１と同様にして、ハイブリッド基板を作製した。その結果、シリコン活性層３の外周部分に剥がれが認められた。
試験例１において、２回目の研削加工（工程６（２））を行わず、それ以外は試験例１と同様にして、ハイブリッド基板を作製した。その結果、シリコン活性層３の外周部分に剥がれが認められた。
［試験例３］
試験例１において、２回目の結合熱処理（工程５（２））の熱処理温度を１７５℃にしたところ、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥がれが認められ、以降の処理を行わなかった。
試験例１において、２回目の結合熱処理（工程５（２））の熱処理温度を１７５℃にしたところ、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥がれが認められ、以降の処理を行わなかった。
［試験例４］
試験例１において、１回目の結合熱処理（工程５（１））の熱処理温度を１７５℃にしたところ、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥がれが認められ、以降の処理を行わなかった。
試験例１において、１回目の結合熱処理（工程５（１））の熱処理温度を１７５℃にしたところ、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥がれが認められ、以降の処理を行わなかった。
［試験例５］
試験例１において、外周トリミング以降の処理を以下の条件に変更して行った。
貼り合わせ基板の外周を１ｍｍだけトリミングする加工を行った。
（工程５（２））貼り合わせ基板を１７０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例１において、外周トリミング以降の処理を以下の条件に変更して行った。
貼り合わせ基板の外周を１ｍｍだけトリミングする加工を行った。
（工程５（２））貼り合わせ基板を１７０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例６］
試験例１において、外周トリミング以降の処理を以下の条件に変更して行った。
貼り合わせ基板の外周を１ｍｍだけトリミングする加工を行った。
（工程５（２））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板に基板の剥がれが認められた。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、図３に示すように、シリコン活性層３の外周部分に剥がれや浮きが認められた。
試験例１において、外周トリミング以降の処理を以下の条件に変更して行った。
貼り合わせ基板の外周を１ｍｍだけトリミングする加工を行った。
（工程５（２））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板に基板の剥がれが認められた。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、図３に示すように、シリコン活性層３の外周部分に剥がれや浮きが認められた。
［試験例７］
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１００℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外周部分に剥がれが認められた。研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板１を剥がす応力が作用するためと推定される。
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１００℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外周部分に剥がれが認められた。研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板１を剥がす応力が作用するためと推定される。
［試験例８］
試験例７において、工程５（２）の結合熱処理温度を２００℃とし、２回目の研削加工処理（工程６（２））として、貼り合わせ基板におけるシリコン基板１を厚さが８０μｍになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例７と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例７において、工程５（２）の結合熱処理温度を２００℃とし、２回目の研削加工処理（工程６（２））として、貼り合わせ基板におけるシリコン基板１を厚さが８０μｍになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例７と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例９］
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１２０℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが８０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１２０℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１５０℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが８０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例１０］
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１５０℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１２０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが８０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外周部分に剥がれが認められた。研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板１を剥がす応力が作用するためと推定される。
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１５０℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１２０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが８０μｍになるまで研削加工した。その結果、貼り合わせ基板の外周部分に接合部からのシリコン基板１の剥離が認められた。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外周部分に剥がれが認められた。研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板１を剥がす応力が作用するためと推定される。
［試験例１１］
試験例１０において、工程６（１）以降の処理を以下の条件に変更して行った。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが６０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例１０において、工程６（１）以降の処理を以下の条件に変更して行った。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが６０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例１２］
試験例１０において、工程６（１）以降の処理を以下の条件に変更して行った。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが２００μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが７５μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例１０において、工程６（１）以降の処理を以下の条件に変更して行った。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが２００μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが７５μｍになるまで研削加工した。その結果、貼り合わせ基板の外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
次いで、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例１３］
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１７５℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観が良好である場合と、外周部分に接合部からのシリコン基板１の剥離が認められる場合とがあった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、研削加工後の貼り合わせ基板の外観が良好なものはシリコン活性層３の外観は良好であった。一方、研削加工後の貼り合わせ基板の外周に剥がれが認められたものは、シリコン活性層３の外周部分に剥がれが認められた。外周部分に剥がれが認められる場合には、研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板１を剥がす応力が作用するためと推定される。
シリコン活性層３の良好なものについて、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
この試験例１３の結果より、５０μｍまでの薄化は（研削時に外周の浮いた部分が引っ掛かり剥離を起こす可能性が高く）安定しているとは言いがたく、５０μｍよりも厚く残した方がよい。好ましくは６０μｍ以上である。
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを１７５℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返して行った。
（工程５（１））貼り合わせ基板を１７５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））貼り合わせ基板を２００℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、貼り合わせ基板の外観が良好である場合と、外周部分に接合部からのシリコン基板１の剥離が認められる場合とがあった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、研削加工後の貼り合わせ基板の外観が良好なものはシリコン活性層３の外観は良好であった。一方、研削加工後の貼り合わせ基板の外周に剥がれが認められたものは、シリコン活性層３の外周部分に剥がれが認められた。外周部分に剥がれが認められる場合には、研削加工時に研削ホイールが引っ掛かる状態となり、シリコン基板１を剥がす応力が作用するためと推定される。
シリコン活性層３の良好なものについて、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
この試験例１３の結果より、５０μｍまでの薄化は（研削時に外周の浮いた部分が引っ掛かり剥離を起こす可能性が高く）安定しているとは言いがたく、５０μｍよりも厚く残した方がよい。好ましくは６０μｍ以上である。
［試験例１４］
試験例１３において、２回目の研削加工処理（工程６（２））として、貼り合わせ基板におけるシリコン基板１を厚さが７５μｍになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例１３と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例１３において、２回目の研削加工処理（工程６（２））として、貼り合わせ基板におけるシリコン基板１を厚さが７５μｍになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例１３と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例１５］
試験例１３において、２回目の研削加工処理（工程６（２））として、貼り合わせ基板におけるシリコン基板１を厚さが８５μｍになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例１３と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
試験例１３において、２回目の研削加工処理（工程６（２））として、貼り合わせ基板におけるシリコン基板１を厚さが８５μｍになるまで研削加工したところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例１３と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
［試験例１６］
試験例１３において、貼り合わせ基板の外周を１ｍｍだけトリミングする加工を行い、それ以外は試験例１３と同様に、２回目の研削加工処理（工程６（２））まで行ったところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例１３と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
トリミング加工があると、シリコン活性層３の外周部分の剥がれ等がなく、有利であるが、試験例１４、１５のように、結合熱処理温度を増加させることで貼り合わせ基板の結合力が上がり、適切な研削加工を行えば、トリミング加工がなくても、基板外周の剥がれは生じない。
試験例１３において、貼り合わせ基板の外周を１ｍｍだけトリミングする加工を行い、それ以外は試験例１３と同様に、２回目の研削加工処理（工程６（２））まで行ったところ、貼り合わせ基板の外観は剥離等の異常なく、良好であった。次いで、工程７、８として、試験例１３と同様に、エッチングしてシリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
トリミング加工があると、シリコン活性層３の外周部分の剥がれ等がなく、有利であるが、試験例１４、１５のように、結合熱処理温度を増加させることで貼り合わせ基板の結合力が上がり、適切な研削加工を行えば、トリミング加工がなくても、基板外周の剥がれは生じない。
［試験例１７］
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを２２５℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返し行った。なお、本試験例の条件では２回目の結合熱処理を省略した。
（工程５（１））貼り合わせ基板を２２５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。なお、貼り合わせ基板の反りが大きく、以降の研削加工が難しかったが加工可能であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））上記１回目の結合熱処理によってＳＯＩ基板とサファイア基板５との間で十分な結合が得られることが分かったため、２回目の結合熱処理を省略した。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
以上の結果を表１に示す。
試験例１において、貼り合わせ工程（工程４）以降の処理を以下の条件に変更して行った。
（工程４）ＳＯＩ基板とサファイア基板５とを２２５℃に加熱しながら、当接させ、貼り合わせた。
次に、ＳＯＩ基板と支持基板の結合力を高める結合熱処理（工程５）と、上記貼り合わせ基板のシリコン基板１を研削して薄化する研削薄化処理（工程６）との組み合わせを２回繰り返し行った。なお、本試験例の条件では２回目の結合熱処理を省略した。
（工程５（１））貼り合わせ基板を２２５℃、２４時間の結合熱処理を施した。その結果、貼り合わせ基板の外観は剥離等の異常なく、良好であった。なお、貼り合わせ基板の反りが大きく、以降の研削加工が難しかったが加工可能であった。
（工程６（１））貼り合わせ基板におけるシリコン基板１を厚さが１５０μｍになるまで研削加工した。その結果、外観は良好であった。
貼り合わせ基板の外周のトリミング加工は行わなかった。
（工程５（２））上記１回目の結合熱処理によってＳＯＩ基板とサファイア基板５との間で十分な結合が得られることが分かったため、２回目の結合熱処理を省略した。
（工程６（２））貼り合わせ基板におけるシリコン基板１を厚さが５０μｍになるまで研削加工した。その結果、外観は良好であった。
（工程７）薄化後のシリコン基板１’を電子工業用混酸（鏡面化処理液ＳｉエッチＥ、日本化成（株）製）を用いて、スピンエッチングして除去した。
（工程８）最後に露出した第１シリコン酸化膜２をフッ化水素水溶液によりエッチングして除去し、シリコン活性層３を露出させた。その結果、シリコン活性層３の外観は良好であった。
最後に、シリコン活性層３を厚さ２８０ｎｍになるまで研磨して薄膜化し、ＳＯＩ構造のハイブリッド基板を得た。
以上の結果を表１に示す。
なお、ＳＯＩ基板にテラス部（シリコン活性層の無い部分）が無い場合、例えば上記試験例１４の条件であっても、貼り合わせ基板において、その外周部に接合できた部分と結合力が弱く剥がれる部分とができ、最終的に接合できた部分が島状に残るようになる場合がある。即ち、部分的な接合部分が最終的にハイブリッド基板においても島状にシリコンが残り、その島状シリコン部が後の工程で脱落し歩留り低下を生じる不具合となる場合がある。その不具合を防止するために、支持基板（サファイア基板５）のＳＯＩ基板と貼り合わされる面の所定幅の外周領域を中央部よりも凹むように薄くし、接合しないようにすることが好ましい。更に、ＳＯＩ基板にテラス部を設けた場合でも、ＳＯＩ基板のテラス部とサファイア基板５の未接合部（上記厚さを薄くした部分）の幅を同じにすることで、図４に示すように、島状のシリコン部は形成されず、貼り合わせ基板の外周部に生じる不具合をより確実に防止できる。
また、試験例１７に示すように、１回目の結合熱処理の温度が２００℃以上２５０℃未満の場合にはその結合熱処理だけでＳＯＩ基板と支持基板とを十分に結合できるため、２回目の結合熱処理を省略することができる。この場合、工程５、６（結合熱処理、研削加工）の組み合わせが３回以上のときは２回目以降の結合熱処理を省略することができる。
また、試験例１７に示すように、１回目の結合熱処理の温度が２００℃以上２５０℃未満の場合にはその結合熱処理だけでＳＯＩ基板と支持基板とを十分に結合できるため、２回目の結合熱処理を省略することができる。この場合、工程５、６（結合熱処理、研削加工）の組み合わせが３回以上のときは２回目以降の結合熱処理を省略することができる。
なお、これまで本発明を実施形態をもって説明してきたが、本発明はその実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用効果を奏する限り、本発明の範囲に含まれるものである。
１、１’ シリコン基板
２ 第１シリコン酸化膜（Ｂｏｘ層）
３ シリコン活性層
４ 第２シリコン酸化膜
５ サファイア基板（支持基板）
２ 第１シリコン酸化膜（Ｂｏｘ層）
３ シリコン活性層
４ 第２シリコン酸化膜
５ サファイア基板（支持基板）
Claims (13)
- シリコン基板上に第１シリコン酸化膜とシリコン活性層とをこの順番で積層してなり、該シリコン基板面外周部に上記シリコン活性層を有しないテラス部を形成したＳＯＩ基板を準備し、
該ＳＯＩ基板のシリコン活性層表面に第２シリコン酸化膜を形成し、
上記ＳＯＩ基板と該ＳＯＩ基板と熱膨張率の異なる支持基板とを貼り合わせるに際し、該ＳＯＩ基板及び／又は支持基板の貼り合わせる面を活性化処理し、
上記ＳＯＩ基板と支持基板とを室温より高温で第２シリコン酸化膜を介して貼り合わせて貼り合わせ基板とし、
次いで、上記貼り合わせ基板についてＳＯＩ基板と支持基板の結合力を高める結合熱処理と、上記シリコン基板を研削して薄化する研削薄化処理との組み合わせを少なくとも２回繰り返して行うに際し、１回目の結合熱処理の温度を上記貼り合わせの温度以上とし、１回目の研削薄化処理後のシリコン基板の厚さを最も薄くとも１３０μｍまでとし、最終回の結合熱処理の温度を２００℃以上２５０℃未満とし、最終回の研削薄化処理後のシリコン基板の厚さを最も薄くとも６０μｍまでとして上記結合熱処理及び研削薄化処理を行い、
次に、上記薄化したシリコン基板をエッチングにより除去して第１シリコン酸化膜を露出させ、
更に、露出した第１シリコン酸化膜をエッチングにより除去して、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板を得ることを特徴とするハイブリッド基板の製造方法。 - 上記ＳＯＩ基板と支持基板の貼り合わせ温度を、１００℃以上２５０℃未満とすることを特徴とする請求項１記載のハイブリッド基板の製造方法。
- 上記ＳＯＩ基板と支持基板の結合力を高める結合熱処理温度を、上記貼り合わせ温度に０〜１００℃加算した温度（ただし、２５０℃未満とする）とすることを特徴とする請求項１又は２記載のハイブリッド基板の製造方法。
- ２回目以降の結合熱処理温度をその１回前の結合熱処理温度よりも高くすることを特徴とする請求項１〜３のいずれか１項記載のハイブリッド基板の製造方法。
- 上記１回目の結合熱処理の温度が２００℃以上２５０℃未満の場合、２回目以降の結合熱処理を省略することを特徴とする請求項１〜３のいずれか１項記載のハイブリッド基板の製造方法。
- 上記１回目の研削薄化処理後のシリコン基板の厚さを１３０μｍ以上２００μｍ以下とすることを特徴とする請求項１〜５のいずれか１項記載のハイブリッド基板の製造方法。
- 上記最終回の研削薄化処理後のシリコン基板の厚さを６０μｍ以上１００μｍ以下とすることを特徴とする請求項１〜６のいずれか１項記載のハイブリッド基板の製造方法。
- 上記テラス部の幅は、１ｍｍ以上３ｍｍ以下であることを特徴とする請求項１〜７のいずれか１項記載のハイブリッド基板の製造方法。
- 上記ＳＯＩ基板のシリコン活性層は、空孔型欠陥がなく、熱酸化により酸化誘起積層欠陥が発生しないものであることを特徴とする請求項１〜８のいずれか１項記載のハイブリッド基板の製造方法。
- 上記支持基板は、石英ガラス、ホウ珪酸ガラス又はサファイアからなることを特徴とする請求項１〜９のいずれか１項記載のハイブリッド基板の製造方法。
- 上記ＳＯＩ基板と支持基板との貼り合わせの前に、上記支持基板について還元性雰囲気中の熱処理を行うことを特徴とする請求項１〜１０のいずれか１項記載のハイブリッド基板の製造方法。
- 上記支持基板のＳＯＩ基板と貼り合わされる面の所定幅の外周領域を中央部よりも凹むように薄くすることを特徴とする請求項１〜１１のいずれか１項記載のハイブリッド基板の製造方法。
- 請求項１〜１２のいずれか１項記載のハイブリッド基板の製造方法により製造された、支持基板上にシリコン酸化膜を介してシリコン活性層を有するハイブリッド基板。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013096512 | 2013-05-01 | ||
| JP2013096512 | 2013-05-01 | ||
| PCT/JP2014/061807 WO2014178356A1 (ja) | 2013-05-01 | 2014-04-21 | ハイブリッド基板の製造方法及びハイブリッド基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2014178356A1 true JPWO2014178356A1 (ja) | 2017-02-23 |
| JP6168143B2 JP6168143B2 (ja) | 2017-07-26 |
Family
ID=51843484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015514836A Active JP6168143B2 (ja) | 2013-05-01 | 2014-04-21 | ハイブリッド基板の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9741603B2 (ja) |
| EP (1) | EP2993686B1 (ja) |
| JP (1) | JP6168143B2 (ja) |
| KR (1) | KR102229397B1 (ja) |
| CN (1) | CN105190835B (ja) |
| SG (1) | SG11201508969QA (ja) |
| WO (1) | WO2014178356A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3034252B1 (fr) * | 2015-03-24 | 2018-01-19 | Soitec | Procede de reduction de la contamination metallique sur la surface d'un substrat |
| US10014271B2 (en) * | 2015-11-20 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of manufacturing the same |
| JP6549054B2 (ja) * | 2016-02-02 | 2019-07-24 | 信越化学工業株式会社 | 複合基板および複合基板の製造方法 |
| US11361969B2 (en) * | 2017-07-14 | 2022-06-14 | Shin-Etsu Chemical Co., Ltd. | Device substrate with high thermal conductivity and method of manufacturing the same |
| US11211259B2 (en) * | 2018-04-20 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for embedded gettering in a silicon on insulator wafer |
| FR3087297B1 (fr) * | 2018-10-12 | 2021-01-08 | Commissariat Energie Atomique | Procede de transfert de film mince |
| US11232974B2 (en) * | 2018-11-30 | 2022-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication method of metal-free SOI wafer |
| KR102250895B1 (ko) * | 2019-12-23 | 2021-05-12 | 주식회사 현대케피코 | 반도체 소자의 제조방법 |
| CN112599470A (zh) * | 2020-12-08 | 2021-04-02 | 上海新昇半导体科技有限公司 | 一种绝缘体上硅结构及其方法 |
| KR102427718B1 (ko) | 2021-01-11 | 2022-08-01 | 주식회사 트랜스코스모스코리아 | 양방향 화면공유를 통한 보이는 고객상담서비스 시스템 및 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004513517A (ja) * | 2000-11-06 | 2004-04-30 | コミツサリア タ レネルジー アトミーク | ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 |
| JP2010278339A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 貼り合わせｓｏｉ基板の製造方法 |
| JP2011181919A (ja) * | 2010-03-02 | 2011-09-15 | Soitec Silicon On Insulator Technologies | 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 |
| JP2012509581A (ja) * | 2008-11-19 | 2012-04-19 | ソワテク | ヘテロ構造を作製するためのサファイア基板の表面の前処理 |
| WO2013058292A1 (ja) * | 2011-10-17 | 2013-04-25 | 信越化学工業株式会社 | 透明ｓｏｉウェーハの製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3237888B2 (ja) * | 1992-01-31 | 2001-12-10 | キヤノン株式会社 | 半導体基体及びその作製方法 |
| JP2895743B2 (ja) * | 1994-03-25 | 1999-05-24 | 信越半導体株式会社 | Ｓｏｉ基板の製造方法 |
| DE69917819T2 (de) * | 1998-02-04 | 2005-06-23 | Canon K.K. | SOI Substrat |
| KR100401655B1 (ko) * | 2001-01-18 | 2003-10-17 | 주식회사 컴텍스 | ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법 |
| JPWO2003046993A1 (ja) * | 2001-11-29 | 2005-04-14 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| JP4720163B2 (ja) * | 2004-12-02 | 2011-07-13 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハの製造方法 |
| FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
| FR2938975B1 (fr) * | 2008-11-24 | 2010-12-31 | Soitec Silicon On Insulator | Procede de realisation d'une heterostructure de type silicium sur saphir |
| FR2950734B1 (fr) | 2009-09-28 | 2011-12-09 | Soitec Silicon On Insulator | Procede de collage et de transfert d'une couche |
| FR2954585B1 (fr) * | 2009-12-23 | 2012-03-02 | Soitec Silicon Insulator Technologies | Procede de realisation d'une heterostructure avec minimisation de contrainte |
| US9299556B2 (en) * | 2010-12-27 | 2016-03-29 | Shanghai Simgui Technology Co. Ltd. | Method for preparing semiconductor substrate with insulating buried layer gettering process |
| CN102130037B (zh) * | 2010-12-27 | 2013-03-13 | 上海新傲科技股份有限公司 | 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法 |
| JPWO2013105634A1 (ja) | 2012-01-12 | 2015-05-11 | 信越化学工業株式会社 | 熱酸化異種複合基板及びその製造方法 |
| EP2879177B1 (en) * | 2012-07-25 | 2020-08-19 | Shin-Etsu Chemical Co., Ltd. | Method for producing sos substrates, and sos substrate |
-
2014
- 2014-04-21 EP EP14792333.8A patent/EP2993686B1/en active Active
- 2014-04-21 JP JP2015514836A patent/JP6168143B2/ja active Active
- 2014-04-21 SG SG11201508969QA patent/SG11201508969QA/en unknown
- 2014-04-21 CN CN201480024384.9A patent/CN105190835B/zh active Active
- 2014-04-21 US US14/785,724 patent/US9741603B2/en active Active
- 2014-04-21 WO PCT/JP2014/061807 patent/WO2014178356A1/ja active Application Filing
- 2014-04-21 KR KR1020157030444A patent/KR102229397B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004513517A (ja) * | 2000-11-06 | 2004-04-30 | コミツサリア タ レネルジー アトミーク | ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 |
| JP2012509581A (ja) * | 2008-11-19 | 2012-04-19 | ソワテク | ヘテロ構造を作製するためのサファイア基板の表面の前処理 |
| JP2010278339A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 貼り合わせｓｏｉ基板の製造方法 |
| JP2011181919A (ja) * | 2010-03-02 | 2011-09-15 | Soitec Silicon On Insulator Technologies | 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 |
| WO2013058292A1 (ja) * | 2011-10-17 | 2013-04-25 | 信越化学工業株式会社 | 透明ｓｏｉウェーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2993686B1 (en) | 2021-05-26 |
| JP6168143B2 (ja) | 2017-07-26 |
| EP2993686A1 (en) | 2016-03-09 |
| EP2993686A4 (en) | 2016-11-30 |
| CN105190835A (zh) | 2015-12-23 |
| KR102229397B1 (ko) | 2021-03-17 |
| CN105190835B (zh) | 2018-11-09 |
| US9741603B2 (en) | 2017-08-22 |
| SG11201508969QA (en) | 2015-12-30 |
| US20160071761A1 (en) | 2016-03-10 |
| WO2014178356A1 (ja) | 2014-11-06 |
| KR20160002814A (ko) | 2016-01-08 |
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|
| A131 | Notification of reasons for refusal |
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