CN105190835B - 混合基板的制造方法和混合基板 - Google Patents

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Abstract

通过准备在硅基板上将第1硅氧化膜和硅活性层依次地层叠而成、在该硅基板面外周部形成了不具有上述硅活性层的台阶部的SOI基板，在SOI基板的硅活性层表面形成第2硅氧化膜，对上述SOI基板和与该SOI基板热膨胀率不同的支持基板的贴合面进行活性化处理，与室温相比在高温下经由第2硅氧化膜将上述SOI基板和支持基板贴合，接下来，对于上述贴合基板在规定的热处理温度条件和板厚薄化条件下将提高SOI基板与支持基板的结合力的结合热处理和将上述硅基板研削而薄化的研削薄化处理的组合反复进行至少2次，通过蚀刻将上述薄化的硅基板除去而使第1硅氧化膜露出，进而通过蚀刻将第1硅氧化膜除去，从而在不进行基板外周的修剪、不存在基板外周部的硅活性层的部分的剥离等不利情形下得到具有良好的硅活性层的SOI结构的混合基板。

Description

混合基板的制造方法和混合基板
技术领域
本发明涉及SOI(绝缘体上硅片，Silicon on Insulator)结构的混合基板的制造方法和混合基板。
背景技术
作为B-SOS(蓝宝石上结合硅片，Bonded-Silicon on Sapphire)的一个制法，已知利用了氢离子注入的“氢离子注入法”。已知如下方法：采用贴合法将表面活性化的、氢离子注入过的硅基板和蓝宝石基板贴合，对于氢离子注入界面打入楔子，使用水流的射流喷射、光照射等适当的机械手段，在界面进行机械剥离，制造薄膜化的硅膜。
此外，作为另外的方法，提出了如下方法：通过将SOI基板与支持基板贴合，采用研削和蚀刻将作为SOI基板的基底基板的硅基板除去，从而得到具有SOI结构的支持基板，现在进行了各种开发。
这种情况下，将硅基板研削到什么程度或者如何进行贴合基板的外周部的修剪成为了要点。例如，特开2011-071487号公报(专利文献1)中，修剪技术成为了主要内容，作为修剪的时机，提出了将贴合晶片研削后，对外周修剪，修剪后通过化学蚀刻对外周部分和有效部这两者进行处理的方法，以往，在研削而使其变薄前进行了修剪，而通过研削使其变薄后进行修剪认为是有效的。
此外，有由于透明性高而在光电子用途中利用的SOQ(石英上硅片，Silicon onQuartz)、由于高绝缘性、传热性良好而在高频用途中利用的SOS(蓝宝石上硅片，Siliconon Sapphire)等功能提高的基板，但这些复合基板(混合基板)相对于作为半导体层利用的Si，是与热膨胀率不同的材料的组合，在通过贴合制作的情况下，已知由于各个基板的热膨胀率的不同，制作困难。
在此，作为采用贴合的SOI型复合基板(混合基板)的制作方法，已知下述的方法。
(1)首先，有将氢离子注入通过热氧化等形成了氧化膜的硅晶片，将其与支持基板贴合，进行了结合热处理后，进而加热而进行热剥离的称为智能切割法的方法。其通过在高温下进行热处理，使打入的气体在基板内部形成为微小气泡层，通过该气泡层膨胀而进行剥离。因此，高温热处理是必须的，难以应用于具有热膨胀率差的基板。
(2)此外，有将氢离子注入通过热氧化等形成了氧化膜的硅晶片，将其与支持基板贴合，进行了结合热处理后，机械地进行剥离的SiGen法。该方法中，由于不需要内部的气泡层的凝聚、膨胀的作用，因此不需要高温热处理，也有时通过用等离子体等将贴合面活性化而预先提高结合力，使热处理低温化，没有暴露于智能切割法那样的高温。但是，对于机械的剥离，存在在贴合基板中无论如何也会产生局部地施加应力的部分，在该部分在硅薄膜中容易产生缺陷的缺点。此外，为了防止其发生，如果要提高结合强度而提高热处理温度，则与智能切割法同样地产生热膨胀率的问题。顺便提及，所谓局部地施加应力的部分，为贴合基板的结合面中断的外周部、剥离终端部，硅薄膜的边缘成为了锯齿状，或者产生了细小的凹坑(微小的膜厚变动)。
上述2种方法是注入氢离子，从利用该氢离子产生的缺陷层进行了分离(剥离)(离子注入剥离法)，但有时产生从该缺陷层扩展的缺陷、氢气种类的扩散引起的缺陷增加的问题。特别地，有时由于热氧化处理等高温处理而产生缺陷。
(3)对此，作为不使用离子注入剥离法的方法，有如下方法：将通过热氧化等形成了氧化膜的硅晶片与支持基板贴合，结合热处理后从硅基板的背面侧进行研削、蚀刻而使其变薄，将硅薄膜精加工为目标的厚度。该方法在精加工的硅薄膜的厚度薄的情况下，除去量(加工量)增多，不能使面内的厚度波动变小。因此，研究了各种注入氧离子、设置研磨、蚀刻的阻止层而提高精度的技术，但该方法中，除了膜厚分布的问题以外，还存在由于外周部的未接合部分在研削加工中缺损或残留，因此周边部不整齐的问题，必须增加在研削加工前、中途对外周进行修剪的工序，工序变得烦杂。
现有技术文献
专利文献
专利文献1：特开2011-071487号公报
发明内容
发明要解决的课题
本发明鉴于上述实际情况而完成，目的在于提供将SOI基板与蓝宝石基板等与SOI基板热膨胀率不同的支持基板贴合而制造混合基板的方法，即，排除氢离子注入损伤的影响、即使不进行基板外周的修剪也不存在该基板外周部中的硅活性层的部分的剥离等不利情形、具有良好的硅活性层的SOI结构的混合基板的制造方法和混合基板。
用于解决课题的手段
本发明为了实现上述目的，提供下述的混合基板的制造方法和混合基板。
[1]混合基板的制造方法，其特征在于，
准备在硅基板上依次层叠第1硅氧化膜和硅活性层而成的、在该硅基板面外周部形成了不具有上述硅活性层的台阶部的SOI基板，
在该SOI基板的硅活性层表面形成第2硅氧化膜，
将上述SOI基板和与该SOI基板热膨胀率不同的支持基板贴合时，对使该SOI基板和/或支持基板贴合的面进行活性化处理，
与室温相比在高温下经由第2硅氧化膜将上述SOI基板和支持基板贴合，制成贴合基板，
接下来，对于上述贴合基板反复进行至少2次提高SOI基板与支持基板的结合力的结合热处理与对上述硅基板研削而薄化的研削薄化处理的组合时，使第1次的结合热处理的温度为上述贴合的温度以上，使第1次的研削薄化处理后的硅基板的厚度最薄至130μm，使最后一次的结合热处理的温度为200℃以上且不到250℃，使最后一次的研削薄化处理后的硅基板的厚度最薄至60μm，进行上述结合热处理和研削薄化处理，
接下来，通过蚀刻将上述薄化的硅基板除去而使第1硅氧化膜露出，
进而，通过蚀刻将露出的第1硅氧化膜除去，得到在支持基板上经由硅氧化膜而具有硅活性层的混合基板。
[2][1]所述的混合基板的制造方法，其特征在于，使上述SOI基板与支持基板的贴合温度为100℃以上且不到250℃。
[3][1]或[2]所述的混合基板的制造方法，其特征在于，使提高上述SOI基板与支持基板的结合力的结合热处理温度为在上述贴合温度上加0～100℃所得的温度(不过，不到250℃)。
[4][1]～[3]的任一项所述的混合基板的制造方法，其特征在于，使第2次以后的结合热处理温度比这1次前的结合热处理温度高。
[5][1]～[3]的任一项所述的混合基板的制造方法，其特征在于，上述第1次的结合热处理的温度为200℃以上且不到250℃的情况下，省略第2次以后的结合热处理。
[6][1]～[5]的任一项所述的混合基板的制造方法，其特征在于，使上述第1次的研削薄化处理后的硅基板的厚度为130μm以上200μm以下。
[7][1]～[6]的任一项所述的混合基板的制造方法，其特征在于，使上述最后一次的研削薄化处理后的硅基板的厚度为60μm以上100μm以下。
[8][1]～[7]的任一项所述的混合基板的制造方法，其特征在于，上述台阶部的宽度为1mm以上3mm以下。
[9][1]～[8]的任一项所述的混合基板的制造方法，其特征在于，上述SOI基板的硅活性层没有空穴型缺陷，不会因热氧化而发生氧化诱导层叠缺陷。
[10][1]～[9]的任一项所述的混合基板的制造方法，其特征在于，上述支持基板包含石英玻璃、硼硅酸玻璃或蓝宝石。
[11][1]～[10]的任一项所述的混合基板的制造方法，其特征在于，在上述SOI基板与支持基板的贴合前，对于上述支持基板进行还原性气氛中的热处理。
[12][1]～[11]的任一项所述的混合基板的制造方法，其特征在于，将上述支持基板的与SOI基板贴合的面的规定宽度的外周区域变薄以使其比中央部凹陷。
[13]采用[1]～[12]的任一项所述的混合基板的制造方法制造的、在支持基板上经由硅氧化膜而具有硅活性层的混合基板。
发明的效果
根据本发明，即使是热膨胀率具有差异的基板之间的贴合，只通过加热到规定温度而贴合，能够提供热处理温度而使SOI基板与支持基板的结合力提高，通过在研削条件上努力，从而通过研削加工防止基板外周部中的硅活性层的剥离等不利情形，同时硅基板的薄化成为可能。而且由此，能够省略以往进行的基板外周的修剪。进而，通过使SOI基板的第1硅氧化膜成为蚀刻阻止层，从而能够精度良好地控制硅活性层的厚度。
附图说明
图1是表示本发明涉及的混合基板的制造方法中的制造工序的一例的概略图，(a)是SOI基板的断面图，(b)是支持基板(蓝宝石基板)的断面图，(c)是表示将SOI基板与支持基板贴合、进行了结合热处理的状态的断面图，(d)是表示将硅基板研削的状态的断面图，(e)是表示将残留的硅基板蚀刻除去的状态的断面图，(f)是表示将第1氧化膜蚀刻除去的状态的断面图，(g)是表示精加工研磨·洗净的状态的断面图。
图2是表示试验例1的蓝宝石基板外周部中的硅活性层的剥离状态的外观图。
图3是表示试验例6的蓝宝石基板外周部中的硅活性层的剥离、鼓起状态的外观图。
图4是表示在蓝宝石基板外周部不具有岛状的硅部的例子的外观图。
具体实施方式
以下对本发明涉及的混合基板的制造方法的实施方式进行说明。
本发明涉及的混合基板的制造方法，如图1中所示，以SOI基板的准备工序(工序1)、支持基板的准备工序(工序2)、SOI基板和/或支持基板的表面活性化处理工序(工序3)、SOI基板与支持基板的贴合工序(工序4)、结合热处理工序(工序5)、硅基板的研削薄化工序(工序6)、薄化硅基板除去工序(工序7)、第1硅氧化膜除去工序(工序8)的顺序进行处理。
(工序1：SOI基板的准备工序)
准备在硅基板1上将第1硅氧化膜2和硅活性层3依次层叠的产物作为SOI基板。此时，优选在该硅基板1面外周部(外缘部)形成不具有上述硅活性层3的台阶部。
在此，作为硅基板1，并无特别限定，可列举例如将采用Czochralski(CZ)法培育成的单晶切成片而得到的硅基板、例如直径为100～300mm、导电型为P型或N型、电阻率为10Ω·cm左右的硅基板。此外，对于硅基板1的厚度，从处理性和后述的研削薄化处理所需的时间的兼顾出发，优选450～775μm，更优选500～600μm。
在此，表示数值范围的“XXX～YYY”的记载包含其上限下限。例如，“100～300mm”意味着“100mm以上300mm以下”。
第1硅氧化膜2是称为所谓Box层的二氧化硅(SiO2)绝缘膜，成为最终工序中的蚀刻阻止层。该第1硅氧化膜2的厚度，能够由通过蚀刻除去的Si厚度(薄化硅基板的厚度)和使用的蚀刻液的Si与SiO2的选择蚀刻比求出，具体地，由选择蚀刻比计算，而且包含对于面内的厚度不均、蚀刻不均的余裕而设定。例如，如果通过蚀刻除去的Si厚度为80μm左右，第1硅氧化膜2的膜厚优选300nm以上，300～500nm是优选的范围。
硅活性层3优选不存在空穴型缺陷(为不含COP(Crystal Orginated Particle，晶体起源的粒子)缺陷)，不会因热氧化而发生氧化诱导层叠缺陷(OSF(Oxidation inducedStacking Fault)缺陷)。硅活性层3为包含单晶硅的薄膜，最终在支持基板上成为SOI层(半导体层)。
硅活性层3的膜厚优选例如100～500nm，更优选100～300nm。
这样的SOI基板优选采用离子注入剥离法制作，这种情况下，在剥离后的硅薄膜表层中，采用湿式蚀刻或干式蚀刻将由于离子注入受到损伤而产生了结晶缺陷的层除去。具体地，将形成了第1硅氧化膜2的硅基板1与进行离子注入而在规定深度的部位形成了离子注入区域的另一硅基板贴合后，在该离子注入区域使另一硅基板剥离，制成上述SOI基板。
再有，优选使硅基板1的滚边(edge roll-off)(硅基板制造时的晶片CMP工序中的研磨塌边)的区域为台阶部，上述离子注入剥离法中，将形成了第1硅氧化膜2的硅基板1与形成了离子注入区域的另一硅基板贴合时，由于在该台阶部两者没有接触，在硅基板1的该区域没有将硅薄膜(成为硅活性层3的薄膜)转印(即，不具有硅活性层3)。此外，对于台阶部，调整硅基板1的滚边，从硅基板的端部(外缘)在优选地宽1～3mm、更优选地2～3mm的区域形成为宜。由此，在贴合的阶段，在SOI基板的台阶部(即，贴合基板的外周部宽1～3mm的区域)SOI基板与支持基板没有接触，并且成为硅活性层3不存在的区域，因此在后述的将硅基板研削薄化的阶段能够进一步防止硅活性层3局部地剥离。再有，如果台阶部的宽度不到1mm，即使将SOI基板与支持基板贴合、实施了结合热处理，由于在将硅基板研削薄化的阶段对外周部施加局部的应力，因此有可能硅活性层一部分剥离。此外，如果台阶部的宽度超过3mm，由于硅活性层的面积变小，因此不优选。
再有，没有设置台阶部的情形下，对于贴合对象的支持基板，如果将与SOI基板贴合的面的外周部至少只以上述台阶部的宽度变薄以使其比中央部凹陷(成为外周松懈的状态)，则能够防止外周部的接合，能够避免局部地接合的部分处的问题。所谓该问题，是研削时在外周的接合的部分和没有接合的部分产生研削不均，在其边界施以磨石而使外周部的Si基板破损，如果其发生，由于剥离的Si片而损伤表面。
在SOI基板设置了台阶部的情形下，也获得同样的效果。
接下来，在准备的SOI基板的硅活性层3表面形成第2硅氧化膜4(图1(a))。对于第2硅氧化膜4，可以使硅活性层3热氧化而形成。第2硅氧化膜4用于使SOI基板与支持基板牢固地接合，其膜厚优选50～300nm。膜厚不到50nm的情形下，在接合界面封入的水分不能扩散，在热处理中凝聚，成为水膨胀的状况，超过300nm的情形下，需要使氧化前的硅活性层3变厚，或者氧化处理时间延长，有可能对生产率、成本产生影响。
(工序2：支持基板的准备工序)
支持基板是成为混合基板的处置基板的绝缘性的透明基板，优选包含例如石英玻璃、硼硅酸玻璃或蓝宝石。这种情况下，支持基板与SOI基板热膨胀率不同。在此，准备蓝宝石基板5(图1(b))作为例子。
支持基板(蓝宝石基板5)，从与SOI基板贴合的关系出发，优选该SOI基板的外形尺寸相同，在SOI基板(硅基板1)带有取向平面(OF)、缺口的情况下，可以在支持基板也带有相同的取向平面、缺口。
再有，上述SOI基板与支持基板的贴合前，例如，对于蓝宝石基板5，进行还原性气氛中的热处理为宜。如果预先在还原性气氛中对蓝宝石基板5热处理后与SOI基板贴合，则能够进一步减少硅活性层3中的缺陷数，能够在不必洗净的情况下将蓝宝石基板5的金属杂质除去，成为能够投入半导体生产线的水平。
作为此时的还原性气氛，可列举例如包含选自一氧化碳、硫化氢、二氧化硫、氢、甲醛中的气体种类或者这些的组合的还原性气体、或者包含该还原性气体和非活性气体的混合气体的气氛，这些中，优选为至少包含氢的气氛，即只包含氢的气氛或者由包含氢的非活性气体构成的气氛，更优选为只包含氢的气氛。
热处理温度的下限优选为600℃以上，更优选为700℃以上。如果热处理温度不到600℃，有时蓝宝石基板5表面的金属除去的效果变得不充分。
热处理温度的上限优选为1,100℃以下，优选为900℃以下。如果热处理温度超过1,100℃，混合基板的硅活性层3表面的缺陷数反而增加，有可能作为混合基板变得不适合。
热处理时间优选为10秒～12小时，更优选为1分钟～1小时。如果热处理时间比10秒短，有可能蓝宝石基板5表面的金属除去不充分，或者混合基板的硅活性层3表面的缺陷数的减少变得不充分，如果比12小时长，则有时热处理成本增加。
(工序3：SOI基板和/或支持基板的表面活性化处理工序)
贴合前，对SOI基板的第2硅氧化膜4表面和蓝宝石基板5的表面的两者或一者实施表面活性化处理。
表面活性化处理通过使反应性高的未键合端(悬垂键)在基板表面露出，或者对该未键合端赋予OH基，从而实现活性化，例如通过等离子体处理或采用离子束照射的处理进行。
采用等离子体进行处理的情况下，例如，在真空室中载置SOI基板和/或蓝宝石基板5，将等离子体用气体导入后，暴露于100W左右的高频等离子体5～30秒左右，对表面进行等离子体处理。作为等离子体用气体，对SOI基板进行处理的情形下，将表面氧化的情形下能够列举氧气的等离子体，不氧化的情形下能够列举氢气、氩气、或者它们的混合气体或氢气与氦气的混合气体等。对蓝宝石基板5进行处理的情况下，使用氢气、氩气、氮气、或者这些的混合气体等。通过该处理，SOI基板和/或蓝宝石基板5的表面的有机物氧化而被除去，进而表面的OH基团增加而活性化。
此外，采用离子束照射的处理是将使用了等离子体处理中使用的气体的离子束照射于SOI基板和/或蓝宝石基板5，对表面进行溅射的处理，能够使表面的未键合端露出，增加结合力。
(工序4：SOI基板与支持基板的贴合工序)
接下来，与室温(25℃)相比在高温下经由第2硅氧化膜4将SOI基板与蓝宝石基板5贴合(图1(c))。以下将该接合体称为贴合基板。此时，使贴合温度为100℃以上且不到250℃、优选地100℃以上225℃以下、更优选地150℃以上225℃以下为宜。如果贴合温度不到100℃，则有可能SOI基板与蓝宝石基板5无法很好地接合，如果为250℃以上，由于SOI基板与蓝宝石基板5的热膨胀率之差，有时发生硅活性化层的剥离、贴合基板的破损。
(工序5：结合热处理工序)
贴合后，对贴合基板施加热而进行热处理(结合热处理)。通过该热处理，使SOI基板与蓝宝石基板5的结合增强。对于此时的热处理温度，优选选择在上述贴合温度上加上0～100℃所得的温度，即贴合基板不因SOI基板与蓝宝石基板5的热膨率之差的影响(热应力)而破损的温度(即，不到250℃)，例如，为150℃以上且不到250℃，优选为150℃以上225℃以下，更优选为150℃以上200℃以下。热处理时间为例如1～24小时。
(工序6：硅基板的研削薄化工序)
通过研削使贴合基板中的硅基板1薄化。(图1(d))。其厚度优选最薄至60μm。如果薄化后的硅基板1’的厚度不到60μm，由于对于贴合基板的研削加工时的局部的应力的作用，有可能硅活性层3的剥离在贴合基板的外周部侧发生。
该研削加工使用晶片加工中使用的背面研磨装置(例如，(株)东京精密制造、PG200)为宜，在研削后进行研磨将表层的损伤除去为宜。此外，使用的研削工具根据研削量和损伤厚度选择，而且为了使损伤层变薄，可以改变粒度号而以2阶段进行研削。例如，为了获得研削速度，在第1段使用#320～600的研削工具，进行要研削的厚度的2/3～3/4的研削。然后，第2段使用#1200～2000的研削工具，使研磨量残留而进行研削。最后，在能够将第2段的研削损伤除去的程度上，或者在镜面加工程度上进行研磨。最后通过进行研磨，能够防止下一结合热处理时的破损。
此外，将提高上述SOI基板与支持基板的结合力的结合热处理(工序5)与将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复至少2次来进行，优选使第2次的热处理温度比第1次的热处理温度高。详细地，以如下的顺序进行为宜。
(工序5(1))将贴合基板加热到150℃以上且不到200℃，进行第1次的结合热处理。热处理时间为1～24小时。
(工序6(1))通过研削将贴合基板中的硅基板1薄化(第1次研削薄化处理)。使第1次的研削薄化处理后的硅基板的厚度为优选地130～200μm、更优选地130～170μm。此时，优选进行上述的2阶段的研削加工(第1段的研削-第2段的研削-研磨)。
(工序5(2))将贴合基板加热到200℃以上且不到250℃，进行第2次(工序5、6的组合为3次以上的情形下是最后一次)的结合热处理。热处理时间为1～24小时。
(工序6(2))通过研削将贴合基板中的硅基板1进一步薄化(第2次研削薄化处理)。使第2次(工序5、6的组合为3次以上的情形下是最后一次)的研削薄化处理后的硅基板的厚度为优选地60～100μm、更优选地60～85μm。此时的研削加工条件，由于如果使加工痕、损伤残留则对下一工序的蚀刻时的稳定性产生影响，因此进行上述的2阶段的研削，其第1段使用#600以上的研削工具，第2段使用#2000以上的研削工具。在此，由于硅基板1的外周部的剥离的危险性，因此不进行研磨，从这方面出发，优选选择细粒子的研削工具。
由于阶段性地将硅基板1薄化，同时每次薄化、通过更高温的结合热处理提高SOI基板与支持基板的结合力，因此可以更确实地防止研削加工引起的硅活性层3的剥离、贴合基板的破损。
(工序7：薄化硅基板除去工序)
通过蚀刻将如上所述薄化的硅基板1’除去，使第1硅氧化膜2露出(图1(e))。蚀刻优选使用包括硝酸、氢氟酸等的电子工业用的混合酸作为硅晶片蚀刻液，采用旋转蚀刻装置进行。
(工序8：第1硅氧化膜除去工序)
接下来，采用氟化氢水溶液将露出的第1硅氧化膜2蚀刻而除去，使硅活性层3露出(图1(f))。得到的硅活性层3的厚度分布由于与原本的SOI基板的厚度分布同等，因此不逊色于离子注入剥离法。此外，通过在使用的SOI基板设置1～3mm的称为台阶部的不具有活性层的外周部，从而能够防止起因于制成贴合基板时的外周部的多余的接合的Si岛的生成，能够得到更高品质的复合基板。进而，对于使用的SOI基板，以无缺陷(无COP)且不因热氧化而产生氧化诱导层叠缺陷(OSF缺陷)的方式制作硅活性层，因此，获得对于离子注入剥离法无法获得的良好的硅薄膜。
最后，将硅活性层3精加工研磨到所需的厚度，洗净，得到在支持基板(蓝宝石基板5)上具有硅活性层3的SOI结构的多层膜复合基板(混合基板)(图1(g))。
实施例
以下列举试验例，对本发明更具体地说明，但本发明并不限定于这些。
[试验例1]
在以下的条件下进行上述的混合基板的制造方法的工序1～工序8，制作混合基板。
(工序1)作为SOI基板，准备直径150mm、厚525μm、带有47.5mmOF的基板。再有，硅活性层3等的厚度也因制作的器件而异，在本试验例中，从表层开始，为第2硅氧化膜4(SiO2)；200nm/硅活性层3；380nm/第1硅氧化膜2(SiO2)；300nm(图1(a))。再有，第2硅氧化膜4是将SOI基板的硅活性层热氧化而得到的氧化膜，第1硅氧化膜2是SOI基板的埋入氧化膜(Box层)。此外，在SOI基板的外周形成了台阶部以成为宽2mm。
(工序2)作为支持基板，准备了材质：蓝宝石、直径150mm、厚600μm、带有47.5mmOF的蓝宝石基板5。
(工序3)通过在减压氮气氛中对SOI基板和蓝宝石基板5的贴合面照射100W的等离子体，从而进行了活性化处理。
(工序4)在室温(25℃)下将SOI基板与蓝宝石基板5贴合。
接下来，将提高SOI基板与支持基板的结合力的结合热处理(工序5)与将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复进行2次。
(工序5(1))对贴合基板实施了150℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为150μm。此时的研削加工条件为：在第1段的研削中，变薄到180μm，在第2段的研削中，进一步变薄到150μm附近，最后，通过研磨精加工到150μm。其结果，外观良好。
再有，以后的试验例中在第1次的研削加工(工序6(1))中也以第1段的研削-第2段的研削-精加工研磨的顺序进行了处理。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了150℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))将贴合基板中的硅基板1研削加工直至厚度成为50μm。此时的研削加工条件为：作为硅基板1的厚度，在第1段的研削中变薄到100μm，在第2段的研削中进一步精加工到50μm。
其结果，在贴合基板的外周部分发现了来自接合部的硅基板1的剥离。
再有，以后的试验例中在第2次的研削加工(工序6(2))中也以第1段的研削-第2段的研削的顺序进行了处理。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’进行旋转蚀刻而除去。
(工序8)最后采用氟化氢水溶液将露出的第1硅氧化膜2蚀刻而除去，使硅活性层3露出。其结果，如图2中所示，在硅活性层3的外周部分发现了剥离。
[试验例2]
试验例1中，没有进行第2次的研削加工(工序6(2))，除此以外与试验例1同样地，制作混合基板。其结果，在硅活性层3的外周部分发现了剥离。
[试验例3]
试验例1中，使第2次的结合热处理(工序5(2))的热处理温度为175℃，结果在贴合基板的外周部分发现了来自接合部的硅基板1的剥离，没有进行以后的处理。
[试验例4]
试验例1中，使第1次的结合热处理(工序5(1))的热处理温度为175℃，结果在贴合基板的外周部分发现来自接合部的硅基板1的剥离，没有进行以后的处理。
[试验例5]
在试验例1中，变为以下的条件而进行了外周修剪以后的处理。
进行了对贴合基板的外周只修剪1mm的加工。
(工序5(2))对贴合基板实施了170℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))将贴合基板中的硅基板1研削加工直至厚度成为50μm。其结果，贴合基板的外观良好。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’进行旋转蚀刻而除去。
(工序8)最后采用氟化氢水溶液将露出的第1硅氧化膜2蚀刻而除去，使硅活性层3露出。其结果，硅活性层3的外观良好。
接下来，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例6]
试验例1中，变更为以下的条件而进行了外周修剪以后的处理。
进行了对贴合基板的外周只修剪1mm的加工。
(工序5(2))对贴合基板实施了175℃、24小时的结合热处理。其结果，在贴合基板发现了基板的剥离。
(工序6(2))将贴合基板中的硅基板1研削加工直至厚度成为50μm。其结果，在贴合基板的外周部分发现了来自接合部的硅基板1的剥离。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’进行旋转蚀刻而除去。
(工序8)最后采用氟化氢水溶液将露出的第1硅氧化膜2蚀刻而除去，使硅活性层3露出。其结果，如图3中所示，在硅活性层3的外周部分发现了剥离、鼓起。
[试验例7]
试验例1中，变更为以下的条件而进行了贴合工序(工序4)以后的处理。
(工序4)边将SOI基板和蓝宝石基板5加热到100℃，变使其接触、贴合。
接下来，将提高SOI基板与支持基板的结合力的结合热处理(工序5)和将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复进行2次。
(工序5(1))对贴合基板实施了150℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等的异常、良好。
(工序6(1))将贴合基板中的硅基板1研削加工直至厚度成为150μm。其结果，外观良好。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了175℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为50μm。其结果，在贴合基板的外周部分发现了来自接合部的硅基板1的剥离。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’进行旋转蚀刻而除去。
(工序8)最后采用氟化氢水溶液将露出的第1硅氧化膜2蚀刻而除去，使硅活性层3露出。其结果，在硅活性层3的外周部分发现了剥离。推定是因为：研削加工时成为挂绊研削轮的状态，剥离硅基板1的应力发挥作用。
[试验例8]
试验例7中，使工序5(2)的结合热处理温度为200℃，作为第2次的研削加工处理(工序6(2))，对贴合基板中的硅基板1研削加工直至厚度成为80μm，结果贴合基板的外观无剥离等异常、良好。接下来，作为工序7、8，与试验例7同样地，进行蚀刻而使硅活性层3露出。其结果，硅活性层3的外观良好。最后，对硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例9]
试验例1中，变更为以下的条件进行了贴合工序(工序4)以后的处理。
(工序4)边将SOI基板与蓝宝石基板5加热到120℃，边使其接触、贴合。
接下来，将提高SOI基板与支持基板的结合力的结合热处理(工序5)和将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复进行2次。
(工序5(1))对贴合基板实施了150℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为150μm。其结果，外观良好。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了200℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为80μm。其结果，贴合基板的外观良好。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’旋转蚀刻而除去。
(工序8)最后使用氟化氢水溶液对露出的第1硅氧化膜2蚀刻而除去，使硅活性层3露出。其结果，硅活性层3的外观良好。
接下来，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例10]
试验例1中，变更为以下的条件进行了贴合工序(工序4)以后的处理。
(工序4)边将SOI基板与蓝宝石基板5加热到150℃，边使其接触、贴合。
接下来，将提高SOI基板与支持基板的结合力的结合热处理(工序5)和将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复进行2次。
(工序5(1))对贴合基板实施了175℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为120μm。其结果，在贴合基板的外周部分发现了来自接合部的硅基板1的剥离。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了200℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为80μm。其结果，在贴合基板的外周部分发现了来自接合部的硅基板1的剥离。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’旋转蚀刻而除去。
(工序8)最后使用氟化氢水溶液将露出的第1硅氧化膜2蚀刻除去，使硅活性层3露出。其结果，在硅活性层3的外周部分发现了剥离。推定是因为：研削加工时成为挂绊研削轮的状态，剥离硅基板1的应力发挥作用。
[试验例11]
试验例10中，变更为以下的条件进行了工序6(1)以后的处理。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为150μm。其结果，外观良好。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了200℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为60μm。其结果，贴合基板的外观良好。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’旋转蚀刻而除去。
(工序8)最后使用氟化氢水溶液将露出的第1硅氧化膜2蚀刻除去，使硅活性层3露出。其结果，硅活性层3的外观良好。
接下来，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例12]
试验例10中，变更为以下的条件而进行了工序6(1)以后的处理。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为200μm。其结果，外观良好。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了200℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为75μm。其结果，贴合基板的外观良好。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’旋转蚀刻而除去。
(工序8)最后使用氟化氢水溶液将露出的第1硅氧化膜2蚀刻除去，使硅活性层3露出。其结果，硅活性层3的外观良好。
接下来，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例13]
试验例1中，变更为以下的条件进行了贴合工序(工序4)以后的处理。
(工序4)边将SOI基板和蓝宝石基板5加热到175℃，边使其接触、贴合。
接下来，将提高SOI基板与支持基板的结合力的结合热处理(工序5)和将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复进行2次。
(工序5(1))对贴合基板实施了175℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为150μm。其结果，外观良好。
没有进行贴合基板的外周的修剪加工。
(工序5(2))对贴合基板实施了200℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为50μm。其结果，有贴合基板的外观良好的情形和在外周部分发现来自接合部的硅基板1的剥离的情形。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’旋转蚀刻而除去。
(工序8)最后使用氟化氢水溶液将露出的第1硅氧化膜2蚀刻除去，使硅活性层3露出。其结果，对于研削加工后的贴合基板的外观良好的产物，硅活性层3的外观良好。另一方面，对于在研削加工后的贴合基板的外周发现了剥离的产物，在硅活性层3的外周部分发现了剥离。在外周部分发现剥离的情形下，推定是因为：研削加工时成为挂绊研削轮的状态，剥离硅基板1的应力发挥作用。
对于硅活性层3良好的产物，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
由该试验例13的结果，直至50μm的薄化(研削时外周的鼓起的部分挂绊而引起剥离的可能性高)难以说稳定，可以比50μm厚地残留。优选为60μm以上。
[试验例14]
试验例13中，作为第2次的研削加工处理(工序6(2))，对贴合基板中的硅基板1研削加工直至厚度成为75μm，结果贴合基板的外观无剥离等异常、良好。接下来，作为工序7、8，与试验例13同样地，蚀刻而使硅活性层3露出。其结果，硅活性层3的外观良好。最后，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例15]
试验例13中，作为第2次的研削加工处理(工序6(2))，对贴合基板中的硅基板1研削加工直至厚度成为85μm，结果贴合基板的外观无剥离等异常、良好。接下来，作为工序7、8，与试验例13同样地，蚀刻而使硅活性层3露出。其结果，硅活性层3的外观良好。最后，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
[试验例16]
试验例13中，进行将贴合基板的外周只修剪1mm的加工，除此以外，与试验例13同样地，进行直至第2次的研削加工处理(工序6(2))，结果贴合基板的外观无剥离等异常、良好。接下来，作为工序7、8，与试验例13同样地，蚀刻而使硅活性层3露出。其结果，硅活性层3的外观良好。最后，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
如果有修剪加工，则不存在硅活性层3的外周部分的剥离等，是有利的，如试验例14、15那样，通过使结合热处理温度增加，从而贴合基板的结合力提高，如果进行适当的研削加工，即使无修剪加工，也不发生基板外周的剥离。
[试验例17]
试验例1中，变更为以下的条件进行了贴合工序(工序4)以后的处理。
(工序4)边将SOI基板和蓝宝石基板5加热到225℃，边使其接触、贴合。
接下来，将提高SOI基板与支持基板的结合力的结合热处理(工序5)和将上述贴合基板的硅基板1研削而薄化的研削薄化处理(工序6)的组合反复进行2次。再有，本试验例的条件中，省略了第2次的结合热处理。
(工序5(1))对贴合基板实施了225℃、24小时的结合热处理。其结果，贴合基板的外观无剥离等异常、良好。再有，贴合基板的翘曲大，以后的研削加工困难，但能够加工。
(工序6(1))对贴合基板中的硅基板1研削加工直至厚度成为150μm。其结果，外观良好。
没有进行贴合基板的外周的修剪加工。
(工序5(2))可知通过上述第1次的结合热处理，在SOI基板与蓝宝石基板5之间获得充分的结合，因此省略了第2次的结合热处理。
(工序6(2))对贴合基板中的硅基板1研削加工直至厚度成为50μm。其结果，外观良好。
(工序7)使用电子工业用混合酸(镜面化处理液SiエッチE、日本化成(株)制造)对薄化后的硅基板1’旋转蚀刻而除去。
(工序8)最后使用氟化氢水溶液将露出的第1硅氧化膜2蚀刻除去，使硅活性层3露出。其结果，硅活性层3的外观良好。
最后，将硅活性层3研磨直至成为厚280nm而薄膜化，得到了SOI结构的混合基板。
将以上的结果示于表1。
[表1]
※1：研削后的硅基板的厚度
※2：在硅活性层的外周部分剥离、鼓起
※3：第2次研削加工时挂绊研削轮
※4：基板翘曲大，加工难
应予说明，在SOI基板不存在台阶部(无硅活性层的部分)的情形下，即使是例如上述试验例14的条件，有时在贴合基板中在其外周部也产生能够接合的部分和结合力弱而剥离的部分，最终地能够接合的部分以岛状残留。即，对于部分的接合部分，最终地在混合基板中硅以岛状残留，有时该岛状硅部在后面的工序中脱落而成为产生收率下降的不利情形。为了防止该不利情形，优选使支持基板(蓝宝石基板5)的与SOI基板贴合的面的规定宽度的外周区域变薄以使其比中央部凹陷，使它们没有接合。此外，即使在SOI基板设置了台阶部的情况下，通过使SOI基板的台阶部与蓝宝石基板5的未接合部(上述使厚度变薄的部分)的宽度相同，如图4中所示，没有形成岛状的硅部，能够更确实地防止在贴合基板的外周部产生的不利情形。
此外，如试验例17中所示那样，第1次的结合热处理的温度为200℃以上且不到250℃的情况下只通过该结合热处理就能够使SOI基板与支持基板充分地结合，因此能够省略第2次的结合热处理。这种情况下，工序5、6(结合热处理、研削加工)的组合为3次以上时能够省略第2次以后的结合热处理。
应予说明，目前为止利用实施方式对本发明进行了说明，但本发明并不限定于实施方式，其他的实施方式、追加、变更、删除等，能够在本领域技术人员能够想到的范围内变更，所有的实施方式只要发挥本发明的作用效果，则都包含在本发明的范围内。
附图标记的说明
1、1’：硅基板
2：第1硅氧化膜(Box层)
3：硅活性层
4：第2硅氧化膜
5：蓝宝石基板(支持基板)

Claims (12)

1.混合基板的制造方法，其特征在于，
准备在硅基板上依次层叠第1硅氧化膜和硅活性层而成的、在该硅基板面外周部形成了不具有上述硅活性层的台阶部的SOI基板，
在该SOI基板的硅活性层表面形成第2硅氧化膜，
将上述SOI基板和与该SOI基板热膨胀率不同的支持基板贴合时，对该SOI基板和/或支持基板贴合的面进行活性化处理，
在100℃以上且不到250℃的贴合温度下经由第2硅氧化膜将上述SOI基板和支持基板贴合，制成贴合基板，就该贴合基板而言，在SOI基板的台阶部，SOI基板与支持基板没有接触，并且形成不存在硅活性层的区域，
接下来，对于上述贴合基板反复进行至少2次提高SOI基板与支持基板的结合力的结合热处理与对上述硅基板研削而薄化的研削薄化处理的组合时，使第1次的结合热处理的温度为上述贴合的温度以上，使第1次的研削薄化处理后的硅基板的厚度最薄至130μm，使最后一次的结合热处理的温度为200℃以上且不到250℃，使最后一次的研削薄化处理后的硅基板的厚度最薄至60μm，从而进行上述结合热处理和研削薄化处理，
接下来，通过蚀刻将上述薄化的硅基板除去而使第1硅氧化膜露出，
进而，通过蚀刻将露出的第1硅氧化膜除去，得到在支持基板上介由第2硅氧化膜而具有硅活性层的混合基板。
2.权利要求1所述的混合基板的制造方法，其特征在于，使上述SOI基板与支持基板的贴合温度为100℃以上且225℃以下。
3.权利要求1所述的混合基板的制造方法，其特征在于，使上述提高SOI基板与支持基板的结合力的结合热处理温度为在上述贴合温度上加0～100℃所得的温度并且不到250℃。
4.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，使第2次以后的结合热处理温度比这1次前的结合热处理温度高。
5.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，上述第1次的结合热处理的温度为200℃以上且不到250℃的情况下，省略第2次以后的结合热处理。
6.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，使上述第1次的研削薄化处理后的硅基板的厚度为130μm以上且200μm以下。
7.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，使上述最后一次的研削薄化处理后的硅基板的厚度为60μm以上且100μm以下。
8.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，上述台阶部的宽度为1mm以上且3mm以下。
9.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，上述SOI基板的硅活性层没有空穴型缺陷，不会因热氧化而发生氧化诱导层叠缺陷。
10.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，上述支持基板包含石英玻璃、硼硅酸玻璃或蓝宝石。
11.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，在上述SOI基板与支持基板的贴合前，对于上述支持基板进行还原性气氛中的热处理。
12.权利要求1～3的任一项所述的混合基板的制造方法，其特征在于，将上述支持基板的与SOI基板贴合的面的规定宽度的外周区域变薄以使其比中央部凹陷。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3034252B1 (fr) * 2015-03-24 2018-01-19 Soitec Procede de reduction de la contamination metallique sur la surface d'un substrat
US10014271B2 (en) * 2015-11-20 2018-07-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
JP6549054B2 (ja) * 2016-02-02 2019-07-24 信越化学工業株式会社 複合基板および複合基板の製造方法
JP6854895B2 (ja) * 2017-07-14 2021-04-07 信越化学工業株式会社 高熱伝導性のデバイス基板およびその製造方法
US11211259B2 (en) 2018-04-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for embedded gettering in a silicon on insulator wafer
FR3087297B1 (fr) * 2018-10-12 2021-01-08 Commissariat Energie Atomique Procede de transfert de film mince
US11232974B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method of metal-free SOI wafer
KR102250895B1 (ko) * 2019-12-23 2021-05-12 주식회사 현대케피코 반도체 소자의 제조방법
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
KR102427718B1 (ko) 2021-01-11 2022-08-01 주식회사 트랜스코스모스코리아 양방향 화면공유를 통한 보이는 고객상담서비스 시스템 및 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1225499A (zh) * 1998-02-04 1999-08-11 佳能株式会社 半导体衬底及其制造方法
CN102017092A (zh) * 2008-09-02 2011-04-13 S.O.I.Tec绝缘体上硅技术公司 顺序冲切方法
CN102110591A (zh) * 2009-12-23 2011-06-29 S.O.I.Tec绝缘体上硅技术公司 制造具有最小应力的异质结构的方法
CN102130037A (zh) * 2010-12-27 2011-07-20 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
CN102194667A (zh) * 2010-03-02 2011-09-21 S.O.I.Tec绝缘体上硅技术公司 使用热机械作用通过修整制造多层结构的过程
CN102217037A (zh) * 2008-11-19 2011-10-12 S.O.I.技术(硅绝缘体技术)公司 制备用于制造异质结构体的蓝宝石衬底的表面

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP2895743B2 (ja) * 1994-03-25 1999-05-24 信越半導体株式会社 Ｓｏｉ基板の製造方法
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
FR2938975B1 (fr) * 2008-11-24 2010-12-31 Soitec Silicon On Insulator Procede de realisation d'une heterostructure de type silicium sur saphir
JP5443833B2 (ja) 2009-05-29 2014-03-19 信越化学工業株式会社 貼り合わせｓｏｉ基板の製造方法
FR2950734B1 (fr) 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
WO2012088710A1 (zh) * 2010-12-27 2012-07-05 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
JP5926527B2 (ja) * 2011-10-17 2016-05-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法
WO2013105634A1 (ja) 2012-01-12 2013-07-18 信越化学工業株式会社 熱酸化異種複合基板及びその製造方法
US9646873B2 (en) * 2012-07-25 2017-05-09 Shin-Etsu Chemical Co., Ltd. Method for producing SOS substrates, and SOS substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1225499A (zh) * 1998-02-04 1999-08-11 佳能株式会社 半导体衬底及其制造方法
CN102017092A (zh) * 2008-09-02 2011-04-13 S.O.I.Tec绝缘体上硅技术公司 顺序冲切方法
CN102217037A (zh) * 2008-11-19 2011-10-12 S.O.I.技术(硅绝缘体技术)公司 制备用于制造异质结构体的蓝宝石衬底的表面
CN102110591A (zh) * 2009-12-23 2011-06-29 S.O.I.Tec绝缘体上硅技术公司 制造具有最小应力的异质结构的方法
CN102194667A (zh) * 2010-03-02 2011-09-21 S.O.I.Tec绝缘体上硅技术公司 使用热机械作用通过修整制造多层结构的过程
CN102130037A (zh) * 2010-12-27 2011-07-20 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法

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