JP5135935B2 - 貼り合わせウエーハの製造方法 - Google Patents

貼り合わせウエーハの製造方法 Download PDF

Info

Publication number
JP5135935B2
JP5135935B2 JP2007196467A JP2007196467A JP5135935B2 JP 5135935 B2 JP5135935 B2 JP 5135935B2 JP 2007196467 A JP2007196467 A JP 2007196467A JP 2007196467 A JP2007196467 A JP 2007196467A JP 5135935 B2 JP5135935 B2 JP 5135935B2
Authority
JP
Japan
Prior art keywords
wafer
oxide film
heat treatment
bonded
soi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007196467A
Other languages
English (en)
Other versions
JP2009032972A (ja
Inventor
徳弘 小林
浩司 阿賀
康男 長岡
宣彦 能登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2007196467A priority Critical patent/JP5135935B2/ja
Priority to CN2008801006440A priority patent/CN101765901B/zh
Priority to KR1020107001557A priority patent/KR101462397B1/ko
Priority to PCT/JP2008/001754 priority patent/WO2009016795A1/ja
Priority to US12/452,085 priority patent/US8173521B2/en
Priority to EP08776766.1A priority patent/EP2175477B1/en
Publication of JP2009032972A publication Critical patent/JP2009032972A/ja
Application granted granted Critical
Publication of JP5135935B2 publication Critical patent/JP5135935B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

本発明は、イオン注入したウエーハを結合後に剥離して貼り合わせウエーハを製造する、いわゆるイオン注入剥離法を用いた貼り合わせウエーハの製造方法に関し、特には、剥離後の貼り合わせウエーハ表面の薄膜に残留するダメージ層等を除去することができる貼り合わせウエーハの製造方法に関する。
従来より、イオン注入したウエーハを結合後に剥離して貼り合わせウエーハを製造する方法(いわゆるイオン注入剥離法)が知られており、この貼り合わせウエーハの製造方法を用いて、たとえばSOI(Silicon On Insulator)ウエーハ等が製造されている。
この方法は、例えば、SOIウエーハの作製の場合、二枚のシリコンウエーハの内、少なくとも一方に酸化膜を形成すると共に、一方のシリコンウエーハの上面から水素イオンまたは希ガスイオンを注入し、該ウエーハ内部に微小気泡層(封入層)を形成させた後、該イオンを注入した方の面を酸化膜を介して他方のシリコンウエーハと密着させ、その後熱処理(剥離熱処理)を加えて微小気泡層を劈開面として一方のウエーハを薄膜状に剥離してSOIウエーハとする技術(特許文献1参照)である。
このような従来のイオン注入剥離法による薄膜状のSOI層においては、イオン注入によるダメージが残留しており、この残留したダメージはデバイス特性等に影響を与えてしまう。そこでこれを取り除くべく、剥離後のSOI層表面をいわゆる犠牲酸化処理してイオン注入によるダメージ層を除去するなど、剥離後のSOI層に処理を施し、その改善を図ってきた。
しかしながら、剥離後の貼り合わせウエーハ表面の薄膜(SOIウエーハのSOI層等)に対して、犠牲酸化処理等の従来の処理を施したものについて、本発明者らが調査を行い、この薄膜の表面をAFM(Atomic Force Microscope)測定すると直径0.5〜2μm、深さ1〜4nmの窪み(以下、凹状欠陥と呼ぶ)が有ることが分かった。このような凹状欠陥が存在すると、今後の最先端デバイスの特性に悪影響が生じてしまう。
特開平5−211128号公報
本発明は、このような問題点に鑑みてなされたものであり、イオン注入剥離法を用いて作製する貼り合わせウエーハの製造方法であり、イオン注入によるダメージを除去することができるとともに、剥離後の貼り合わせウエーハの薄膜の表面において、面粗さを損なうことなく凹状欠陥の発生が抑制された貼り合わせウエーハの製造方法を提供することを目的とする。
上記課題を解決するため、本発明では、少なくとも、ガスイオンの注入により形成された微小気泡層を有するボンドウエーハと支持基板となるベースウエーハとを接合し、前記微小気泡層を境界としてボンドウエーハを剥離してベースウエーハ上に薄膜を形成するイオン注入剥離法によって貼り合わせウエーハを製造する方法において、前記ボンドウエーハを剥離した後の貼り合わせウエーハを、オゾン水で洗浄する第一工程を行ってから、水素含有雰囲気下でRTA処理する第二工程を行い、次に、酸化性ガス雰囲気下で熱処理を行って前記貼り合わせウエーハの表層に熱酸化膜を形成した後、該熱酸化膜を除去する第三工程を行い、その後、非酸化性ガス雰囲気下で熱処理する第四工程を行うことを特徴とする貼り合わせウエーハの製造方法を提供する(請求項1)。
このように、剥離後の貼り合わせウエーハの表面をオゾン水で洗浄すると、剥離した後の薄膜の表面に約1nm程度の酸化膜が形成される。この酸化膜は、熱酸化膜のように全面にわたって均一な膜厚を有するものではなく、ミクロンオーダーの周期で全面にわたって不均一な膜厚分布を有する。
そして、次工程の水素含有雰囲気のRTA処理の際、その不均一な膜厚分布の中で酸化膜が薄い部分が先にエッチングされてシリコン表面が露出したピットが形成され、シリコン表面のエッチングが始まるので、シリコン表面のランダムなエッチングが起こり、特定の結晶方位を消滅させ、シリコン原子のマイグレーションが十分に発生する。
このRTA処理とこの後に行われる犠牲酸化処理(酸化性ガス雰囲気下で熱処理を行って貼り合わせウエーハの表層に熱酸化膜を形成した後、その熱酸化膜を除去する処理)により、剥離面のイオン注入ダメージが十分に低減されるため、その後の非酸化性ガス雰囲気下での熱処理において、局部的なエッチングの発生が抑制され、その結果、ナノレベルの深さの窪みである凹状欠陥も改善させることができる。よって、結果として表面が平坦であり、かつ凹状欠陥の発生を低減させた貼り合わせウエーハを得ることができる。
また、前記第一工程において、オゾン水で洗浄した後に、前記薄膜表面に厚さ1nm〜4nmの酸化膜を形成するためのRTO処理を行うこと好ましい(請求項2)。
第一工程において形成される酸化膜の厚さをRTO(Rapid Thermal Oxidation)処理で上記範囲のようにすることで、第二工程で、酸化膜のエッチングを確実に行うことができるため、シリコン原子のマイグレーションを十分に発生させることができる。
また、前記第二工程での熱処理において、熱処理温度を1100℃以上1250℃以下とすることが好ましい(請求項3)。
第二工程での熱処理温度を1100℃以上とすることで、シリコン原子のマイグレーションを効果的に発生させることができる。また、1250℃以下とすることで、SOIウエーハにスリップ転位が発生することを抑制することができ、また、熱処理炉からの重金属の汚染が発生するのを防止することができる。
また、前記第四工程での熱処理において、前記非酸化性ガス雰囲気をAr100%とすることが好ましい(請求項4)。
このように、第四工程の熱処理をAr100%の雰囲気で行うことによって、酸素が混入されていないため、熱処理雰囲気が酸化性になるのを確実に防ぐことができるため、凹状欠陥が発生するのを一層効果的に防止することができる。
また、前記第四工程後に、さらに、酸化性ガス雰囲気下で熱処理を行って前記薄膜の表面に熱酸化膜を形成し、該熱酸化膜を除去する第五工程を行うこと好ましい(請求項5)。
このように、第四工程後に、さらに、酸化性ガス雰囲気下で熱処理を行って薄膜の表面に熱酸化膜を形成し、該熱酸化膜を除去する犠牲酸化処理を行う第五工程を行えば、薄膜の厚さを所望の厚さに容易に調整することができる。
このような本発明の貼り合わせウエーハの製造方法であれば、薄膜表面の面粗さを悪化させること無く、かつ、薄膜表面に発生する凹状欠陥を著しく減少させることができるので、今後の最先端デバイスにも十分に対応でき、デバイス性能が安定し、歩留りを向上させることができる。
以下、本発明についてより具体的に説明する。
上述したように、従来のイオン注入剥離法を用いて作製された貼り合わせウエーハの薄膜(例えば貼り合わせSOIウエーハのSOI層等)について本発明者らが調査を行ったところ、その表面をAFMによって測定すると凹状欠陥が発生していることが判った。この凹状欠陥はデバイスの特性に悪影響を与えてしまう。
そこで、この凹状欠陥について、さらに本発明者らが詳細に調べた結果、薄膜の表面に1×10/cm程度の密度で存在する事が分かった。この程度の密度で凹状欠陥が薄膜表面に存在した場合、AFM測定の領域として、1〜10μm角の測定ではあまり検出されないが、30μm角程度の比較的広い領域の測定の際には検出されることが多くなる。
ここで、本発明者らは、剥離直後のSOIウエーハに対し、シリコン原子のマイグレーション効果が高い水素を含んだ雰囲気でRTA処理(急速加熱・急速冷却処理)を行えば、熱処理時間が短時間であるためエッチング作用が抑制され、結果として凹状欠陥を低減できるのではと考え、下記に示すような実験を行い、鋭意検討を行った。
その結果、水素雰囲気でRTA処理を行う前に、剥離直後のSOIウエーハに施す洗浄等の処理(前処理)によって、RTA処理直後の表面状態や、最終的な凹状欠陥密度が影響を受けることを見出した。特に、前処理として、薄い酸化膜が形成される洗浄を行うと、すなわち形成された酸化膜が緻密で均一な膜厚分布であるよりも、むしろある程度不均一な膜厚分布を有する方が、RTA処理直後の面粗さを悪化させることなく、最終的な凹状欠陥密度を抑制することができることを見出し、本発明を完成させた。
以下にその検討結果の詳細を示す。
(実験1−7)
イオン注入剥離法を用いて作製した貼り合わせウエーハに関し、剥離後の処理と凹状欠陥の関係について調査を行った。
ここでは、貼り合わせSOIウエーハの場合を例に挙げる。まず、以下のように、従来と同様にしてイオン注入剥離法によってSOIウエーハを製造する。すなわち、図2に示すような手順でSOIウエーハを製造する。
図2のイオン注入剥離法において、手順(a)は、2枚のシリコン鏡面ウエーハを準備するものであり、デバイスの仕様に合った支持基板となるベースウエーハ1とSOI層となるボンドウエーハ2を準備する。
ここでは、チョクラルスキー法により作製された結晶方位〈100〉で、導電型がp型で、抵抗率が10Ω・cmのシリコン単結晶インゴットをスライスして、これを加工することによって直径300mmのシリコン鏡面ウエーハを作製した。これらをボンドウエーハとベースウエーハに分けた。
次に手順(b)では、そのうちの少なくとも一方のウエーハ、ここではボンドウエーハ2を熱酸化し、その表面に約100〜2000nm厚の酸化膜3(後に、埋め込み酸化膜となる)を形成する。
ここでは、400nmの厚さとした。
手順(c)では、表面に酸化膜3を形成したボンドウエーハ2の片面に対して水素イオンまたは希ガスイオン等のガスイオン、ここでは水素イオンを注入し、イオンの平均進入深さにおいて表面に平行な微小気泡層(封入層)4を形成させる。
ここでのイオン注入条件は、注入したイオンはHイオンであり、注入エネルギーは50keV、注入線量は5.0×1016/cmとした。
手順(d)では、水素イオンを注入したボンドウエーハ2の水素イオン注入面に、ベースウエーハ1を酸化膜3を介して重ね合せて密着させる。通常は、常温の清浄な雰囲気下で2枚のウエーハの表面同士を接触させることにより、接着剤等を用いることなくウエーハ同士が接着する。
この実験においても、通常通り、常温においてウエーハ同士を接着させた。
次に、手順(e)では、封入層4を境界としてボンドウエーハを剥離することによって、剥離ウエーハ5とSOIウエーハ6(SOI層7+埋め込み酸化膜3+ベースウエーハ1)に分離する。例えば不活性ガス雰囲気下で約400℃〜600℃の温度で熱処理を加えれば、封入層における結晶の再配列と気泡の凝集とによって剥離ウエーハ5とSOIウエーハ6に分離される。そして、この剥離したままのSOIウエーハ表面のSOI層7には、ダメージ層8が残留する。
なお、この実験においては、剥離熱処理は、Nガス雰囲気下で、500℃、2時間の熱処理とした。
このようにして得られた剥離後のSOIウエーハに対し、SOI層の表面処理(水素含有雰囲気下でのRTA処理+犠牲酸化処理+非酸化性雰囲気下での熱処理)を行う前処理として3条件の洗浄条件(実験1:濃度1.5%のHF溶液によって3分洗浄、実験2:75℃のNHOH/H/HO混合溶液によって3分洗浄、実験3:25℃のオゾン水(O濃度16ppm)によって3分洗浄)を設定した(実験1〜3)。
次に、各洗浄後のSOIウエーハに対してSOI層表面処理を行い、これらの処理が終了した後の最終的なSOI表面をAFMで測定し、30μm角のP−V値と凹状欠陥密度を求めた。
また、実験2、3の洗浄条件でSOI層表面に形成された酸化膜の均一性を比較するため、各洗浄後のSOIウエーハを別途作製し、H100%で1050℃、5secのRTA処理後、酸化膜表面の2μm角をAFMにより測定し、RTA処理中のエッチング作用により形成された酸化膜表面のピット密度を算出した。
その結果、前処理の洗浄(HF処理)で表面に酸化膜を形成しなかった実験1の場合、凹状欠陥は十分に抑制されたが、水素含有雰囲気のRTA処理によって、その直後にSOI表面の面方位に依存したステップが発生したため、最終的なP−V値が大きくなった。
一方、実験2と実験3では、前処理の洗浄で表面にほぼ同等の厚さの酸化膜が形成されたが、ピット密度の低い(すなわち、酸化膜厚の均一性が高い)酸化膜が形成された実験2の方は、P−V値はまずまずの値であったが、凹状欠陥密度は実験3に比べて1桁以上高く、凹状欠陥を十分に低減することはできなかった。これに対し、実験3では、P−V値及び凹状欠陥密度ともに十分なレベルが得られた。
このような現象の詳細は明確ではないが、水素含有雰囲気のRTA処理の際、膜厚が不均一な酸化膜は、酸化膜厚が薄い位置(面内のランダムな位置)において酸化膜が先に除去され、その際に露出するシリコン表面のエッチングが生ずるので、結果として、面内のランダム位置においてシリコン表面のエッチングが進み、特定の結晶方位を消滅させ、シリコン原子のマイグレーションが十分に発生すると考えられる。それにより、P−V値が改善されると同時に剥離面のイオン注入ダメージが低減され、その後の非酸化性ガス雰囲気下での熱処理において、局部的なエッチングの発生が抑制され、その結果、ナノレベルの深さの窪みである凹状欠陥も改善されると考えられる。
尚、実験2(NHOH/H/HO混合溶液による洗浄)の場合、実験3(オゾン水による洗浄)の場合に比べて形成される酸化膜の膜厚均一性が高い(ピット密度が低い)ため、酸化膜厚が薄い領域が相対的に少なく、酸化膜のエッチングが不十分になり、酸化膜の除去が不完全な部分が発生し、シリコン原子のマイグレーションが十分に発生せず、結果として、凹状欠陥密度やP−V値が十分に改善されなかったものと推定される。
次に、実験4、5と実験6、7として、2種類(オゾン水、NHOH/H/HO混合溶液)の洗浄のそれぞれに対して、RTOによる酸化処理を加えることによって、SOI表面に形成される酸化膜厚を3nm、4nmと変化させたSOIウエーハを用いて、実験1〜3と同様の評価を行った。
洗浄液としてオゾン水を用いた実験4、5では、酸化膜厚が3nm、4nmの場合(ピット密度が2.3×10個/cm、2.0×10個/cmの場合)にP−V値、凹状欠陥密度ともに良好な値を示した。
一方、洗浄液としてNHOH/H/HO混合溶液を用いた実験6、7では、実験6の酸化膜厚が3nmの場合(ピット密度が7.0×10個/cmの場合)で既に一部の表面に面粗れが全面に発生し、面粗れがない部分を測定しても、P−V値、凹状欠陥密度ともに悪化しており、実験7に至ってはいずれの測定も不可能であった。これは、前記した通り、実験6、7の酸化膜は、比較的酸化膜の膜厚均一性が高い(ピット密度が低い)ため、酸化膜厚が薄い領域が相対的に少なく、酸化膜のエッチングが不十分になり、酸化膜の除去が不完全な部分が発生し、シリコン原子のマイグレーションが十分に発生しなかったことに起因するものと考えられる。
以下、本発明の貼り合わせウエーハの製造方法について、図1を参照して説明する。なお、ここでは、貼り合わせSOIウエーハを製造する場合を例に挙げて説明するが、本発明は当然これに限定されない。イオン注入剥離法によって貼り合わせウエーハを製造する場合であれば本発明を適用でき、その効果を得ることができる。
図1に本発明の貼り合わせウエーハの製造方法の工程の流れの一例を示す。なお、イオン注入剥離法を用いて作製した剥離後のSOIウエーハを準備するにあたっては、実験1−7、図2に示したのと同様の手順により準備することができる。
(第一工程)
表面に薄膜状のSOI層を有するSOIウエーハに対し、本発明では、まず、オゾン水による洗浄を行うことによって、SOI層表面に薄い酸化膜を形成する。
使用するオゾン水のオゾン濃度は特に限定されないが、例えば、0.1〜50ppmとすることができる。オゾン水の液温は通常の場合は室温が用いられるがこれに限定されるものではない。
オゾン水による洗浄によってSOI層表面に厚さ(例えば1nm程度)の薄い酸化膜が形成される
ここで、第一工程において、オゾン水による洗浄の後に、必要に応じて、RTO処理を加えることによって、酸化膜の厚さを1〜4nmにすることもできる。酸化膜の厚さを4nm以下にすることで、その後の熱処理によって、面粗れが発生する可能性をなくすことができる。
(第二工程)
上記のようにして酸化膜をSOI層の表面に形成した後、第二工程として、水素含有雰囲気下でRTA処理を行う。
このように、水素含有雰囲気下でRTA処理を行うことにより、オゾン水による洗浄で形成された膜厚が不均一な酸化膜は、酸化膜厚が薄い位置(面内のランダムな位置)において酸化膜が先に除去され、その際に露出するシリコン表面のエッチングが生ずるので、結果として、面内のランダム位置においてシリコン表面のエッチングが進み、特定の結晶方位を消滅させ、シリコン原子のマイグレーション効果を十分に得る事ができる。
なお、このときの熱処理温度は特には限定されないが、シリコン原子のマイグレーションを効果的に発生させるためには1100℃以上とすることが好ましい。また、1250℃以下の温度にすることで、SOIウエーハにスリップ転位が発生することや、熱処理炉からの重金属汚染が発生することを防ぐことができる。
また、水素含有雰囲気とはHを含んだ雰囲気のことであり、シリコン原子のマイグレーションを効果的に発生させるためには、H100%であることが好ましいが、HとArなどの不活性ガスの混合ガス雰囲気であってもよい。
(第三工程)
次に、犠牲酸化処理を行う。すなわち、まず、酸化性ガス雰囲気下で熱処理を行い、SOIウエーハの表層に熱酸化膜を形成した後、その熱酸化膜をHF水溶液等により除去する。
この犠牲酸化処理によって残留するダメージ領域を除去することが可能であるが、そもそも酸化性ガス雰囲気下での熱処理では、イオン注入によるダメージ部に生じた欠陥を成長させる効果もあるため、この第三工程を行った後に、第四工程である非酸化性ガス雰囲気下での熱処理を行うと、第三工程で成長した欠陥やそれに伴う歪みが第四工程でエッチングされ、凹状欠陥が発生してしまう。
しかしながら、本発明では、犠牲酸化処理を行う第三工程の前に、第一工程、第二工程で不均一な酸化膜を有するSOIウエーハに水素含有雰囲気下でのRTA処理を行い、シリコン原子のマイグレーション効果を利用し、表面の平坦化とダメージ部の回復処理を行っている。したがって、第三工程で酸化性ガス雰囲気下の熱処理を行っても、ダメージ自体の数が減少しているため、成長する欠陥数も減少したものとなる。そのため、この成長した欠陥や歪みに起因する第四工程での局部的なエッチングの発生も減少するので、このエッチング作用により生じる凹状欠陥の数も著しく減少させることができる。
この第三工程における熱処理条件や、形成した熱酸化膜の除去方法は特に限定されず、その都度決定することができる。従来と同様の方法で犠牲酸化処理を行えば良い。
(第四工程)
第三工程の後、非酸化性ガス雰囲気下で熱処理を行う。
上述したように、第三工程までの工程により、従来、ダメージ部に生じ、成長するはずの欠陥数は極めて減少しており、成長した欠陥、それに伴う歪みの数も当然減少しているため、第四工程で、これらに起因する局部的なエッチングの発生数は極めて抑制される。
なお、この第四工程においては、熱処理雰囲気は非酸化性ガス雰囲気であれば良く、特に限定されるものではない。ただし、1%でも酸素を混ぜると酸化性の雰囲気になってしまい、凹状欠陥の発生を抑制する効果が弱くなってしまうため、例えば、Ar100%とするのが望ましい。
(第五工程)
上記のような第一工程〜第四工程を行った後、第五工程として、必要に応じて、例えばさらに犠牲酸化処理を行うことによって、SOI層の厚さが所望の厚さとなるように調整することができる。
この犠牲酸化処理自体は、第三工程と同じように、従来と同様の方法とすることができる。
以上のような本発明の貼り合わせウエーハの製造方法により、SOI層等の薄膜の汚染や面粗さを悪化させることもなく、剥離後の薄膜に残留するイオン注入によるダメージを除去するとともに、従来方法では多発していた薄膜表面の凹状欠陥の発生を著しく抑制することができる。すなわち、デバイス特性がより優れた貼り合わせウエーハを得ることが可能である。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
本発明の貼り合わせSOIウエーハの製造方法を用い、SOIウエーハを製造する。
チョクラルスキー法により作製された結晶方位〈100〉で、導電型がp型で、抵抗率が10Ω・cmのシリコン単結晶インゴットをスライスして、これを加工することによって直径300mmのシリコン鏡面ウエーハを作製した。これらをボンドウエーハとベースウエーハに分け、図2の各手順にしたがって、表面に薄膜状のSOI層を有するSOIウエーハをサンプルとして得た。
なお、SOI層の厚さを400nm、埋め込み酸化膜の厚さを150nmとした。また、イオン注入条件として、注入したイオンをHイオンとし、注入エネルギーを50keV、注入線量を5.0×1016/cmとした。さらに、剥離熱処理は、Nガス雰囲気下で、500℃、2時間の熱処理とした。
このようにして得られた剥離後のSOIウエーハに対し、第一工程として、温度25℃・オゾン濃度が16ppmのオゾン水によって3分間洗浄を行って、貼り合わせウエーハの表面に酸化膜を形成した。その後、酸化膜の厚さを測定した。
その後、第二工程として、H100%、1150℃の雰囲気中で、30secのRTA処理を行った。
この後、第三工程として、犠牲酸化処理を行った。具体的には、パイロジェニック雰囲気下、950℃のパイロジェニック酸化によって150nmの熱酸化膜を形成した後、5%のHF水溶液により、ウエーハ表層に形成された熱酸化膜を除去した。
次に、第四工程として、再度非酸化性ガス雰囲気下での熱処理を行った。ここでは、Ar100%雰囲気下、1200℃、1hrの熱処理を行った。
そして、第五工程として、950℃のパイロジェニック酸化を行った後、5%のHF水溶液によってウエーハ表層に形成された熱酸化膜を除去し、SOI層が所望の厚さになるように調整した。
その後、SOIウエーハの表面の面粗さを評価するために、AFMによって30μm角の測定を行い、P−V(Peak to Valley)値と凹状欠陥の密度を評価した。
(比較例1、2)
実施例1において、第一工程におけるSOIウエーハの表面の洗浄を、75℃のNHOH/H/HO混合溶液(混合比率は28wt%NHOH:30wt%H:HO=1:1:20)によって3分間行った(比較例1)以外は実施例1と同様の条件でSOIウエーハを作製した。そして実施例1と同様の評価を行った。
また、実施例1において、第一工程におけるSOIウエーハの表面の洗浄を、濃度1.5%のHF溶液で行った(比較例2)以外は実施例1と同様の条件でSOIウエーハを作製し、実施例1と同様の評価を行った。
第一工程後の酸化膜の厚さの測定結果から、第一工程後の実施例1のウエーハの表面に形成された酸化膜の厚さは1nmであった。比較例1のウエーハ表面の酸化膜の厚さは1.2nmであった。比較例2のウエーハは、第一工程の処理によって表面の酸化膜が除去されたため、酸化膜は存在しなかった。
また、別途作製した第二工程後のSOIウエーハに対し、酸化膜のピット密度を決定するため、H100%で1050℃、5secのRTA処理後、酸化膜表面の2μm角をAFMにより測定し、ピット密度を算出した。その結果、実施例1のウエーハ表面のピット密度は2.5×10個/cmであり、比較例1のウエーハでは1×10個/cmであった。比較例2のウエーハは、第一工程の処理によって表面に酸化膜を形成するのではなく、表面酸化膜が除去されたため、その表面のピット密度を評価することができなかった。
第五工程後のAFM測定の結果から、実施例1のウエーハ表面のP−V値は2.5nmであり、比較例1のウエーハでは3.0nm、比較例2のウエーハでは4.5nmであった。この結果から、実施例1と比較例1のウエーハ表面は、比較的平坦であることが分かった。これに対し、比較例2で作製したSOIウエーハは、水素含有雰囲気下でのRTA処理後に、その表面に面方位に依存したステップが発生したためにP−V値が悪化し、平坦な表面を得ることができなかったと思われる。
また、凹状欠陥の密度は、実施例1のウエーハ表面に2×10個/cm、比較例1のウエーハでは3×10個/cm、比較例2のウエーハでは1×10個/cmであった。この結果より、実施例1のSOIウエーハの表面は、比較例1のウエーハ表面に比べ凹状欠陥の発生が抑制されていることが分かった。
以上の結果より、貼り合わせウエーハの薄膜の表面をオゾン水によって洗浄して、水素含有雰囲気下でRTA処理を行うことによって、表面が平坦であり、かつナノレベルの深さのピットである凹状欠陥の発生が少ない貼り合わせウエーハを作製することができる。
(実施例2、3)
実施例1において、第一工程と第二工程の間に、SOI層表面に厚さ3nm(実施例2)、4nm(実施例3)の酸化膜を形成するためのRTO処理を行った以外は、実施例1と同様の条件でSOIウエーハの作製を行い、そして各々実施例1と同様の評価を行った。
その結果、実施例2のSOIウエーハは、第一工程後に形成された酸化膜の厚さは3.0nmであり、また第二工程後の酸化膜表面のピット密度は2.3×10個/cmであり、その表面が不均一であることが分かった。そして第五工程後のウエーハ表面のP−V値は2.3nmであり、凹状欠陥密度は3×10個/cmであった。この結果から、実施例2のSOIウエーハの表面は実施例1と同じぐらい平坦であり、また、凹状欠陥の少ないものであることが分かった。
実施例3のSOIウエーハも、第一工程後に形成された酸化膜の厚さは4.0nmであり、また第二工程後の酸化膜表面のピット密度は2.0×10個/cmであり、その表面は実施例1、2と同様に不均一であることが分かった。そして第五工程後のウエーハ表面のP−V値は2.1nmであり、凹状欠陥密度は4×10個/cmであり、実施例3のSOIウエーハも実施例1、2のSOIウエーハと同様に表面が平坦であり、また凹状欠陥の少ないものであることが分かった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、本例ではSOIウエーハを例に挙げて説明したが、これに限定されず、各種の貼り合わせウエーハに適用することも可能である。
本発明の貼り合わせウエーハの製造方法の工程の一例を示すフロー図である。 イオン注入剥離法を用いてSOIウエーハを製造する手順の一例を示すフロー図である。
符号の説明
1…ベースウエーハ、 2…ボンドウエーハ、 3…酸化膜、 4…微小気泡層(封入層)、 5…剥離ウエーハ、 6…SOIウエーハ、 7…SOI層、 8…ダメージ層。

Claims (5)

  1. 少なくとも、ガスイオンの注入により形成された微小気泡層を有するボンドウエーハと支持基板となるベースウエーハとを接合し、前記微小気泡層を境界としてボンドウエーハを剥離してベースウエーハ上に薄膜を形成するイオン注入剥離法によって貼り合わせウエーハを製造する方法において、
    前記ボンドウエーハを剥離した後の貼り合わせウエーハを、オゾン水で洗浄する第一工程を行ってから、水素含有雰囲気下でRTA処理する第二工程を行い、次に、酸化性ガス雰囲気下で熱処理を行って前記貼り合わせウエーハの表層に熱酸化膜を形成した後、該熱酸化膜を除去する第三工程を行い、その後、非酸化性ガス雰囲気下で熱処理する第四工程を行うことを特徴とする貼り合わせウエーハの製造方法。
  2. 前記第一工程において、オゾン水で洗浄した後に、前記薄膜表面に厚さ1nm〜4nmの酸化膜を形成するためのRTO処理を行うことを特徴とする請求項1に記載の貼り合わせウエーハの製造方法。
  3. 前記第二工程での熱処理において、熱処理温度を1100℃以上1250℃以下とすることを特徴とする請求項1または請求項2に記載の貼り合わせウエーハの製造方法。
  4. 前記第四工程での熱処理において、前記非酸化性ガス雰囲気をAr100%とすることを特徴とする請求項1ないし請求項3のいずれか一項に記載の貼り合わせウエーハの製造方法。
  5. 前記第四工程後に、さらに、酸化性ガス雰囲気下で熱処理を行って前記薄膜の表面に熱酸化膜を形成し、該熱酸化膜を除去する第五工程を行うことを特徴とする請求項1ないし請求項4のいずれか一項に記載の貼り合わせウエーハの製造方法。
JP2007196467A 2007-07-27 2007-07-27 貼り合わせウエーハの製造方法 Active JP5135935B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007196467A JP5135935B2 (ja) 2007-07-27 2007-07-27 貼り合わせウエーハの製造方法
CN2008801006440A CN101765901B (zh) 2007-07-27 2008-07-03 贴合晶片的制造方法
KR1020107001557A KR101462397B1 (ko) 2007-07-27 2008-07-03 접합 웨이퍼의 제조 방법
PCT/JP2008/001754 WO2009016795A1 (ja) 2007-07-27 2008-07-03 貼り合わせウエーハの製造方法
US12/452,085 US8173521B2 (en) 2007-07-27 2008-07-03 Method for manufacturing bonded wafer
EP08776766.1A EP2175477B1 (en) 2007-07-27 2008-07-03 Bonded wafer manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007196467A JP5135935B2 (ja) 2007-07-27 2007-07-27 貼り合わせウエーハの製造方法

Publications (2)

Publication Number Publication Date
JP2009032972A JP2009032972A (ja) 2009-02-12
JP5135935B2 true JP5135935B2 (ja) 2013-02-06

Family

ID=40304039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007196467A Active JP5135935B2 (ja) 2007-07-27 2007-07-27 貼り合わせウエーハの製造方法

Country Status (6)

Country Link
US (1) US8173521B2 (ja)
EP (1) EP2175477B1 (ja)
JP (1) JP5135935B2 (ja)
KR (1) KR101462397B1 (ja)
CN (1) CN101765901B (ja)
WO (1) WO2009016795A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8252700B2 (en) * 2009-01-30 2012-08-28 Covalent Materials Corporation Method of heat treating silicon wafer
FR2943458B1 (fr) * 2009-03-18 2011-06-10 Soitec Silicon On Insulator Procede de finition d'un substrat de type "silicium sur isolant" soi
JP5387451B2 (ja) * 2010-03-04 2014-01-15 信越半導体株式会社 Soiウェーハの設計方法及び製造方法
JP5387450B2 (ja) * 2010-03-04 2014-01-15 信越半導体株式会社 Soiウェーハの設計方法及び製造方法
JP5703920B2 (ja) * 2011-04-13 2015-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
CN102280378B (zh) * 2011-08-31 2016-06-29 上海华虹宏力半导体制造有限公司 Sonos结构的形成方法
CN102280387B (zh) * 2011-08-31 2016-05-04 上海华虹宏力半导体制造有限公司 Sonos结构和sonos存储器的形成方法
JP5704039B2 (ja) * 2011-10-06 2015-04-22 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP5927894B2 (ja) 2011-12-15 2016-06-01 信越半導体株式会社 Soiウェーハの製造方法
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせsoiウェーハの製造方法
JP5673572B2 (ja) 2012-01-24 2015-02-18 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP6086031B2 (ja) 2013-05-29 2017-03-01 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6107709B2 (ja) * 2014-03-10 2017-04-05 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP6036732B2 (ja) 2014-03-18 2016-11-30 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6344271B2 (ja) * 2015-03-06 2018-06-20 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
JP6380245B2 (ja) * 2015-06-15 2018-08-29 信越半導体株式会社 Soiウェーハの製造方法
JP6473970B2 (ja) * 2015-10-28 2019-02-27 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Soiウエーハの製造方法
US7256104B2 (en) * 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
WO2005027214A1 (ja) * 2003-09-10 2005-03-24 Shin-Etsu Handotai Co., Ltd. 積層基板の洗浄方法及び基板の貼り合わせ方法並びに貼り合せウェーハの製造方法
WO2006035864A1 (ja) * 2004-09-30 2006-04-06 Shin-Etsu Handotai Co., Ltd. Soiウエーハの洗浄方法
DE602004022882D1 (de) * 2004-12-28 2009-10-08 Soitec Silicon On Insulator Ner geringen dichte von löchern
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Soiウェーハの製造方法
CN101151708A (zh) 2005-04-06 2008-03-26 信越半导体股份有限公司 Soi晶圆制造方法及用该方法制造的soi晶圆
JP4977999B2 (ja) * 2005-11-21 2012-07-18 株式会社Sumco 貼合せ基板の製造方法及びその方法で製造された貼合せ基板

Also Published As

Publication number Publication date
KR101462397B1 (ko) 2014-11-17
WO2009016795A1 (ja) 2009-02-05
CN101765901B (zh) 2012-06-13
US8173521B2 (en) 2012-05-08
EP2175477A4 (en) 2010-10-20
KR20100033414A (ko) 2010-03-29
JP2009032972A (ja) 2009-02-12
EP2175477B1 (en) 2017-01-04
EP2175477A1 (en) 2010-04-14
CN101765901A (zh) 2010-06-30
US20100120223A1 (en) 2010-05-13

Similar Documents

Publication Publication Date Title
JP5135935B2 (ja) 貼り合わせウエーハの製造方法
JP4526818B2 (ja) 貼り合わせウエーハの製造方法
JP4509488B2 (ja) 貼り合わせ基板の製造方法
JP4715470B2 (ja) 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP2006216826A (ja) Soiウェーハの製造方法
US20130089968A1 (en) Method for finishing silicon on insulator substrates
TW201705382A (zh) 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層
WO2013102968A1 (ja) 貼り合わせsoiウェーハの製造方法
JP2009176860A (ja) 貼り合わせウェーハの製造方法
TWI355711B (en) Method of producing simox wafer
TWI685019B (zh) 絕緣體上矽晶圓的製造方法
JP5522175B2 (ja) Soiウェーハの製造方法
JP2003347176A (ja) 貼り合わせウェーハの製造方法
JP5320954B2 (ja) Soiウェーハの製造方法
JP2010098167A (ja) 貼り合わせウェーハの製造方法
JP5541136B2 (ja) 貼り合わせsoiウエーハの製造方法
JP2016201454A (ja) Soiウェーハの製造方法
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
JP5125194B2 (ja) 貼り合わせウエーハの製造方法
JP6111678B2 (ja) GeOIウェーハの製造方法
JP7251419B2 (ja) 貼り合わせsoiウェーハの製造方法
JP2006013179A (ja) Soiウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121029

R150 Certificate of patent or registration of utility model

Ref document number: 5135935

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151122

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250