JP5387450B2 - Ｓｏｉウェーハの設計方法及び製造方法 - Google Patents
Ｓｏｉウェーハの設計方法及び製造方法 Download PDFInfo
- Publication number
- JP5387450B2 JP5387450B2 JP2010047885A JP2010047885A JP5387450B2 JP 5387450 B2 JP5387450 B2 JP 5387450B2 JP 2010047885 A JP2010047885 A JP 2010047885A JP 2010047885 A JP2010047885 A JP 2010047885A JP 5387450 B2 JP5387450 B2 JP 5387450B2
- Authority
- JP
- Japan
- Prior art keywords
- thickness
- insulating layer
- soi
- buried insulating
- soi wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000013461 design Methods 0.000 title claims description 28
- 238000000206 photolithography Methods 0.000 claims description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 235000012431 wafers Nutrition 0.000 description 124
- 239000010408 film Substances 0.000 description 67
- 238000004088 simulation Methods 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 230000007261 regionalization Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 238000001579 optical reflectometry Methods 0.000 description 5
- 238000002310 reflectometry Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 3
- 229910052753 mercury Inorganic materials 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- MKYBYDHXWVHEJW-UHFFFAOYSA-N N-[1-oxo-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propan-2-yl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(C(C)NC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 MKYBYDHXWVHEJW-UHFFFAOYSA-N 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11809—Microarchitecture
- H01L2027/11851—Technology used, i.e. design rules
- H01L2027/11857—SOS, SOI technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Recrystallisation Techniques (AREA)
- Optical Integrated Circuits (AREA)
Description
本発明は、埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハの設計方法及び製造方法に関し、特に製造後に行われるフォトリソグラフィに適したＳＯＩウェーハの設計方法及び製造方法に関する。
近年、多層膜構造を持つ半導体基板としてＳＯＩウェーハがデバイス作製に用いられている。例えば、ＣＰＵ、ロジック、メモリ、又はＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ）関係の物理センサー、バイオセンサー、ＲＦデバイスなど様々なデバイスがＳＯＩウェーハを用いて作られている。
このＳＯＩウェーハの作製方法として、ウェーハ貼り合わせ法とＳＩＭＯＸ法が一般的に知られており、貼り合わせ法の一つであるイオン注入剥離法（スマートカット（登録商標）法とも呼ばれる）が特許文献１に提案されている。この方法は、２枚のシリコンウェーハの少なくとも一方に酸化膜を形成し、一方のウェーハ（ボンドウェーハ）の一主面に水素イオン、または希ガスイオンの少なくとも一種類を注入し、ウェーハ内部にイオン注入層を形成させた後、イオン注入した面と他方のシリコンウェーハの一主面とを酸化膜を介して密着させ、その後、３００℃〜６００℃、或いはそれ以上の温度の熱処理を加えてイオン注入層で剥離する方法であり、±１０ｎｍ以下のＳＯＩ層膜厚均一性を有する薄膜ＳＯＩウェーハを容易に作製できる優位性と、剥離したボンドウェーハを複数回再利用しコスト低減が図れる優位性を有している。
一方、ＳＩＭＯＸ法は、シリコンウェーハの内部に高濃度の酸素イオンを注入して酸素
イオン注入層を形成し、その後１３００℃程度の高温でアニール処理を行うことにより、
シリコンウェーハ中に埋め込み酸化膜（ＢＯＸ層）を形成し、その表面側の層をＳＯＩ層
として使用する方法である。
イオン注入層を形成し、その後１３００℃程度の高温でアニール処理を行うことにより、
シリコンウェーハ中に埋め込み酸化膜（ＢＯＸ層）を形成し、その表面側の層をＳＯＩ層
として使用する方法である。
このようにして作製されたＳＯＩウェーハに、その後デバイスパターンが形成されるが、この際のパターンサイズはＭＥＭＳ、ＲＦデバイス等に用いられる比較的大きなサイズのパターンから、最先端の微細化の進んだＣＰＵ、ロジック、メモリ等に用いられる微細なパターンまで様々である。このような各種のデザインルールのデバイスパターンの形成にはフォトリソグラフィが使われており、フォトリソグラフィは各種デバイス製造に用いられるパターン形成に使われる最も重要なプロセスの１つとなっている。
このフォトリソグラフィで用いられている露光光の波長としては、その加工サイズ等に応じて、可視光領域から深紫外光（ＤＵＶ）領域が用いられている。具体的には、用いられる露光波長はデザインルール等によって異なり、例えば、上記したＭＥＭＳなどの比較的大きいサイズパターン形成の場合には、波長４３６ｎｍや３６５ｎｍの水銀ランプなどが、また、先端のＣＰＵ、ロジック、メモリなどでは、２４８ｎｍや１９３ｎｍのエキシマレーザなどが用いられている。さらに将来的には、１３．５ｎｍの極端紫外光（ＥＵＶ）が露光に用いられると考えられる。
このようなウェーハ上に露光されるパターンの像の線幅均一性を向上することを目的とし、照明光の反射方向をそれぞれ制御可能な複数のミラー素子を含む反射素子アレイとしてのデジタルマイクロデバイスを配置し、その各ミラー素子の反射角を独立に制御することによって照度分布を制御する露光装置が開示されており、露光光の波長として２４８ｎｍや１９３ｎｍなどを用いることや、フォトリソグラフィを行うウェーハにＳＯＩウェーハを用いることが記載されている（特許文献２参照）。
上記したような、デバイス製造工程中のフォトリソグラフィにおいて、ＳＯＩウェーハ面内のＳＯＩ層膜厚の変動によって、露光光の反射率が大きく変動することによりレジストへの露光の光強度が変わり、露光ムラを生じるという問題があった。その結果、現像するパターンにパターンボケ、パターンシフトなどが発生して設計とのずれを生じてしまい、更に後のエッチング、膜付け、イオンインプランテーション等によるＳＯＩウェーハのパターン形成に設計とのずれが起こり、デバイス電気特性にバラツキが生じてしまうことがあった。
本発明は前述のような問題に鑑みてなされたもので、フォトリソグラフィを行う際に、ＳＯＩウェーハのＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハの設計方法及び製造方法を提供することを目的とする。
上記目的を達成するために、本発明によれば、波長λの露光光を用いて行われるフォトリソグラフィに適した、埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハの設計方法であって、前記露光光の波長λに応じて前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計することを特徴とするＳＯＩウェーハの設計方法が提供される。
このように、前記露光光の波長λに応じて前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計すれば、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができ、パターン形成を精度良く行うことができるＳＯＩウェーハを設計できる。
このとき、前記ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計することができる。
このように、前記ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計すれば、ＳＯＩウェーハの埋め込み絶縁層の厚さを、具体的にフォトリソグラフィで用いられる露光光の波長λに応じて設計することができ、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を効果的に抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを設計できる。
このように、前記ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計すれば、ＳＯＩウェーハの埋め込み絶縁層の厚さを、具体的にフォトリソグラフィで用いられる露光光の波長λに応じて設計することができ、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を効果的に抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを設計できる。
またこのとき、前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層とすることができる。
このように、前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層と様々な絶縁層を適用しても、本発明により、フォトリソグラフィを行う際にＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを設計できる。
このように、前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層と様々な絶縁層を適用しても、本発明により、フォトリソグラフィを行う際にＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを設計できる。
また、本発明によれば、波長λの露光光を用いて行われるフォトリソグラフィに適した、埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハの製造方法であって、少なくとも、製造後のＳＯＩウェーハに行われる前記フォトリソグラフィで用いる露光光の波長λに応じて、前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計する工程と、前記設計した厚さの埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハを作製する工程とを有することを特徴とするＳＯＩウェーハの製造方法が提供される。
このように、少なくとも、製造後のＳＯＩウェーハに行われる前記フォトリソグラフィで用いる露光光の波長λに応じて、前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計する工程と、前記設計した厚さの埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハを作製する工程とを有する製造方法であれば、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができ、パターン形成を精度良く行うことができるＳＯＩウェーハを製造できる。
またこのとき、前記ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計することができる。
このように、前記ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計すれば、ＳＯＩウェーハの埋め込み絶縁層の厚さを、具体的にフォトリソグラフィで用いられる露光光の波長λに応じて設計することができ、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を効果的に抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを製造できる。
このように、前記ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計すれば、ＳＯＩウェーハの埋め込み絶縁層の厚さを、具体的にフォトリソグラフィで用いられる露光光の波長λに応じて設計することができ、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を効果的に抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを製造できる。
またこのとき、前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層とすることができる。
このように、前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層と様々な絶縁層を適用しても、本発明により、フォトリソグラフィを行う際にＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを製造できる。
このように、前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層と様々な絶縁層を適用しても、本発明により、フォトリソグラフィを行う際にＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができるＳＯＩウェーハを製造できる。
本発明では、波長λの露光光を用いて行われるフォトリソグラフィに適した、埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハの製造方法において、少なくとも、製造後のＳＯＩウェーハに行われる前記フォトリソグラフィで用いる露光光の波長λに応じて、前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計する工程と、前記設計した厚さの埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハを作製する工程とを有するので、ＳＯＩウェーハにフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができ、パターン形成を精度良く行うことができるＳＯＩウェーハを製造できる。また、本発明によって製造されたＳＯＩウェーハは、露光光の反射率をバルクシリコンと同等にすることができるので、バルクシリコンのフォトリソグラフィ条件（レジスト膜厚、反射防止膜厚、露光条件など）をそのまま使用できるという利点がある。
以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
従来、デバイス製造工程中のフォトリソグラフィにおいて、ＳＯＩウェーハの面内のＳＯＩ層膜厚の変動によって、露光光の反射率が大きく変動することによりレジストへの露光の光強度が変わり、露光ムラを生じるという問題があった。その結果、現像後のレジストパターンに設計とのずれを生じ、更に後のエッチング、膜付け、イオンインプランテーション等によるＳＯＩウェーハのパターン形成に設計とのずれが起こり、デバイス電気特性にバラツキが生じてしまうことがあった。
従来、デバイス製造工程中のフォトリソグラフィにおいて、ＳＯＩウェーハの面内のＳＯＩ層膜厚の変動によって、露光光の反射率が大きく変動することによりレジストへの露光の光強度が変わり、露光ムラを生じるという問題があった。その結果、現像後のレジストパターンに設計とのずれを生じ、更に後のエッチング、膜付け、イオンインプランテーション等によるＳＯＩウェーハのパターン形成に設計とのずれが起こり、デバイス電気特性にバラツキが生じてしまうことがあった。
そこで、本発明者はこのような問題を解決すべく鋭意検討を重ねた。そして、露光光の波長と埋め込み絶縁層の厚さに着目し、これらを変化させた際のＳＯＩ層膜厚と露光光の反射率との関係についてのシミュレーションを行った。
図１は、波長λが１９３ｎｍのＡｒＦレーザを埋め込み絶縁層の厚さの異なるＳＯＩウェーハに露光した際の露光光の反射率とＳＯＩ層膜厚との関係についてのシミュレーション結果を示している。反射率の変化は図中の色の濃淡により表しており、白色に近い方が反射率が高いことを示している。
図１の埋め込み絶縁層厚及びＳＯＩ層膜厚と反射率との関係から分かるように、埋め込み絶縁層の厚さが６２ｎｍ、１２４ｎｍ、１８６ｎｍ付近では、ＳＯＩ層膜厚の変動に対して、反射率の変動がなくなっている（反射率を示す色の変化がなくなっている）。
図１の埋め込み絶縁層厚及びＳＯＩ層膜厚と反射率との関係から分かるように、埋め込み絶縁層の厚さが６２ｎｍ、１２４ｎｍ、１８６ｎｍ付近では、ＳＯＩ層膜厚の変動に対して、反射率の変動がなくなっている（反射率を示す色の変化がなくなっている）。
図５は、埋め込み絶縁層の厚さが１４５ｎｍのＳＯＩウェーハに対し、波長λが１９３ｎｍのＡｒＦレーザを露光した際のＳＯＩ層膜厚変動に対する反射率を測定した結果を示したものである。
図５に示すように、ＳＯＩ層膜厚が３０ｎｍ以下になるとＳＯＩ層膜厚の変動で反射率が大きく変化している。従って、３０ｎｍ以下のＳＯＩ層膜厚を有するＳＯＩウェーハに対してＡｒＦレーザーを用いたフォトリソグラフィを行う際、ＳＯＩ層が面内で膜厚分布を有すると、ＳＯＩ層の面内の位置によってＳＯＩウェーハ表面に塗布されたフォトレジストに対する感光状態が変わり、露光後の現像するレジストパターンに設計とのずれを引き起こしてしまう。その結果、作製されるデバイス特性のバラツキが生じることになる。
図５に示すように、ＳＯＩ層膜厚が３０ｎｍ以下になるとＳＯＩ層膜厚の変動で反射率が大きく変化している。従って、３０ｎｍ以下のＳＯＩ層膜厚を有するＳＯＩウェーハに対してＡｒＦレーザーを用いたフォトリソグラフィを行う際、ＳＯＩ層が面内で膜厚分布を有すると、ＳＯＩ層の面内の位置によってＳＯＩウェーハ表面に塗布されたフォトレジストに対する感光状態が変わり、露光後の現像するレジストパターンに設計とのずれを引き起こしてしまう。その結果、作製されるデバイス特性のバラツキが生じることになる。
本発明者はこれらの結果から、フォトリソグラフィのレジスト感光に用いる露光光の波長λに対して、ＳＯＩウェーハの埋め込み絶縁層の膜厚を適切に設計した膜厚を選択することで、ＳＯＩ層膜厚が変動しても反射率が変化しないようにすることが可能になると考えた。そして、様々な条件でシミュレーション及び実験を行い精査して、本発明を完成させた。
図１０に本発明のＳＯＩウェーハの設計方法及び製造方法で設計、製造するＳＯＩウェーハの一例の概略図を示す。図１０に示すように、ＳＯＩウェーハ１０は、支持基板となるベースウェーハ３上の埋め込み絶縁層２上にＳＯＩ層１が形成されている。
このＳＯＩウェーハ１０にフォトリソグラフィが行われる際に用いられる露光光の波長としては、可視光領域からＤＵＶ領域が用いられており、ＳＯＩウェーハ１０の加工サイズ等に応じて適宜決定される。
このＳＯＩウェーハ１０にフォトリソグラフィが行われる際に用いられる露光光の波長としては、可視光領域からＤＵＶ領域が用いられており、ＳＯＩウェーハ１０の加工サイズ等に応じて適宜決定される。
本発明のＳＯＩウェーハの設計方法では、波長λの露光光を用いて行われるフォトリソグラフィに適したＳＯＩウェーハを設計するため、その露光光の波長λに応じてＳＯＩ層膜厚の変動に伴う露光光の反射率の変動を抑制する様にＳＯＩウェーハの埋め込み絶縁層の厚さを設計する。
具体的には、埋め込み絶縁層の厚さをｄ、埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計することができる。
具体的には、埋め込み絶縁層の厚さをｄ、埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計することができる。
このようにＳＯＩウェーハの埋め込み絶縁層の厚さを設計すれば、ＳＯＩウェーハのフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑えることができ、パターン形成を精度良く行うことができるＳＯＩウェーハを設計することができる。
図１−４及び表１に、波長λの露光光をＳＯＩウェーハに露光した場合の埋め込み絶縁層の厚さに対するＳＯＩ層膜厚と露光光の反射率との関係についてのシミュレーションを行った結果を示す。ここで、ベースウェーハをシリコン、埋め込み絶縁層をシリコン酸化膜とし、その屈折率をそれぞれ表１に示す値としてシミュレーションを行った。
上記したように、図１は、波長λが１９３ｎｍのＡｒＦレーザを用いた場合のシミュレーション結果を示している。図１に示すように、埋め込み絶縁層の厚さが６２ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。ここで、６２ｎｍの正の倍数は、式（１／２）×（λ／ｎ）×Ａから求めた値と一致する。
上記したように、図１は、波長λが１９３ｎｍのＡｒＦレーザを用いた場合のシミュレーション結果を示している。図１に示すように、埋め込み絶縁層の厚さが６２ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。ここで、６２ｎｍの正の倍数は、式（１／２）×（λ／ｎ）×Ａから求めた値と一致する。
図２は、波長λが２４８ｎｍのＫｒＦレーザを用いた場合のシミュレーション結果を示している。図２に示すように、埋め込み絶縁層の厚さが８２．２ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。
図３は、波長λが３６５ｎｍの水銀ランプのｉ線を用いた場合のシミュレーション結果を示している。図３に示すように、埋め込み絶縁層の厚さが１２３．８ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。
図４は、波長λが４３６ｎｍの水銀ランプのｇ線を用いた場合のシミュレーション結果を示している。図４に示すように、埋め込み絶縁層の厚さが１４８．６ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。
また、波長λが１３．５ｎｍのＥＵＶを用いた場合（図なし）には、埋め込み絶縁層の厚さが６．９ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなる結果となった。
図３は、波長λが３６５ｎｍの水銀ランプのｉ線を用いた場合のシミュレーション結果を示している。図３に示すように、埋め込み絶縁層の厚さが１２３．８ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。
図４は、波長λが４３６ｎｍの水銀ランプのｇ線を用いた場合のシミュレーション結果を示している。図４に示すように、埋め込み絶縁層の厚さが１４８．６ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなっている。
また、波長λが１３．５ｎｍのＥＵＶを用いた場合（図なし）には、埋め込み絶縁層の厚さが６．９ｎｍの正の倍数付近でＳＯＩ層膜厚の変動に対する反射率の変動がなくなる結果となった。
表１はこれらの結果をまとめたものである。このように、埋め込み絶縁層の厚さｄを、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすように設計することで、ＳＯＩ層膜厚変動の影響を受けずに露光光の反射率を一定とすることができ、さらに反射率を埋め込み絶縁層の厚さが０の状態、すなわちバルクシリコンと同じにすることができる。
このとき、埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層とすることができる。
このように、埋め込み絶縁層をシリコン酸化膜に限らず、シリコン窒化膜やシリコン酸化窒化膜としても、その屈折率を用いて埋め込み絶縁層の厚さを設計すれば良い。
また、埋め込み絶縁層が複数層積層した積層絶縁層の場合には、その積層絶縁層のそれぞれの層の埋め込み絶縁層の厚さと屈折率の積の値（ｄ×ｎ）を全ての層分足して求めた和の値が（１／２）×λ×Ａを満たすように、それぞれの埋め込み絶縁層の厚さを設計すれば良い。例えば、積層絶縁層が２層の場合には、第１の埋め込み絶縁層の厚さをｄ１、屈折率をｎ１、第２の埋め込み絶縁層の厚さをｄ２、屈折率をｎ２とした時、
ｄ１×ｎ１＋ｄ２×ｎ２＝（１／２）×λ×Ａを満たすようにすれば良い。
このように、埋め込み絶縁層をシリコン酸化膜に限らず、シリコン窒化膜やシリコン酸化窒化膜としても、その屈折率を用いて埋め込み絶縁層の厚さを設計すれば良い。
また、埋め込み絶縁層が複数層積層した積層絶縁層の場合には、その積層絶縁層のそれぞれの層の埋め込み絶縁層の厚さと屈折率の積の値（ｄ×ｎ）を全ての層分足して求めた和の値が（１／２）×λ×Ａを満たすように、それぞれの埋め込み絶縁層の厚さを設計すれば良い。例えば、積層絶縁層が２層の場合には、第１の埋め込み絶縁層の厚さをｄ１、屈折率をｎ１、第２の埋め込み絶縁層の厚さをｄ２、屈折率をｎ２とした時、
ｄ１×ｎ１＋ｄ２×ｎ２＝（１／２）×λ×Ａを満たすようにすれば良い。
このような様々な埋め込み絶縁層を適用しても本発明により、フォトリソグラフィを行う際にＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができる、フォトリソグラフィに適したＳＯＩウェーハを設計できる。
次に、本発明のＳＯＩウェーハの製造方法について説明する。
まず、上記した本発明のＳＯＩウェーハの設計方法と同様にして、製造後のＳＯＩウェーハに行われるフォトリソグラフィで用いる露光光の波長λに応じて、ＳＯＩ層膜厚の変動に伴う露光光の反射率の変動を抑制する様にＳＯＩウェーハの埋め込み絶縁層の厚さを設計する。
まず、上記した本発明のＳＯＩウェーハの設計方法と同様にして、製造後のＳＯＩウェーハに行われるフォトリソグラフィで用いる露光光の波長λに応じて、ＳＯＩ層膜厚の変動に伴う露光光の反射率の変動を抑制する様にＳＯＩウェーハの埋め込み絶縁層の厚さを設計する。
具体的には、埋め込み絶縁層の厚さをｄ、埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計することができる。
そして、図１０に示すような、支持基板となるベースウェーハ３上の埋め込み絶縁層２上にＳＯＩ層１が形成されたＳＯＩウェーハ１０を作製する。この際、埋め込み絶縁層２の厚さを設計した厚さにする。
そして、図１０に示すような、支持基板となるベースウェーハ３上の埋め込み絶縁層２上にＳＯＩ層１が形成されたＳＯＩウェーハ１０を作製する。この際、埋め込み絶縁層２の厚さを設計した厚さにする。
ここで、ＳＯＩウェーハ１０の作製は、例えば、ベースウェーハ３、ボンドウェーハとなる２枚のシリコンウェーハを用意し、少なくともその一方に上記設計した厚さの埋め込み絶縁層２を形成し、ベースウェーハ３とボンドウェーハとを貼り合わせ、ボンドウェーハを薄膜化する貼り合わせ法で作製することができる。
また、ＳＯＩウェーハ１０のＳＯＩ層１を形成するための薄膜化は、研削及び研磨により行うことができるし、あるいはイオン注入剥離法により行っても良い。イオン注入剥離法は、例えば二枚のシリコンウェーハのうち少なくとも一方にシリコン酸化膜を形成すると共に、一方のウェーハ（ボンドウェーハ）の表面から水素イオンまたは希ガスイオンの少なくとも一種類を注入し、ボンドウェーハ内部の表面近傍に微小気泡層（封入層）を形成させた後、ボンドウェーハをイオン注入面側でシリコン酸化膜を介して他方のウェーハ（ベースウェーハ）と密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面（剥離面）としてボンドウェーハを薄膜状に剥離し、さらに熱処理（結合熱処理）を加えて二枚のシリコンウェーハを強固に結合してＳＯＩウェーハとする技術であり、ＳＯＩ層の膜厚均一性が極めて高い薄膜ＳＯＩウェーハが比較的容易に得られる。
イオン注入剥離法はＳＯＩ層やＢＯＸ層の膜厚の制御を容易に、かつ高精度に行うことができるので、本発明のＳＯＩウェーハの製造方法に特に好適に用いることができる。
イオン注入剥離法はＳＯＩ層やＢＯＸ層の膜厚の制御を容易に、かつ高精度に行うことができるので、本発明のＳＯＩウェーハの製造方法に特に好適に用いることができる。
そして、その後作製するＳＯＩウェーハに応じて様々な熱処理を行っても良い。
このようにしてＳＯＩウェーハを製造すれば、ＳＯＩウェーハのフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができ、パターン形成を精度良く行うことができる、フォトリソグラフィに適したＳＯＩウェーハを製造できる。その結果、フォトリソグラフィでの露光後の現像又はその後の各種プロセス（エッチング、膜付け、イオンインプランテーション等）で形成されるデバイスパターンのバラツキをなくし、設計通りにすることが可能になる。
このようにしてＳＯＩウェーハを製造すれば、ＳＯＩウェーハのフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができ、パターン形成を精度良く行うことができる、フォトリソグラフィに適したＳＯＩウェーハを製造できる。その結果、フォトリソグラフィでの露光後の現像又はその後の各種プロセス（エッチング、膜付け、イオンインプランテーション等）で形成されるデバイスパターンのバラツキをなくし、設計通りにすることが可能になる。
また、反射率をバルクシリコン（あるいは、ＳＯＩ表面に形成した膜と同一の膜を形成したバルクシリコン）と同等にすることができるので、フォトリソグラフィで用いるレジスト膜、反射防止膜、トップコート膜（イマージョンリソグラフィの場合）等の膜厚設計等のフォトリソグラフィ条件をバルクシリコンの場合と同じにするとが可能になり、フォトリソグラフィを簡易化することができる。
このとき、埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層とすることができる。
このように、埋め込み絶縁層をシリコン酸化膜に限らず、シリコン窒化膜やシリコン酸化窒化膜としても、その屈折率を用いて埋め込み絶縁層の厚さを設計すれば良い。
このように、埋め込み絶縁層をシリコン酸化膜に限らず、シリコン窒化膜やシリコン酸化窒化膜としても、その屈折率を用いて埋め込み絶縁層の厚さを設計すれば良い。
また、埋め込み絶縁層が複数層積層した積層絶縁層の場合には、上記したように、その積層絶縁層のそれぞれの層の埋め込み絶縁層の厚さと屈折率の積の値（ｄ×ｎ）を全ての層分足して求めた和の値が（１／２）×λ×Ａを満たすように、それぞれの埋め込み絶縁層の厚さを設計すれば良い。
このような様々な絶縁層を適用しても本発明によりフォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑制することができるフォトリソグラフィに適したＳＯＩウェーハを製造できる。
尚、上記の実施形態では埋め込み絶縁層２としてシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜を例示して説明したが、本発明においては、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、ＴｉＯ２などの高誘電率材料からなる絶縁膜（Ｈｉｇｈ−ｋ膜）を適用することも可能である。
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
波長λの露光光を用いて行われるフォトリソグラフィに適したＳＯＩウェーハを、本発明のＳＯＩウェーハの設計方法及び製造方法を用いて製造し、その製造したＳＯＩウェーハに波長λの露光光を露光した際のＳＯＩ層膜厚変動に対する反射率を評価した。ここで、露光光の波長λ及びこの波長λに応じて設計した埋め込み絶縁層の厚さをそれぞれ１９３ｎｍ、１２４ｎｍとした（表１参照）。
波長λの露光光を用いて行われるフォトリソグラフィに適したＳＯＩウェーハを、本発明のＳＯＩウェーハの設計方法及び製造方法を用いて製造し、その製造したＳＯＩウェーハに波長λの露光光を露光した際のＳＯＩ層膜厚変動に対する反射率を評価した。ここで、露光光の波長λ及びこの波長λに応じて設計した埋め込み絶縁層の厚さをそれぞれ１９３ｎｍ、１２４ｎｍとした（表１参照）。
結果を図６に示す。図６に示すように、ＳＯＩ層膜厚変動に対する反射率の変化はなく、一定であることが分かる。これに対し、後述する比較例１では、ＳＯＩ層膜厚変動に対して反射率が大きく変化していることが分かる。
このように、本発明のＳＯＩウェーハの設計方法及び製造方法は、フォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑え、パターン形成を精度良く行うことができる、フォトリソグラフィに適したＳＯＩウェーハを設計及び製造することができることが確認できた。
このように、本発明のＳＯＩウェーハの設計方法及び製造方法は、フォトリソグラフィを行う際に、ＳＯＩ層膜厚変動に伴う露光光の反射率の変動を抑えてレジスト感光状態の変動を抑え、パターン形成を精度良く行うことができる、フォトリソグラフィに適したＳＯＩウェーハを設計及び製造することができることが確認できた。
（実施例２−４）
実施例１における露光光の波長λ及びこの波長λに応じて設計した埋め込み絶縁層の厚さをそれぞれ２４８ｎｍ、１６４．５ｎｍ（実施例２）、３６５ｎｍ、１２３．８ｎｍ（実施例３）、４３６ｎｍ、１４８．６ｎｍ（実施例４）とし、実施例１と同様に評価した（表１参照）。
実施例１における露光光の波長λ及びこの波長λに応じて設計した埋め込み絶縁層の厚さをそれぞれ２４８ｎｍ、１６４．５ｎｍ（実施例２）、３６５ｎｍ、１２３．８ｎｍ（実施例３）、４３６ｎｍ、１４８．６ｎｍ（実施例４）とし、実施例１と同様に評価した（表１参照）。
結果を図７−９に示す。図７−９に示すように、いずれの場合でもＳＯＩ層膜厚変動に対する反射率の変化はなく一定であり、実施例１と同様な結果となった。
（比較例１−４）
実施例１−４の埋め込み絶縁層の厚さｄを、ｄ＝（１／２）×（λ／ｎ）×Ａを満たさない厚さにしてＳＯＩウェーハを製造し、実施例１と同様の評価を行った。ここで、埋め込み絶縁層の厚さを、１４５ｎｍ（比較例１）、２００ｎｍ（比較例２−４）とした。
結果を図６−９に示す。図６−９に示すように、比較例１−４のいずれの場合でもＳＯＩ層膜厚変動に対する反射率が大きく変化していることが分かる。
実施例１−４の埋め込み絶縁層の厚さｄを、ｄ＝（１／２）×（λ／ｎ）×Ａを満たさない厚さにしてＳＯＩウェーハを製造し、実施例１と同様の評価を行った。ここで、埋め込み絶縁層の厚さを、１４５ｎｍ（比較例１）、２００ｎｍ（比較例２−４）とした。
結果を図６−９に示す。図６−９に示すように、比較例１−４のいずれの場合でもＳＯＩ層膜厚変動に対する反射率が大きく変化していることが分かる。
従って、このような埋め込み絶縁層の厚さが（１／２）×（λ／ｎ）×Ａを満たさない厚さのＳＯＩウェーハでは、フォトリソグラフィを行う際、ＳＯＩ層が面内で膜厚分布を有すると、ＳＯＩ層の面内の位置によってＳＯＩウェーハ表面に塗布されたフォトレジストに対する感光状態が変わり、露光後の現像するレジストパターンに設計とのずれを引き起こしてしまう。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…ＳＯＩ層、２…埋め込み絶縁層、３…ベースウェーハ、
１０…ＳＯＩウェーハ。
１０…ＳＯＩウェーハ。
Claims (4)
- 波長λの露光光を用いて行われるフォトリソグラフィに適した、埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハの設計方法であって、
前記露光光の波長λに応じて前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計し、該ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計することを特徴とするＳＯＩウェーハの設計方法。 - 前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層とすることを特徴とする請求項１に記載のＳＯＩウェーハの設計方法。
- 波長λの露光光を用いて行われるフォトリソグラフィに適した、埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハの製造方法であって、
少なくとも、製造後のＳＯＩウェーハに行われる前記フォトリソグラフィで用いる露光光の波長λに応じて、前記ＳＯＩウェーハの埋め込み絶縁層の厚さを設計し、該ＳＯＩウェーハの埋め込み絶縁層の厚さの設計を、前記埋め込み絶縁層の厚さをｄ、前記埋め込み絶縁層の屈折率をｎ、及びＡを任意の正の整数とした時、ｄ＝（１／２）×（λ／ｎ）×Ａを満たすような厚さｄに設計する工程と、前記設計した厚さの埋め込み絶縁層上にＳＯＩ層が形成されたＳＯＩウェーハを作製する工程とを有することを特徴とするＳＯＩウェーハの製造方法。 - 前記埋め込み絶縁層をシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のいずれか、又はこれらを複数層積層した積層絶縁層とすることを特徴とする請求項３に記載のＳＯＩウェーハの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010047885A JP5387450B2 (ja) | 2010-03-04 | 2010-03-04 | Ｓｏｉウェーハの設計方法及び製造方法 |
| PCT/JP2011/000598 WO2011108188A1 (ja) | 2010-03-04 | 2011-02-03 | Ｓｏｉウェーハの設計方法及び製造方法 |
| SG2012059796A SG183290A1 (en) | 2010-03-04 | 2011-02-03 | Method for designing soi wafer and method for manufacturing soi wafer |
| US13/576,889 US8741741B2 (en) | 2010-03-04 | 2011-02-03 | Method for designing SOI wafer and method for manufacturing SOI wafer |
| KR1020127022865A KR101642970B1 (ko) | 2010-03-04 | 2011-02-03 | Ｓｏｉ 웨이퍼의 설계 방법 및 제조 방법 |
| EP11750302.9A EP2544235B1 (en) | 2010-03-04 | 2011-02-03 | Method for producing an soi wafer |
| CN201180012260.5A CN102782851B (zh) | 2010-03-04 | 2011-02-03 | Soi晶片的设计方法及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010047885A JP5387450B2 (ja) | 2010-03-04 | 2010-03-04 | Ｓｏｉウェーハの設計方法及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011187474A JP2011187474A (ja) | 2011-09-22 |
| JP5387450B2 true JP5387450B2 (ja) | 2014-01-15 |
Family
ID=44541859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010047885A Active JP5387450B2 (ja) | 2010-03-04 | 2010-03-04 | Ｓｏｉウェーハの設計方法及び製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8741741B2 (ja) |
| EP (1) | EP2544235B1 (ja) |
| JP (1) | JP5387450B2 (ja) |
| KR (1) | KR101642970B1 (ja) |
| CN (1) | CN102782851B (ja) |
| SG (1) | SG183290A1 (ja) |
| WO (1) | WO2011108188A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5387451B2 (ja) * | 2010-03-04 | 2014-01-15 | 信越半導体株式会社 | Ｓｏｉウェーハの設計方法及び製造方法 |
| JP6107353B2 (ja) * | 2013-04-12 | 2017-04-05 | 株式会社島津製作所 | 表面処理状況モニタリング装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| DE69232432T2 (de) | 1991-11-20 | 2002-07-18 | Canon Kk | Verfahren zur Herstellung einer Halbleiteranordnung |
| JP3363496B2 (ja) * | 1991-11-20 | 2003-01-08 | キヤノン株式会社 | 半導体装置及びその製造方法 |
| US6428894B1 (en) * | 1997-06-04 | 2002-08-06 | International Business Machines Corporation | Tunable and removable plasma deposited antireflective coatings |
| EP1016930A1 (en) * | 1998-12-28 | 2000-07-05 | Infineon Technologies North America Corp. | Bottom antireflective layer operating in destructive interference and absorption modes |
| JP2001144059A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 半導体装置の製造方法 |
| JP3946470B2 (ja) * | 2001-03-12 | 2007-07-18 | 株式会社デンソー | 半導体層の膜厚測定方法及び半導体基板の製造方法 |
| EP1658635A1 (en) | 2003-08-29 | 2006-05-24 | Advanced Micro Devices, Inc. | A method of forming a TEOS cap layer at low temperature and reduced deposition rate |
| DE10339988B4 (de) * | 2003-08-29 | 2008-06-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer antireflektierenden Schicht |
| JP4826994B2 (ja) * | 2004-09-13 | 2011-11-30 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| KR101111436B1 (ko) * | 2004-09-13 | 2012-02-15 | 신에쯔 한도타이 가부시키가이샤 | Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼 |
| JPWO2006085626A1 (ja) | 2005-02-14 | 2008-06-26 | 株式会社ニコン | 露光方法及び装置、並びにデバイス製造方法 |
| JP5003322B2 (ja) * | 2007-07-09 | 2012-08-15 | 信越半導体株式会社 | Ｓｏｉウェーハの評価方法 |
| JP5135935B2 (ja) * | 2007-07-27 | 2013-02-06 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
| CN101308230A (zh) * | 2008-07-03 | 2008-11-19 | 中国科学院上海微系统与信息技术研究所 | 绝缘体上硅基三维楔形模斑转换器及其制备方法 |
-
2010
- 2010-03-04 JP JP2010047885A patent/JP5387450B2/ja active Active
-
2011
- 2011-02-03 WO PCT/JP2011/000598 patent/WO2011108188A1/ja active Application Filing
- 2011-02-03 CN CN201180012260.5A patent/CN102782851B/zh active Active
- 2011-02-03 EP EP11750302.9A patent/EP2544235B1/en active Active
- 2011-02-03 US US13/576,889 patent/US8741741B2/en active Active
- 2011-02-03 KR KR1020127022865A patent/KR101642970B1/ko active IP Right Grant
- 2011-02-03 SG SG2012059796A patent/SG183290A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN102782851A (zh) | 2012-11-14 |
| US8741741B2 (en) | 2014-06-03 |
| US20120295424A1 (en) | 2012-11-22 |
| EP2544235A1 (en) | 2013-01-09 |
| JP2011187474A (ja) | 2011-09-22 |
| WO2011108188A1 (ja) | 2011-09-09 |
| EP2544235B1 (en) | 2017-08-02 |
| SG183290A1 (en) | 2012-09-27 |
| EP2544235A4 (en) | 2013-12-04 |
| CN102782851B (zh) | 2015-06-17 |
| KR20120121909A (ko) | 2012-11-06 |
| KR101642970B1 (ko) | 2016-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9046781B2 (en) | Structure and method for reflective-type mask | |
| TW201839914A (zh) | 特徵尺寸縮減技術(三) | |
| JP4423119B2 (ja) | 反射防止膜及びそれを用いた光学素子 | |
| JP5387450B2 (ja) | Ｓｏｉウェーハの設計方法及び製造方法 | |
| JPH11352669A (ja) | 露光方法および反射型マスク | |
| KR20110119896A (ko) | 비휘발성 메모리 장치 제조 방법 | |
| JP2011249391A (ja) | 反射型フォトマスク及びその製造方法並びにパターン形成方法 | |
| KR101642967B1 (ko) | Ｓｏｉ 웨이퍼의 설계 방법 및 제조 방법 | |
| US8415088B2 (en) | Method for forming a material layer | |
| CN101634806A (zh) | 一种细线宽硅化物阻挡层图案形成方法 | |
| JP2004260050A (ja) | 極限紫外線露光用マスク及びブランク並びにパターン転写方法 | |
| JP2008153395A (ja) | 多層膜反射鏡、露光装置および半導体製造方法 | |
| US8476004B2 (en) | Method for forming photoresist patterns | |
| JP4522040B2 (ja) | 半導体装置の製造方法 | |
| US20130071778A1 (en) | Extreme ultraviolet mask and method of manufacturing the same | |
| TWI621921B (zh) | 形成光阻圖案之方法 | |
| KR20100019706A (ko) | Ｅｕｖ 노광마스크 및 그 형성 방법 | |
| KR100816196B1 (ko) | 반도체 장치 제조를 위한 포토레지스트층 두께 결정 방법 | |
| KR20100025823A (ko) | 반도체 소자의 ｃｄ보상 방법 | |
| KR20100096777A (ko) | Ｅｕｖ 노광마스크 및 그 형성 방법 | |
| JPH038317A (ja) | 半導体装置の製造方法 | |
| KR20040003949A (ko) | 반도체소자의 미세 패턴 형성방법 | |
| KR20000045446A (ko) | 반도체소자의 미세패턴 제조방법 | |
| KR20060038821A (ko) | 반도체소자의 제조방법 | |
| KR20060121348A (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130709 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130821 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130910 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130923 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5387450 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |