KR20000045446A - 반도체소자의 미세패턴 제조방법 - Google Patents

반도체소자의 미세패턴 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 피식각층상에 하드마스크층을 다층으로 형성하되, 각층들간에 식각선택비차가 있는 물질로서 점차로 두께가 감소되도록 형성하고 최상부 하드마스크층을 얇은 감광막패턴으로 패턴닝하여 순차적으로 하드마스크층 패턴을 형성하고, 최하층 하드마스크층패턴을 마스크로 피식각층 패턴을 형성하였으므로, 감광막패턴의 두께를 감소시킬 수 있어 공정의 안정성을 향상시키고, 소자의 고집적화에 유리하며, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 미세패턴 제조방법
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 특히 식각선택비차를 가지는 물질들을 적층하여 다중 하드마스크로 사용하여 감광막패턴의 두께를 감소시킬 수 있도록하여 사진 공정에서의 공정여유도를 증가시켜 소자의 고직접화에 유리하고, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수 ]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
기가 DRAM급의 메모리소자를 개발하면서 각 공정별 여유도에 대한 확인 및 개선작업이 진행되고 있으며, 사진식각 공정에서의 공정여유도 및 분해능을 개선하기 위하여는 감광막의 두께를 감소시키고 있는데, 이는 에칭 여유도를 감소시키는 문제점이 있다.
도 1은 종래 기술에 따른 삼층 레지스트 방법에 의한 반도체소자의 미세패턴 형성 방법을 설명하기 위한 개략도로서, 식각하고자하는 피식각층(10)상에 하부감광막(12)과 하드마스크가 되는 산화막 계열의 중간층(14)을 순차적으로 형성한 후, 상기 중간층(14) 상에 상부 감광막(16) 패턴을 형성한다. 여기서 상기 상부감광막(16) 패턴은 중간층(14)을 식각한 수 있을 정도의 두께만 가지도록 형성하므로, 피식각층(10)의 식각에 필요한 두께 보다는 얇게 형성할 수 있어 공정여유도가 어느정도는 증가된다.
그다음 상기 상부 감광막(16) 패턴을 마스크로하여 중간층(14)을 식각하여 중간층(14) 패턴을 형성하고, 상기 중간층(14) 패턴을 마스크로 상기 노출된 하부 감광막(12)을 제거하여 피식각층(10)을 노출시키는 하부감광막(12) 패턴을 형성하고, 다시 남아 있는 중간층(14) 패턴과 하부 감광막(12) 패턴을 마스크로 노출된 피식각층(10)을 제거하여 피식각층(10) 패턴을 형성한다.
상기와 같은 종래 기술에 따른 삼층 레지스트 공정을 이용한 반도체소자의 미세패턴 제조방법은 상부 감광막을 단층 레지스트 보다 얇게 형성할 수 있어 어느 정도의 공정 분해능 한계치의 개선은 가능하나, 그 정도가 기가급 소자에서 필요로 하는 미세 패턴을 형성하기에는 부족하고, 또한 상기의 삼층 레지스트 공정은 레지스트의 내에칭성 향상에 의해 감광마가의 두께가 얇아지는 현재의 경향에서는 공정상의 이점을 찾기가 어려워지고 있으며, 하부나 상부 감광막이 열에 민감한 수지재리이므로 다층의 하드마스크층을 형성하기도 어려우며, 하부 감광막이 중간층 보다는 부드러운 물질이므로 상부에 적층되는 막들이나 자체의 무게로 인하여 무너짐이나 찌그러짐등의 변형이 발생할 수 있어 공정수율 및 소자동작의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서 본발명의 목적은, 하부 감광막 없이 다층 하드마스크를 다양한 종류의 식각선택비차가 있는 물질로 형성하되, 각각의 두께가 점차적으로 얇아지도록 형성한후에 최상부 하드 마스크는 얇은 감광막패턴으로 패턴닝하고 그 하부의 하드 마스크들은 각각 그 상부의 하드마스크를 이용하여 패턴닝하여 감광막의 사진 공정에서의 여유도와 에칭 여유도를 함께 증가시켜 고자의 고집적화에 유리하고, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법을 제공함에 있다.
도 1는 종래 기술에 따른 반도체소자의 미세패턴 제조방법을 설명하기 위한 개략도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 미세패턴 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 피식각층 12 : 하부감광막
14 : 중간층 16 : 상부감광막
20 : 제1하드마스크층 22 : 제2하드마스크층
24 : 제3하드마스크층 26 : 제4하드마스크층
28 : 감광막패턴
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 미세패턴 제조방법의 특징은,
피식각층상에 제1하드마스크층을 형성하는 공정과,
상기 제1하드마스크층상에 제2하드마스크층을 형성하되, 상기 제1하드마스크층과는 식각선택비차가 있는 물질로 상기 제1하드마스크층을 식각하기에 충분한 두께로 형성하는 공정과,
상기 제2하드마스크층상에 제3하드마스크층을 형성하되, 상기 제2하드마스크층과는 식각선택비차가 있는 물질로 상기 제2하드마스크층을 식각하기에 충분한 두께로 형성하는 공정과,
상기 제3하드마스크층상에 감광막패턴을 형성하되, 상기 제3하드마스크층을 식각할 수 있을 정도의 두께로 형성하는 공정과,
상기 감광막패턴을 마스크로 노출되어있는 제3하드마스크층을 식각하여 제2하드마스크층을 노출시키는 제3마스크층 패턴을 형성하는 공정과,
상기 제3하드마스크층 패턴을 마스크로 노출되어있는 제2하드마스크층을 식각하여 제1하드마스크층을 노출시키는 제2마스크층 패턴을 형성하는 공정과,
상기 제2하드마스크층 패턴을 마스크로 노출되어있는 제1하드마스크층을 식각하여 피식각층을 노출시키는 노출시키는 제1마스크층 패턴을 형성하는 공정과,
상기 제1하드마스크층 패턴을 마스크로 노출되어있는 피식각층을 식각하여 피식각층 패턴을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 미세패턴 제조방법에 대하여 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 미세패턴 제조공정도이다.
먼저, 실리콘웨이퍼등의 반도체기판(도시되지 않음) 상에 패턴을 형성하고자하는 피식각층(10)을 형성한 후, 상기 구조의 전표면에 각각 식각선택비차가 있는 물질로된 제1하드마스크층(20)과, 제2하드마스크층(22), 제3하드마스크층(24) 및 제4하드마스크층(26)을 순차적으로 형성하고, 상기 피식각층(10)의 패턴으로 예정되어있는 부분상의 제4하드마스크층(26)상에 감광막패턴(28)을 형성하되, 상기 제4하드마스크층(26)을 식각할 수 있을 정도의 두께로 형성한다. 여기서 상기 제1내지 제4하드마스크층(20),(22),(24),(26)은 상부층이 하부층에 비해 덜 식각되고, 두께는 얇아지며, 상부층이 하부층을 식각하기에 충분한 두께로 형성되는데, 각물질은 여러종류의 물질, 예를들어, 다결정실리콘, 비정질실리콘과 같은 반도체층들간의 조합이거나, 산화막계나 질화막계 또는 산화질화막과 같은 절연막들간의 조합이거나, W 이나 Al, Ti, TiN, Pt 등과 같은 금속층들간의 조합 또는 각 반도체와 절연막 및 금속층들간의 조합으로 형성할 수 있다. (도 2a 참조).
그다음 상기 감광막패턴(28)에 의해 노출되어있는 제4하드마스크층(26)을 건식식각하여 제3하드마스크층(24)을 노출시키는 제4하드마스크층(26) 패턴을 형성한다. 이때 상기 감광막패턴(28)이 식각되어 모두 없어질수도 있다. (도 2b 참조).
그후, 상기 제4하드마스크층(26) 패턴에 의해 노출되어있는 제3하드마스크층(24)을 건식식각하여 제2하드마스크층(22)을 노출시키는 제3하드마스크층(24) 패턴을 형성한다. 이때 상기 제4하드마스크층(26)이 제3하드마스크층(24)과는 식각선택비차를 가지므로 두깨가 얇아도 패턴을 형성하고나서 상기 제4하드마스크층(26) 패턴이 식각되어 모두 없어질수도 있다. (도 2c 참조).
그다음 도시되어있지는 않으나, 앞서와 같은 공정순서로 공정을 진행하여 제2하드마스크층(22) 패턴과 제1하드마스크층(20) 패턴을 형성하고, 상기 제1하드마스크층(20) 패턴을 마스크로 피식각층(10)을 건식식각하여 피식각층(10) 패턴을 형성한다.
예를들어 보면, 상기에서 제1내지 제4하드마스크층들간에 식각선택비차가 각 층별로 약 2배의 식각선택비를 가진다면, 각 층들은 적층될 때 반/식의 두께로 형성할수 있어 제1하드마스크층(20)이 8000Å의 두께를 가진다면, 제2하드마스크층(24)은 4000Å이고 제3 및 제4하드마스크층(22),(20)은 각각 2000Å과 1000Å이 되고, 상기 감광막패턴(28)은 제4하드마스크층(26)의 1000Å의 두께만을 식각하면되므로 매우 얇게 형성할 수 있다.
식각 공정의 안정성을 높이기 위하여 하부층을 식각하는 동안 상부층이 모두 제거되지 않도록 할수도 있으며, 상기에서는 4층의 하드마스크층를 예로 들었으나, 3층 또는 그 이상의 하드마스크층를 적층하여 형성할수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 미세패턴 제조방법은 피식각층상에 하드마스크층을 다층으로 형성하되, 각층들간에 식각선택비차가 있는 물질로서 점차로 두께가 감소되도록 형성하고 최상부 하드마스크층을 얇은 감광막패턴으로 패턴닝하여 순차적으로 하드마스크층 패턴을 형성하고, 최하층 하드마스크층패턴을 마스크로 피식각층 패턴을 형성하였으므로, 감광막패턴의 두께를 감소시킬 수 있어 공정의 안정성을 향상시키고, 소자의 고집적화에 유리하며, 사진 및 에칭 공정에서의 공정여유도가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (1)

  1. 피식각층상에 제1하드마스크층을 형성하는 공정과,
    상기 제1하드마스크층상에 제2하드마스크층을 형성하되, 상기 제1하드마스크층과는 식각선택비차가 있는 물질로 상기 제1하드마스크층을 식각하기에 충분한 두께로 형성하는 공정과,
    상기 제2하드마스크층상에 제3하드마스크층을 형성하되, 상기 제2하드마스크층과는 식각선택비차가 있는 물질로 상기 제2하드마스크층을 식각하기에 충분한 두께로 형성하는 공정과,
    상기 제3하드마스크층상에 감광막패턴을 형성하되, 상기 제3하드마스크층을 식각할 수 있을 정도의 두께로 형성하는 공정과,
    상기 감광막패턴을 마스크로 노출되어있는 제3하드마스크층을 식각하여 제2하드마스크층을 노출시키는 제3마스크층 패턴을 형성하는 공정과,
    상기 제3하드마스크층 패턴을 마스크로 노출되어있는 제2하드마스크층을 식각하여 제1하드마스크층을 노출시키는 제2마스크층 패턴을 형성하는 공정과,
    상기 제2하드마스크층 패턴을 마스크로 노출되어있는 제1하드마스크층을 식각하여 피식각층을 노출시키는 노출시키는 제1마스크층 패턴을 형성하는 공정과,
    상기 제1하드마스크층 패턴을 마스크로 노출되어있는 피식각층을 식각하여 피식각층 패턴을 형성하는 공정을 구비하는 반도체소자의 미세패턴 제조방법.
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* Cited by examiner, † Cited by third party
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WO2024082322A1 (zh) * 2022-10-21 2024-04-25 中国科学院微电子研究所 集成电路制造用的硬掩膜结构以及集成电路器件制造方法

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