KR20020046040A - 반도체소자의 미세패턴 제조방법 - Google Patents

반도체소자의 미세패턴 제조방법 Download PDF

Info

Publication number
KR20020046040A
KR20020046040A KR1020000075531A KR20000075531A KR20020046040A KR 20020046040 A KR20020046040 A KR 20020046040A KR 1020000075531 A KR1020000075531 A KR 1020000075531A KR 20000075531 A KR20000075531 A KR 20000075531A KR 20020046040 A KR20020046040 A KR 20020046040A
Authority
KR
South Korea
Prior art keywords
line
pattern
line pattern
material layer
patterns
Prior art date
Application number
KR1020000075531A
Other languages
English (en)
Inventor
김유권
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000075531A priority Critical patent/KR20020046040A/ko
Publication of KR20020046040A publication Critical patent/KR20020046040A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 물질들의 식각선택비차를 이용하여 다수번의 조절 용이한 도포 및 식각 공정을 반복하여 디자인룰 이하의 선폭 및 스패이스를 가지는 라인/스페이스 패턴을 형성하였으므로, 사진식각공정의 공정한계능 이하 크기를 가지는 라인/스페이스 패턴을 안정적이고, 재현성이 우수하게 형성할 수 있어 소자의 고집적화에 유리하다.

Description

반도체소자의 미세패턴 제조방법{Manufacturing method of fine pattern for a semiconductor device}
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 특히 일련의 증착 및 식각 공정으로 디자인롤 보다 작은 선폭 및 간격을 가지는 라인/스페이스 패턴을 형성하여 소자의 고집적화에 유리한 반도체소자의 미세패턴 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
상기와 같은 종래 방법들은 공정이 복잡하고, 공정 재현성이 떨어져 실제 생산 고집적소자의 생산 공정의 양산 단계에 적용하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서 본발명의 목적은, 일련의 사진식각 공정을 반복하여 안정적이고 재현성이 우수하며, 디자인룰 이하의 선폭 및 스페이스를 가지는 라인/스페이스 패턴을 안정적이고 재현성 높게 형성할 수 있는 반도체소자의 미세패턴 제조방법을 제공함에 있다.
도 1a 내지 도 1k는 본 발명에 따른 반도체소자의 미세패턴 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12',14',16',18',20' : 라인패턴
14,16,18,20 : 물질층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 미세패턴 제조방법의 특징은,
소정의 기판상에 제1물질로된 제1라인패턴을 사진식각 공정으로 형성하는 공정과,
상기 제1라인패턴의 측벽에 상기 제1물질과는 식각선택비차를 가지는 제2물질층으로된 제2라인패턴을 형성하는 공정과,
상기 구조의 전표면에 제3물질층을 상기 제1 및 제2라인패턴들이 감기도록 도포하되, 상기 제1 및 제2물질층과는 식각선택비차를 가지는 물질로 형성하는 공정과,
상기 제3물질층 상부를 제거하여 제2라인패턴 사이에 제3라인패턴을 형성하는 공정과,
상기 제1라인패턴을 제거하는 공정과,
상기 제2라인패턴에서 제3라인패턴과 접하지 않은 측벽에 제4라인패턴을 형성하되, 상기 제3물질층과는 식각선택비차가 있는 물질로 공정과,
상기 구조의 전표면에 제5물질층을 상기 제2,제3 및 제4라인패턴들이 감기도록 도포하되, 상기 제2 및 제4물질층과는 식각선택비차를 가지는 물질로 형성하는 공정과,
상기 제5물질층 상부를 제거하여 제4라인패턴 사이에 제5라인패턴을 형성하는 공정과,
상기 제2 및 제4라인패턴을 제거하여 제3 및 제5라인패턴으로된 최종 패턴을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 제1라인패턴과 제2 및 제4라인패턴의 제거는 습식식각 방법으로 실시하고, 상기 제3 및 제5물질층의 상부 제거 공정을 CMP 방법으로 실시하며, 상기 제1 내지 제5물질층이 유기폴리머나 절연막 및 도전층으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 미세패턴 제조방법에 대하여 상세히 설명한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체소자의 미세패턴 제조공정도로서, 분해능 한계치 이하의 선폭 및 스페이스를 가지는 라인/스페이스 패턴 형성의 예이다.
먼저, 현 공정의 분해능 한계치를 고려한 설계 디자인룰 값을 x라 하고, 형성하고자하는 최종 라인/스페이스 패턴의 선폭 및 스페이스를 y(≤x)라 하면, 실리콘웨이퍼등의 반도체기판(10) 상에 제1물질로된 제1라인패턴(12')을 소정의 피치 및 폭(z)을 가지도록 형성하되, 형성하고자하는 최종패턴에 비해 폭과 스페이스가 두배가 되도록 z=2y로 형성한다. 즉 제1라인패턴(12')은 최종패턴으로 예정된 패턴에서 하나 걸러 하나씩 형성되고, 각 패턴의 중심이 최종패턴의 중심과 일치하게 형성한다. 상기 반도체기판(10)은 피식각층일수도 있고, 상기 제1물질은 유기화합물 계통의 폴리머나, 산화막 또는 질화막등의 절연재질이거나 다결정실리콘층등의 도전층으로 형성할 수 있다. (도 1a 참조).
그다음 상기 구조의 전표면에 제2라인용의 제2물질층(14)을 소정두께 w(=y/2)로 형성하되, 상기 제1라인패턴(12')과는 식각선택비차를 가지는 물질로 형성한 후, (도 1b참조), 수직한 방향을 가진 전면 에치백 공정으로 상기 제1라인패턴(12')의 측벽에 제2라인패턴(14')을 형성한다. (도 1c 참조).
그다음 상기 구조의 전표면에 최종 라인 패턴을 형성하고자하는 물질로서 상기 제1 및 제2라인패턴(12'),(14')과는 식각선택비차를 가지는 물질로 제3물질층(16)을 충분히 두껍게 형성하여 패턴들을 왼전히 덮도록 형성하고, (도 1d 참조), 상기 제3물질층(16)의 상부를 화학기계연마(chemical-mechanical polishing; 이하 CMP라 칭함)나 에치백등의 방법으로 제거하되, 상기 제1 및 제2라인패턴(12',14')을 식각 정지층으로하면, 상기 제2라인패턴(14')들의 사이를 메우는 제3라인패턴(16')을 형성한다. (도 1e 참조).
그후, 상기 제1라인패턴(12)을 식각선택비차를 이용하여 습식방법으로 제거하고, (도 1f 참조), 도 1b 및 도 1c의 공정의 반복으로서, 상기 구조의 전표면에 제4물질층(18)을 제1내지 제3물질층과는 식각선택비차를 가지는 물질로 다시 w 두께 만큼 형성하고, (도 1g 참조), 전면 에치백하여 제2라인패턴(14')의 측벽에 제4라인패턴(18')을 형성한다. 여기서 상기 제2 및 제4물질층(14,18)의 증착 두계를조절하면 최종 패턴의 폭이나 스페이스를 조절할 수 있으며, 상기 제2 및 제4물질층(14,18)은 동일 재질로 형성 할 수도 있다. (도 1h 참조).
그후, 상기 구조의 전표면에 제5물질층(20)을 최종 패턴물질인 제3물질층(16)과 동일 재질로 도포하되, 패턴들이 모두 덮일 정도의 두께로 도포한 후, (도 1i 참조), 상기 제2, 제3 및 제4라인패턴(14',16',18')을 식각정지층으로하여 상기 제5물질층(20)의 상부를 전면 에치백이나 CMP 방법으로 제거하여 제5라인패턴(20')을 형성하고, (도 1j 참조), 상기 제2 및 제4라인패턴(14',18')을 식각선택비차를 이용하여 습식방법으로 제거하면, 제3 및 제5라인패턴(16',20')으로된 최종 패턴을 얻을 수 있다. (도 1k 참조).
상기에서 도 1a 와 도 1k의 패턴은 각각 라인/스페이스 패턴의 피치가 2배 차이가 난다. 즉 패턴의 폭과 간격이 도 1k의 패턴이 두배 조밀함을 알수 있으며, 더욱이 각 층들의 두께만 조절하면 라인/스페이스 패턴의 폭과 스페이스를 자유로이 조절할 수 있어 공정의 안정성이나 재현성이 우수하다.
상기 제1 및 제2물질층은 서로 다른 습식용액으로 제거할 수 있는 산택비를 가지면 되고, 제2내지 제5물질층도 제1물질층에서 제신한 것들을 선택하여 사용할 수 있으며, 형성하는 패턴들의 애스팩트비는 공정 능력을 고려하여 0.1∼10 정도가 된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 미세패턴 제조방법은 다수번의 조절 용이한 도포 및 식각 공정을 이용하여 디자인룰 이하의 선폭 및스패이스를 가지는 라인/스페이스 패턴을 형성하였으므로, 사진식각공정의 공정한계능 이하 크기를 가지는 라인/스페이스 패턴을 안정적이고, 재현성이 우수하게 형성할 수 있어 소자의 고집적화에 유리한 이점이 있다.

Claims (4)

  1. 소정의 기판상에 제1물질로된 제1라인패턴을 사진식각 공정으로 형성하는 공정과,
    상기 제1라인패턴의 측벽에 상기 제1물질과는 식각선택비차를 가지는 제2물질층으로된 제2라인패턴을 형성하는 공정과,
    상기 구조의 전표면에 제3물질층을 상기 제1 및 제2라인패턴들이 감기도록 도포하되, 상기 제1 및 제2물질층과는 식각선택비차를 가지는 물질로 형성하는 공정과,
    상기 제3물질층 상부를 제거하여 제2라인패턴 사이에 제3라인패턴을 형성하는 공정과,
    상기 제1라인패턴을 제거하는 공정과,
    상기 제2라인패턴에서 제3라인패턴과 접하지 않은 측벽에 제4라인패턴을 형성하되, 상기 제3물질층과는 식각선택비차가 있는 물질로 공정과,
    상기 구조의 전표면에 제5물질층을 상기 제2,제3 및 제4라인패턴들이 감기도록 도포하되, 상기 제2 및 제4물질층과는 식각선택비차를 가지는 물질로 형성하는 공정과,
    상기 제5물질층 상부를 제거하여 제4라인패턴 사이에 제5라인패턴을 형성하는 공정과,
    상기 제2 및 제4라인패턴을 제거하여 제3 및 제5라인패턴으로된 최종 패턴을형성하는 공정을 구비하는 반도체소자의 미세패턴 제조방법.
  2. 제 1 항에 있어서,
    상기 제1라인패턴과 제2 및 제4라인패턴의 제거는 습식각 방법으로 실시하는 것을 특징으로하는 반도체소자의 미세패턴 제조방법.
  3. 제 1 항에 있어서,
    상기 제3 및 제5물질층의 상부 제거 공정을 CMP 방법으로 실시하는 것을 특징으로하는 반도체소자의 미세패턴 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 내지 제5물질층이 유기폴리머나 절연막 및 도전층으로 이루어지는 군에서 선택되는 것을 특징으로하는 반도체소자의 미세패턴 제조방법.
KR1020000075531A 2000-12-12 2000-12-12 반도체소자의 미세패턴 제조방법 KR20020046040A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000075531A KR20020046040A (ko) 2000-12-12 2000-12-12 반도체소자의 미세패턴 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000075531A KR20020046040A (ko) 2000-12-12 2000-12-12 반도체소자의 미세패턴 제조방법

Publications (1)

Publication Number Publication Date
KR20020046040A true KR20020046040A (ko) 2002-06-20

Family

ID=27681137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000075531A KR20020046040A (ko) 2000-12-12 2000-12-12 반도체소자의 미세패턴 제조방법

Country Status (1)

Country Link
KR (1) KR20020046040A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100863421B1 (ko) * 2006-06-28 2008-10-14 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 형성 방법
US7842601B2 (en) 2005-04-21 2010-11-30 Samsung Electronics Co., Ltd. Method of forming small pitch pattern using double spacers
US7862988B2 (en) 2005-09-30 2011-01-04 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device
KR101139460B1 (ko) * 2008-03-26 2012-05-02 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
US8216944B2 (en) 2009-03-02 2012-07-10 Samsung Electronics Co., Ltd. Methods of forming patterns in semiconductor devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7842601B2 (en) 2005-04-21 2010-11-30 Samsung Electronics Co., Ltd. Method of forming small pitch pattern using double spacers
US7862988B2 (en) 2005-09-30 2011-01-04 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device
KR100863421B1 (ko) * 2006-06-28 2008-10-14 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 형성 방법
KR101139460B1 (ko) * 2008-03-26 2012-05-02 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
US8216944B2 (en) 2009-03-02 2012-07-10 Samsung Electronics Co., Ltd. Methods of forming patterns in semiconductor devices

Similar Documents

Publication Publication Date Title
US20200203171A1 (en) Pitch Reduction Technology Using Alternating Spacer Depositions During the Formation of a Semiconductor Device and Systems Including Same
KR100354440B1 (ko) 반도체 장치의 패턴 형성 방법
KR20040045276A (ko) 반도체 장치의 제조 방법
US10014297B1 (en) Methods of forming integrated circuit structure using extreme ultraviolet photolithography technique and related integrated circuit structure
KR20010004612A (ko) 포토 마스크 및 이를 이용한 반도체 소자의 미세패턴 형성방법
KR100310257B1 (ko) 반도체소자의 미세 패턴의 제조방법
KR20020046040A (ko) 반도체소자의 미세패턴 제조방법
KR0165399B1 (ko) 미세패턴 형성방법
KR19980028362A (ko) 반도체소자의 미세 패턴 제조방법
WO2007054506A1 (en) Method for printing contacts on a substrate
KR100685595B1 (ko) 반도체소자의 제조방법
US6689682B1 (en) Multilayer anti-reflective coating for semiconductor lithography
KR100546158B1 (ko) 반도체소자의 제조방법
KR100516746B1 (ko) 노광마스크의 제조방법
JPH04291345A (ja) パターン形成方法
KR20000045446A (ko) 반도체소자의 미세패턴 제조방법
KR20060045265A (ko) 반도체소자의 미세 패턴 형성방법
KR100324814B1 (ko) 반도체소자의미세패턴제조방법
KR100546192B1 (ko) 반도체소자의 제조방법
KR0172235B1 (ko) 반도체 소자의 미세패턴 제조방법
CN112670168A (zh) 半导体结构的形成方法、晶体管
CN113168113A (zh) 使用灰度光刻形成三维结构
KR20020052463A (ko) 반도체소자의 제조방법
KR20080020186A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20020043784A (ko) 반도체소자의 미세패턴 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination