KR20040045276A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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야마구찌아쯔미
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

패턴 붕괴를 억제하면서, 미세한 스페이스 패턴 혹은 미세한 라인 패턴을 형성한다.
기판에 하층막을 형성하고, 하층막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴이 형성된 하층막에 레지스트 패턴을 덮도록 스핀 온 글라스막을 형성한다. 그 후, 레지스트 패턴을 제거하여 스핀 온 글라스 막에 반전 패턴을 형성한다. 이 스핀 온 글라스막을 마스크로 하여, 하층막을 에칭하여 미세 패턴을 형성한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 또한, 구체적으로는 피가공 기판에, 미세한 라인 패턴 혹은 스페이스 패턴을 형성하는 방법으로서 적합한 것이다.
반도체 기판에 미세 패턴을 형성하는 경우, 일반적인 방법으로는, 우선 피가공 기판에, 실리콘 산화막, 폴리실리콘막을 형성한 후, 레지스트를 도포한다. 이 레지스트를, 레티클을 통해 노광광을 조사함으로써 노광한다. 그 후, 현상 처리를 행하고, 이에 의해 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여, 폴리실리콘막, 실리콘 산화막, 또한 피가공 기판의 에칭을 행한다. 또한, 필요한 경우에는 각 프로세스에서, 가공 처리가 행해진다(예를 들면, 일본 특개평 2-271358호(제1∼2페이지) 참조).
그런데, 통상 반도체 장치의 제조를 위해서는, 이와 같이 소정의 층에, 소정의 패턴을 형성하는 공정이 20∼30회 정도 필요하게 된다. 또한, 최근 반도체 집적 회로의 고도집적화, 고성능화에 따라, 요구되는 패턴도 미세화되고 있다.
예를 들면, 현재 양산이 행해지고 있는 64MB, 혹은 256MB의 DRAM(Dynamic Random Access Memory)에서는 0.18㎛∼0.13㎛의 룰로 레지스트 패턴이 요구되고, 그 사진 제판 공정에서는 자외선 중, 파장 248㎚의 KrF 엑시머 레이저광이 이용된다. 또한, 금후 한층 더한 패턴의 미세화와 함께, 치수 정밀도나 정합 정밀도의 향상이 요구될 것으로 생각된다. 그러나, 패턴 사이즈가 작아짐에 따라 패턴의 형성이 곤란해진다. 특히, 라인의 사이즈가 100㎚ 이하가 되면 패턴 붕괴의 문제가 발생한다.
또한, 랜덤 로직 디바이스에서는 현재 0.13㎛ 룰의 디바이스가 양산화되고,0.10㎛ 룰의 디바이스의 개발이 진행되고 있다. 특히 랜덤 로직 디바이스에서는 1칩 내에 패턴이 밀집한 것으로부터 고립한 것까지, 임의의 라인 패턴과 스페이스 패턴과의 형성이 필요하다. 최근, 이러한 랜덤 로직 디바이스 형성을 위해, 파장 193㎚의 ArF 엑시머 레이저광을 이용한 리소그래피 기술의 실용화가 진행되고 있다.
그러나, 랜덤 로직 디바이스에서 필요로 되는 라인 패턴과 스페이스 패턴과의 양 패턴을 양립시키는 것은 디바이스의 미소화가 진행함에 따라 곤란해진다. 또한, 레지스트의 라인 패턴 혹은 스페이스 패턴의 종단부에서는 마스크 디자인에 대하여, 후퇴가 크게 생기기 때문에, 패턴 밀도, 결국은 디바이스의 집적도를 높이는 것이 곤란하다. 예를 들면, 100㎚의 라인 패턴은 종단부에서 40㎚, 140㎚의 스페이스 패턴은 종단부에서 약 20㎚의 후퇴가 생긴다.
이상 설명한 바와 같이, 종래의 패턴의 형성 방법에 의해 100㎚ 이하의 라인 패턴을 형성하는 경우, 패턴 붕괴의 문제가 생긴다. 또한, 패턴선 폭이 가늘어지면 레지스트 막 두께에 대한 어스펙트비가 높아진다. 일반적으로, 어스펙트비가 3 이상이면, 패턴 붕괴가 발생하기 쉬워진다. 이 현상은, 현상 공정에서 린스 후의 건조 시에, 물의 높은 표면 장력에 의해 야기되고, 특히 라인의 간격이 좁은 패턴일수록 붕괴되기 쉬운 성질을 가지고 있다.
또한, 한계 해상도 부근에서는 라인 패턴과 스페이스 패턴을 동시에 형성하는 것은 곤란하다. 예를 들면, ArF 엑시머 레이저광의 파장으로, 개구수 NA=0.70,2/3 윤대(輪帶) 모양의 조명 개구를 이용한 오프액시스법(off-axis method)에 의한 노광에서는 100㎚ 부근의 라인 패턴과 스페이스 패턴을 동시에 형성하는 것은 어렵다.
또한, 레지스트의 라인 패턴 혹은 스페이스 패턴의 종단부에서는 마스크 디자인에 대하여 큰 후퇴가 생기고, 이 현상은 라인 폭 혹은 스페이스 폭이 가늘수록 현저하게 된다. 이 때문에, 패턴의 미세화가 제한되게 된다.
따라서 본 발명은 이상과 같은 문제를 해결하는 것을 목적으로 하여, 미세한 패턴을 형성하는 것을 가능하게 하는 개량된 반도체 장치의 제조 방법을 제안하는 것이다.
도 1은 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도 2는 본 발명의 실시예 1에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 3은 본 발명의 실시예 1에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 4는 본 발명의 실시예 2에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도 5는 본 발명의 실시예 2에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 6은 본 발명의 실시예 3에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도 7은 본 발명의 실시예 3에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 8은 본 발명의 실시예 3에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 9는 본 발명의 실시예 4에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도 10은 본 발명의 실시예 4에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 11은 본 발명의 실시예 4에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 12는 본 발명의 실시예 4에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도.
도 13은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도 14는 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 15는 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 16은 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 17은 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 18은 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 19는 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 20은 본 발명의 실시예 5에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 21은 본 발명의 실시예 6에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도 22는 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 23은 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 24는 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 25는 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 26은 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 27은 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
도 28은 본 발명의 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 실리콘 기판
4 : 실리콘 산화막
6 : 폴리실리콘막
8 : 유기 반사 방지막
10 : 레지스트막
12 : 레티클
14 : ArF 엑시머 레이저광
16, 18, 26, 32, 36, 42, 44, 48, 54, 58, 62, 64 : 레지스트 패턴
20, 56 : SOG막
22, 28, 38, 50 : SOG막 반전 패턴
24, 30 : 스페이스 패턴
34 : 유기폴리머
40 : 라인 패턴
46 : ArF 레지스트막
52 : 패턴
따라서, 본 발명의 반도체 장치의 제조 방법은 기판에 하층막을 형성하는 하층막 공정과,
상기 하층막 상에 레지스트 패턴을 형성하는 레지스트 패턴 형성 공정과,
상기 하층막의 표면이 노출된 부분에, 스핀 온 글라스막을 형성하는 스핀 온 글라스막 형성 공정과,
상기 레지스트 패턴을 제거하는 레지스트 패턴 제거 공정과,
상기 스핀 온 글라스막을 마스크로 하여, 상기 하층막을 에칭하는 하층막 에칭 공정
을 포함하는 것이다.
혹은, 본 발명의 반도체 장치의 제조 방법은, 상기 스핀 온 글라스막 형성공정 후, 상기 레지스트 패턴 제거 공정 전에,
상기 스핀 온 글라스막에 상층 레지스트 패턴을 형성하는 상층 레지스트 패턴 형성 공정과,
상기 상층 레지스트 패턴을 마스크로 하여, 상기 스핀 온 글라스막을 에칭하는 스핀 온 글라스막 에칭 공정
을 더 포함하는 것이다.
혹은, 본 발명의 반도체 장치의 제조 방법은,
기판에 하층막을 형성하는 하층막 공정과,
상기 하층막 상에, 제1 레지스트 패턴을 형성하는 제1 레지스트 패턴 형성 공정과,
상기 하층막의 표면이 노출된 부분에, 제1 스핀 온 글라스막을 형성하는 제1 스핀 온 글라스막 형성 공정과,
상기 제1 스핀 온 글라스막의 표면을, 상기 제1 레지스트 패턴의 표면이 노출될 때까지 평탄화하는 평탄화 공정과,
상기 제1 스핀 온 글라스막에, 제2 스핀 온 글라스막을 형성하는 제2 스핀 온 글라스막 형성 공정과,
상기 제2 스핀 온 글라스막에, 제2 레지스트 패턴을 형성하는 제2 레지스트 패턴 형성 공정과,
상기 제2 레지스트 패턴을 마스크로 하여, 상기 제2 스핀 온 글라스막을 에칭하는 스핀 온 글라스막 에칭 공정과,
상기 제2 스핀 온 글라스막을 마스크로 하여, 상기 제1 레지스트 패턴을 에칭하는 레지스트 패턴 에칭 공정과,
상기 제2 스핀 온 글라스막 및 상기 제1 스핀 온 글라스막을 마스크로 하여, 상기 하층막을 에칭하는 하층막 에칭 공정
을 포함하는 것이다.
<발명의 실시예>
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또, 각 도면에서, 동일 또는 상당하는 부분에는 동일 부호를 붙여서 그 설명을 간략화하거나 생략한다.
(실시예 1)
도 1은 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 또, 도 2 및 도 3은 본 발명의 실시예 1에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 단면 모식도이다.
실시예 1에서는 피가공 기판의 상층에, 레지스트 패턴을 형성한 후, SOG막을 도포하고, 레지스트 패턴과는 톤이 반전된 SOG막 반전 패턴을 형성하여, 이것을 마스크로 하여 피가공 기판의 각 막을 에칭함으로써 스페이스 패턴을 형성한다. 또, 이 명세서에서 패턴이 폭이 좁은 홈형의 패턴인 것을 스페이스 패턴이라고 칭하고, 패턴이 폭이 좁은 선형의 패턴인 것을 라인 패턴, 패턴이 미세한 점형의 패턴인 것을 도트 패턴이라고 칭하는 것으로 한다.
이하, 도 1∼도 3을 이용하여 본 발명의 실시예 1에서의 반도체 장치의 제조방법에 대하여 설명한다.
도 2의 (a)에 도시한 바와 같이, 우선 실리콘 기판(2)에, 필요한 각 막의 형성을 행한다(단계 S2∼S8). 구체적으로, 실시예 1에서는 우선 실리콘 기판(2) 상에 실리콘 산화막(4)을 15㎚의 두께로 형성하고(단계 S2), 그 위에 폴리실리콘막(6)을 100㎚의 두께로 형성한다(단계 S4). 그 후, 유기 반사 방지막(8)을 85㎚의 두께로 형성하고(단계 S6), 200℃에서 90초간 베이킹을 행한다(단계 S8).
다음에, 레지스트 패턴의 형성을 행한다(단계 S10∼S18). 구체적으로, 우선 도 2의 (b)에 도시한 바와 같이, 반사 방지막(8) 상에, ArF 레지스트(10)를 300㎚ 도포한다(단계 S10). 실시예 1에서 이용하는 ArF 레지스트(10)는 포지티브형의 레지스트이고, 현상된 후에 노광광이 조사된 부분이 제거되는 타입의 것이다. ArF 레지스트(10)를 도포한 후, 130℃에서, 60초간 베이킹을 행한다(단계 S12).
그 후, 배선 패턴이 형성된 레티클(12)을 마스크로 하여, 노광을 행한다(단계 S14). 레티클(12)은 최종적으로 폴리실리콘막(6)에 스페이스 패턴을 형성하는 것이다. 따라서, 스페이스를 형성하는 부분에 대응시켜서 노광광을 투과하지 않는 부분을 형성함으로써 패턴이 형성된다. 또한, 노광 장치는 파장 193㎚의 ArF 엑시머 레이저를 노광 광원으로 하고, 스캐너식의 것을 이용한다. 조명 조건은 개구수 NA=0.70이고, 2/3 윤대 모양의 조명 개구를 이용한 오프액시스법을 적용한다.
다음에, 130℃에서, 60초간 베이킹(PEB; Post Exposure Bake)을 행하고(단계 S16), 그 후 도 2의 (c)에 도시한 바와 같이, 현상 처리를 행한다(단계 S18). 구체적으로는, 테트라메틸암모늄 히드록시드(TMAH; Tetramethylammonium hydroxide)의 2.38 중량퍼센트 수용액을 이용하여, 60초간의 현상을 행한다. 이에 의해, 유기 반사 방지막(8) 상에 라인 패턴인 레지스트 패턴(16)이 형성된다. 다음에, 도 2의 (d)에 도시한 바와 같이, 200℃에서, 120초간 베이킹을 행한다(단계 S20). 이와 같이 하여, 베이킹 후의 레지스트 패턴(18)이 형성된다.
또, 여기서 형성되는 레지스트 패턴(18)의 라인의 치수는 약 100㎚이다.
다음에, SOG막 반전 패턴의 형성을 행한다(단계 S22∼S28).
구체적으로, 우선 도 3의 (a)에 도시한 바와 같이, SOG(스핀 온 글라스)막(20)을 형성한다(단계 S22). SOG막(20)은 폴리실록산(SiOx)으로 구성되는 박막이다. SOG막(20)은 레지스트 패턴(18)이 형성된 유기 반사 방지막(8) 상에, 레지스트 패턴(18)을 덮도록 형성한다. 그 후, 200℃에서 120초간 베이킹을 행한다(단계 S24).
다음에, 도 3의 (b)에 도시한 바와 같이, SOG막(20)의 표면의 평탄화를 행한다(단계 S26). 여기서는, 드라이 에칭에 의해 SOG막(20)의 표면에, 레지스트 패턴(18)의 선단 부분이 노출할 때까지 에칭을 행하고, SOG막(20)의 표면의 평탄화를 행한다.
다음에, 도 3의 (c)에 도시한 바와 같이, SOG막(20)을 마스크로 하여, 레지스트 패턴(18)의 에칭을 행한다(단계 S28). 이에 의해, 레지스트 패턴(18)과는 역의 톤의 스페이스 패턴을 갖는 SOG막 반전 패턴(22)을 얻을 수 있다.
그 후, 각 막의 에칭 및 제거를 행한다(단계 S30∼S36).
구체적으로는, 우선 도 3의 (d)에 도시한 바와 같이, SOG막 반전 패턴(22)을 마스크로 하여, 유기 반사 방지막(8)의 에칭을 행한다(단계 S30).
다음에, 도 3의 (e)에 도시한 바와 같이, 폴리실리콘막(6)의 에칭을 행하고(단계 S32), SOG막(20)을 제거한다(단계 S34). 또한, 도 3의 (f)에 도시한 바와 같이, 유기 반사 방지막(8)을 제거한다(단계 S36).
이와 같이 하여, 실리콘 기판(2) 상의 폴리실리콘막(6)에 약 100㎚의 미세한 스페이스 패턴(24)이 형성된다.
이상 설명한 바와 같이, 실시예 1에서는 레지스트 패턴을 형성한 후, SOG막 반전 패턴을 형성하고, 이것을 마스크로 하여 하층막의 에칭을 행하고, 패턴을 형성한다. 따라서, 통상의 레지스트 패턴만으로는 형성이 곤란한 한계 해상도 이하의 패턴을, 패턴 붕괴를 억제하여 보다 정확하게 형성할 수 있다.
또, 실시예 1에서는, 스페이스 패턴의 스페이스 부분에 대응시켜서, 노광광을 투과하지 않는 부분을 형성한 레티클(12)을 마스크로 하고, 포지티브형의 ArF 레지스트(10)를 이용하여, 레지스트 패턴(16)을 형성하는 경우에 대해 설명하였다. 그러나 본 발명에서 미세 패턴은 스페이스 패턴을 형성하는 경우에 한하는 것은 아니고, 도트 패턴 혹은 라인 패턴 등을 형성하는 경우에도 이용할 수 있다.
예를 들면, 실시예 1에서 사용한 레티클(12)과, 네가티브형 레지스트를 이용함으로써, 스페이스 패턴(24)과는 패턴이 역전된 라인 패턴을 형성할 수 있다. 이와 같이, 레티클과, 레지스트와의 선택에 의해 실시예 1에서 설명한 단계 S2∼ 단계 S36의 공정으로, 미세한 라인 패턴이나, 미세한 스페이스 패턴도 형성할 수 있다.
또, 실시예 1에서는 레지스트 패턴(16)의 형성 후에, 고온 베이킹(단계 S20)을 실시한다. 이에 의해, SOG막을 도포했을 때에 레지스트가 SOG막에 용해되는 것을 방지할 수 있기 때문에, 네가티브형, 포지티브형의 어느쪽의 레지스트라도 이용할 수 있다.
또한, 실시예 1에서는 실리콘 기판(2) 상에 형성한 폴리실리콘막(6)에, 미세 패턴을 형성하는 경우에 대하여 설명하였다. 그러나, 본 발명의 반도체 장치의 제조 방법은 폴리실리콘막에 미세 패턴을 형성하는 경우에 한하는 것은 아니고, 필요에 따라 다른 막이나 혹은 실리콘 기판에 미세 패턴을 형성하는 경우에도 이용할 수 있다.
또한, 실시예 1에 있어서는, 유기 반사 방지막을 85㎚의 막 두께로 형성하였다. 그러나, SOG막과의 에칭 선택비를 충분히 확보할 수 있으면, 이 두께에 한하는 것이 아니다. 예를 들면, 기초막의 피가공 기판의 막 종류나 막 두께에 따라, 하층 유기막을 300㎚∼500㎚의 막 두께로 해도 패턴 형성을 행할 수 있다.
또한, 실시예 1에서는 SOG막(20)을 평탄화하기 위해, 드라이 에칭에 의해 에치백을 행하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이에 한하는 것은 아니고, CMP에 의한 평탄화 등 다른 방법에 의해 평탄화를 행하는 것이어도 된다.
(실시예 2)
도 4는 본 발명의 실시예 2에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 또, 도 5는 실시예 2에서의 미세 패턴 형성의 각 공정에서의 상태를설명하기 위한 단면 모식도이다.
실시예 2에서는 실시예 1과 마찬가지로, 라인 패턴인 레지스트 패턴을 형성한 후, SOG막을 형성하고 레지스트 패턴과는 역의 톤을 갖는 SOG막 반전 패턴을 형성하고, 이것을 마스크로 하여 피가공 기판의 하층막을 에칭하여 패턴을 형성한다. 그러나, 실시예 2에서는 레지스트 패턴을 형성한 후, 다시 이 레지스트 패턴을 축소하고, 하층막에 의해 좁은 폭의 스페이스를 포함하는 스페이스 패턴을 형성한다.
이하, 도 4 및 도 5를 이용하여 본 발명의 실시예 2에서의 반도체 장치의 제조 방법에 대하여 구체적으로 설명한다.
도 5의 (a)에 도시한 바와 같이, 우선 실시예 1과 마찬가지로, 실리콘 기판(2) 상에 각 막을 형성하고(단계 S2∼S8), 또한 레지스트 패턴(16)을 형성한다(단계 S10∼Sl8). 여기서, 레지스트 패턴 형성의 노광이나 현상 등의 조건은 실시예 1에서 설명한 것과 마찬가지이다. 따라서, 형성되는 레지스트 패턴(16)의 라인의 폭은 실시예 1과 마찬가지로 100㎚이다.
다음에, 도 5의 (b)에 도시한 바와 같이, 레지스트 패턴(16)에 이온 주입을 행한다(단계 S40). 여기서, 이온 주입은 Ar 이온을 이용하여 50KeV, 1×1016/㎠의 조건 하에서 행한다. 레지스트 패턴(16)에 이온 주입을 행하면, 패턴이 수축되고, 이에 의해 라인의 폭이 100㎚의 레지스트 패턴(16)은 라인의 폭이 50㎚까지 축소된 레지스트 패턴(26)이 된다.
다음에, 도 5의 (c)에 도시한 바와 같이, SOG막 반전 패턴(28)을 형성한다(단계 S22∼S28). 구체적으로는, 실시예 1과 마찬가지로, SOG막(20)의 형성(단계 S22), 베이킹(단계 S24), 에치백(단계 S26), 레지스트 패턴(26)의 에칭(단계 S28)을 행함으로써, SOG막 반전 패턴(28)을 형성한다. 그 후, 실시예 1과 마찬가지로, 각 막의 에칭 및 제거를 행하고(단계 S30∼S36), 폴리실리콘막(6)에 50㎚의 스페이스 패턴(30)을 얻을 수 있다.
이상 설명한 바와 같이, 실시예 2에서는 레지스트 패턴(16)에 이온 주입을 행하고, 레지스트 패턴의 라인의 폭을 보다 가늘게 한다. 따라서, 한계 해상도 이하의 패턴의 형성이 가능하고, 패턴의 미세화에 대응할 수 있다. 또, SOG막 반전 패턴(28)을 형성하고, 이것을 하층막 에칭 시의 마스크로서 이용하기 때문에, 패턴 폭이 가늘어져도, 패턴 붕괴 등이 발생하는 것을 억제할 수 있다. 따라서, 보다 확실하게 폴리실리콘막(6)에 미세한 스페이스 패턴(30)을 형성할 수 있다.
그 외의 부분에 대해서는 실시예 1과 마찬가지이므로 설명을 생략한다.
또, 실시예 2에서는 스페이스 패턴을 형성하는 경우에 대하여 설명하였지만, 본 발명은 이것에 한하는 것은 아니고, 실시예 1과 마찬가지로, 라인 패턴을 형성하는 경우에 이용할 수 있다.
또한, 레지스트 패턴(16)에 이온 주입을 실시함으로써, 라인 폭을 좁게 한 레지스트 패턴(26)을 형성하였다. 그러나, 본 발명에서 라인 폭을 좁게 하는 방법은 이에 한하는 것은 아니고, 전자 경화나 광 경화 등, 다른 방법이어도 된다. 다만, 전자 경화인 경우에는 25℃, 질소 분위기 속에서, 4.0keV, 12㎃의 조건으로, 2000μC/㎠의 도우즈량의 전자 조사가 적합하다. 또한, 예를 들면 광 경화에서는110℃, 대기 분위기 속에서, 파장 250㎚∼450㎚의 광으로 1분간의 조사가 적합하다.
또, 레지스트 패턴에 이온 주입이나 전자 경화, 광 경화를 실시함으로써, 레지스트 패턴에 SOG막을 도포할 때의 레지스트 패턴의 용해를 방지할 수 있어, 보다 정확하게 SOG막 반전 패턴을 형성할 수 있다.
또한, 본 발명에서 레지스트 패턴으로의 이온 주입은 아르곤을 이용하여 행하는 경우에 한하는 것이 아니라, 예를 들면 헬륨, 질소, 붕소, 인, 비소, 게르마늄 등, 다른 이온종이어도 된다.
또한, 실시예 2에서는 드라이 에칭에 의해 SOG막(20)의 평탄화를 행하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이에 한하는 것은 아니고, 실시예 1과 마찬가지로, 평탄화는 CMP 등 다른 방법에 의해 행하는 것이어도 된다.
(실시예 3)
도 6은 본 발명의 실시예 3에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 또, 도 7 및 도 8은 실시예 3에서의 미세 패턴 형성의 각 공정에서의 상태를 설명하기 위한 단면 모식도이다.
이 실시예 3에서, 폴리실리콘막(6)에 형성하는 패턴은 실시예 1, 2에서 설명한 것과는 달리, 미세한 라인 패턴이다.
이하, 도 6∼도 8을 이용하여 실시예 3에서의 반도체 장치의 제조 방법을 설명한다.
우선, 실시예 1과 마찬가지로, 도 7의 (a)에 도시한 바와 같이, 실리콘기판(2) 위에 각 막의 형성을 행한다(단계 S2∼S8). 다음에, 도 7의 (b)∼도 7의 (c)에 도시한 바와 같이, 레지스트 패턴(32)을 형성한다(단계 S2∼S18). 여기서의 노광, 현상의 조건은 실시예 1에서 설명한 것과 마찬가지이다. 단, 여기서 이용되는 레티클(12)은 실시예 1과 다르며, 폴리실리콘막에 형성되는 라인 패턴의 라인에 대응하는 부분에, 노광광을 투과하는 부분을 형성한 것이다. 또한, ArF 레지스트(10)는 실시예 1과 마찬가지로 포지티브형을 이용한다. 이에 의해, 도 7의 (c)에 도시한 바와 같이, 반사 방지막(8) 위에는 스페이스 패턴인 레지스트 패턴(32)이 형성된다.
다음에, 도 7의 (d), 도 7의 (e)에 도시한 바와 같이, 레지스트 패턴(32)에 프레이밍(framing) 프로세스를 행한다(단계 S42∼S46). 여기서는, RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 프로세스를 이용한다. 구체적으로는, 우선 도 7의 (d)에 도시한 바와 같이, 레지스트 패턴(32)의 스페이스 부분의 측벽에, 가교재를 포함하는 유기폴리머(34)를 도포한다(단계 S42). 그 후, 베이킹을 행하고(단계 S44), 현상을 행한다(단계 S46). 이와 같이 하여, 도 7의 (e)에 도시한 바와 같이, 스페이스 폭 100㎚의 레지스트 패턴(36)을 얻는다.
그 후, 실시예 1과 마찬가지로, 200℃에서 120초간 베이킹을 행하고(단계 S20), SOG막 반전 패턴(38)을 형성한다(단계 S22∼S28). 구체적으로는, 도 8의 (a)에 도시한 바와 같이, 레지스트 패턴(36)의 스페이스 부분을 매립하고, 다시 레지스트 패턴(36)의 표면을 덮도록, SOG막(20)을 형성한다(단계 S22). 그 후, 베이킹을 행하고(단계 S24), 도 8의 (b)에 도시한 바와 같이, 드라이 에칭에 의한 에치백을 행함으로써, SOG막(20) 및 레지스트 패턴(36)의 표면의 평탄화를 행한다(단계 S26). 또한, 도 8의 (c)에 도시한 바와 같이, 레지스트 패턴(36)을 제거한다(단계 S28). 이에 의해, 라인 패턴인 SOG막 반전 패턴(38)이 형성된다.
다음에, 도 8의 (d), 도 8의 (e)에 도시한 바와 같이, 실시예 1과 마찬가지로, 각 막의 에칭 및 제거를 행한다(단계 S30∼S36). 이와 같이 하여, 도 8의 (e)에 도시한 바와 같이, 폴리실리콘막(6)에 미세한 라인 패턴(40)을 얻을 수 있다. 여기서 형성되는 라인 패턴(40)의 라인 폭은 100㎚이다.
이상과 같이, 실시예 3에서는 레지스트 패턴(32)에 프레이밍 프로세스를 행함으로써, 더 미세한 레지스트 패턴(36)을 형성한다. 따라서, 보다 미세한 라인 패턴(40)을 형성할 수 있다.
그 외의 부분은 실시예 1과 마찬가지이므로 설명을 생략한다.
또, 이 실시예에서는 라인 패턴에 대해서만 설명하였지만, 본 발명은 라인 패턴의 형성인 경우에 한하는 것은 아니고, 미세한 도트 패턴을 형성할 때에도 이용할 수 있다.
또한, 실시예 3에서는 RELACS의 공정을 이용하여 패턴을 더 미세화하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이에 한하는 것은 아니고, 예를 들면 RELACS 이외의 방법에 의해 프레이밍 프로세스를 행하는 것이나 혹은 프레이밍 프로세스를 행하지 않는 것이어도 된다.
또, RELACS에서는 유기폴리머를 이용하였다. 이에 의해, 그 이후의 단계에서, SOG막(20)을 직접 도포해도(단계 S22), SOG막과의 용해가 일어나지 않고, 간단한 프로세스로, 반전 패턴을 형성할 수 있다.
또한, 실시예 3에서는 드라이 에칭에 의해 SOG막(20)의 평탄화를 행하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이것에 한하는 것은 아니고, 실시예 1과 마찬가지로, 평탄화는 CMP 등 다른 방법에 의해 행하는 것이어도 된다.
(실시예 4)
도 9는 본 발명의 실시예 4에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 또, 도 10∼도 12는 실시예 4에서의 미세 패턴 형성의 각 공정에서의 상태를 설명하기 위한 단면 모식도이다.
실시예 4에 있어서는, 형성하는 패턴 중에, 미세한 라인 패턴과, 미세한 스페이스 패턴의 양쪽의 패턴이 포함된다. 이 때문에, 이 실시예에서는 피가공 기판 위에, 스페이스(혹은 라인)용 레지스트 패턴을 형성하고, 이것에 SOG막을 형성한 후, 다시 SOG막 상층에, 라인(혹은 스페이스)용 레지스트 패턴을 형성한다. 그 후, 이 라인(혹은 스페이스)용 레지스트 패턴을 마스크로 하여 SOG막을 에칭한 후, 스페이스(혹은 라인)용 레지스트 패턴을 제거하고, 이에 의해 SOG막 반전 패턴을 형성한다. 이것을 마스크로 하여, 피가공 기판을 에칭함으로써, 라인 패턴과 스페이스 패턴을 함께 포함하는 패턴을 형성할 수 있다.
이하, 도 9∼도 12를 이용하여 실시예 4에서의 반도체 장치의 제조 방법에 대하여 구체적으로 설명한다.
우선, 도 10의 (a)에 도시한 바와 같이, 실리콘 기판(2)에 각 막을형성하고(단계 S2∼S8, 도 10의 (b)∼도 10의 (c)에 도시한 바와 같이, 실시예 1의 단계 S10∼단계 S18과 마찬가지의 공정에 의해 레지스트 패턴(42)을 형성한다(단계 S50). 여기서는, 최종적으로 폴리실리콘막(6)에 스페이스를 형성하는 부분에 대응시켜서 노광광을 투과하지 않는 부분을 형성한 레티클(12)을 이용한다. 노광이나 현상 등의 조건은 실시예 1에서 설명한 것과 마찬가지이다.
다음에, 도 10의 (d)에 도시한 바와 같이, 레지스트 패턴(42)에, 이온 주입을 행한다(단계 S52). 여기서의 이온 주입은 실시예 2의 단계 S40과 마찬가지의 조건으로 행한다. 이것에 의해, 폭 50㎚까지 축소된 레지스트 패턴(44)을 얻을 수 있다.
다음에, 도 11의 (a)에 도시한 바와 같이, 레지스트 패턴(44)을 덮도록, SOG 막(20)을 형성하고(단계 S54), 200℃에서 120초간 베이킹을 행한다(단계 S56). 또한, 도 11의 (b)에 도시한 바와 같이, SOG막(20)의 표면에 레지스트 패턴(44)의 선단 부분이 노출될 때까지 평탄화를 행한다(단계 S58). 또, 여기서의 평탄화에는 드라이 에칭에 의한 에치백을 이용한다.
다음에, 실시예 1의 단계 S10∼ 단계 S18과 마찬가지의 공정에 의해, SOG막(20) 위에 레지스트 패턴을 형성한다(단계 S60). 구체적으로는, 도 11의 (c)에 도시한 바와 같이, SOG막(20) 위에, ArF 레지스트막(46)을 도포하고(단계 S10), 130℃에서 60초간 베이킹을 행한다(단계 S12). 그 후, 도 11의 (d)에 도시한 바와 같이, 레티클(12)을 통해, ArF 엑시머 레이저광을 조사함으로써 노광을 행한다(단계 S14). 여기서, 이용되는 레티클(12)은 최종적으로, 폴리실리콘막(6)에 라인을형성하는 부분, 및 스페이스를 형성하는 부분에 대응시켜서, 노광광이 투과되지 않는 부분을 형성한 것이다. 노광 후, 130℃에서 60초간 베이킹을 행하고(단계 S16), 그 후 현상한다(단계 S18). 또, 노광이나 현상 등의 조건은 실시예 1과 마찬가지이다. 이것에 의해서, 레지스트 패턴이 형성된다.
이와 같이 하여 형성된 레지스트 패턴 중, 라인 패턴이 되는 부분에 이온 주입을 행한다(단계 S62). 이온 주입은 실시예 2의 단계 S40의 공정과 마찬가지의 조건으로 행한다. 이에 의해, 레지스트 패턴 중 라인 패턴의 라인 폭이 100㎚ 내지 50㎚까지 수축된 레지스트 패턴(48)이 형성된다.
또, 여기서 형성된 레지스트 패턴(48)과, 레지스트 패턴(44)은 다른 위치에 라인 패턴을 갖고, 또한 레지스트 패턴(48)은 레지스트 패턴(44)의 라인 부분(패턴)을 커버하는 적절한 폭을 가진 부분을 갖는다.
다음에, 레지스트 패턴(48)을 마스크로 하여, SOG막(20)의 에칭을 행한다(단계 S64). 그 후, 실시예 1과 마찬가지로, SOG막(20)을 마스크로 하여, 레지스트 패턴(44)의 에칭(단계 S66)을 행한다. 이에 의해, 도 12의 (b)에 도시한 바와 같이 SOG막 반전 패턴(50)이 형성된다.
다음에, 도 12의 (c)∼도 12의 (e)에 도시한 바와 같이, 실시예 1과 마찬가지로, SOG막 반전 패턴(50)을 마스크로 한 각 막의 에칭 및 각 막의 제거를 행한다(단계 S30∼S36). 이에 의해, 폴리실리콘막(6)에 미세한 라인 패턴과, 미세한 스페이스 패턴의 양 쪽을 포함하는 패턴(52)이 형성된다.
이상과 같이 하면, 미세한 라인 패턴과 스페이스 패턴을 동시에 형성할 수있다. 따라서 미세화하는 로직 패턴의 형성에도 대응할 수 있다. 또, 여기서는 레지스트 패턴에 이온 주입을 행하기 때문에, 레지스트와 SOG막과의 용해를 억제하면서 보다 미세한 패턴을 형성할 수 있다. 또, 레지스트 패턴이 미세화해도 SOG막 반전 패턴을 형성한 후에 하층막의 에칭을 행하기 때문에, 패턴 붕괴도 억제할 수 있고, 보다 확실하게 미세한 패턴을 형성할 수 있다.
그 외의 부분은 실시예 1∼3와 마찬가지이므로 설명을 생략한다.
또, 실시예 4에서는 각 레지스트 패턴을 형성한 후, 이온 주입을 행하는 경우에 대해 설명하였다. 그러나, 본 발명은 이것에 한하는 것은 아니고, 이온 주입을 행하지 않고, 그대로 형성된 레지스트 패턴에 베이킹 등을 실시하여 이용하는 것이어도 된다. 이와 같이 해도, 레지스트와 SOG와의 용해를 억제하여 SOG막 반전 패턴을 형성할 수 있어, 패턴 붕괴 등을 방지하여 확실하게 라인 패턴 및 스페이스 패턴을 형성할 수 있다.
또한, 본 발명은 실시예 2에서 설명한 바와 같이, 이온 주입 대신에, 전자 경화나 광 경화 등을 레지스트 패턴에 실시하는 것이어도 된다. 이에 의해서도, SOG막과 레지스트와의 용해를 억제하면서 레지스트 패턴의 라인 폭을 축소할 수 있다.
또한, 본 발명에서, 레지스트 패턴으로의 이온 주입은 아르곤을 이용하여 행하는 경우에 한하는 것은 아니고, 예를 들면 헬륨, 질소, 붕소, 인, 비소, 게르마늄 등, 다른 이온종이어도 된다.
또한, 실시예 4에서는 SOG막에 스페이스 패턴을 형성한 후, 레지스트 패턴을에칭하여, 라인 패턴을 형성함으로써, SOG막 반전 패턴을 형성하였다. 그러나, 레티클이나 레지스트의 선택에 의해 SOG막에 라인 패턴을 형성한 후, 스페이스 페턴 부분을 형성할 수도 있다. 또한, 이 경우에는 스페이스 패턴 형성용 레지스트 패턴을 형성한 후, RELACS 등에 의한 프레이밍 프로세스를 행하고, 스페이스 폭을 좁게 하는 것이어도 된다.
또한, 실시예 4에서는 SOG막의 평탄화 시에, 드라이 에칭에 의해 에치백을 행하였다. 그러나, 본 발명은 이에 한하는 것은 아니고 CMP에 의한 평탄화 등, 다른 방법에 의해 평탄화를 행하는 것이어도 된다.
(실시예 5)
도 13은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 또, 도 14∼도 20은 실시예 5에서의 미세 패턴 형성의 각 공정에서의 상태를 설명하기 위한 모식도로, 각 도면에서 (c)는 상면, (a), (b)는 각각 (c)에서의 A-A' 방향, B-B' 방향의 단면이다.
이하, 도 13∼도 20을 이용하여 실시예 5에서의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 1과 마찬가지로 실리콘 기판(2)에 각 막을 형성한다(단계 S2∼S8). 그 후, 반사 방지막(8) 위에 실시예 1의 단계 S10∼ 단계 S18과 마찬가지의 공정에 의해 레지스트 패턴을 형성한다(단계 S70). 다음에, 도 14에 도시한 바와 같이, 레지스트 패턴에 이온의 주입을 행하고(단계 S72), 50㎚의 레지스트 패턴(54)을 형성한다. 여기서의 이온 주입은 실시예 2의 단계 S40과 마찬가지의 조건으로 행한다.
다음에, 레지스트 패턴(54) 위에, SOG막(20)을 형성하고(단계 S74), 200℃에서 120초간 베이킹을 행한다(단계 S76). 그 후, 드라이 에칭에 의한 에치백에 의해 도 15에 도시한 바와 같이 레지스트 패턴(54)의 선단 부분이 표면에 노출될 때까지 SOG막(20)의 평탄화를 행한다(단계 S78).
다음에, 도 16에 도시한 바와 같이, SOG막(20) 위에, 다시 SOG막(56)을 형성하고(단계 S80), 200℃에서, 120초간 베이킹을 행한다(단계 S82). 또한, 드라이 에칭에 의한 에치백에 의해 SOG막(56)의 표면을 평탄화한다(단계 S84).
다음에, 실시예 1에서의 단계 S10∼S18과 마찬가지의 공정에 의해, SOG막(56) 위에 레지스트 패턴(58)을 형성한다(단계 S86). 또, 여기서의 노광, 현상 조건은 실시예 1에 설명한 조건과 동일하다. 그 후, 도 17에 도시한 바와 같이, 레지스트 패턴에 이온을 주입하고(단계 S88), 100㎚의 레지스트 패턴을 50㎚로 축소한 레지스트 패턴(58)을 형성한다. 또, 이온 주입은 실시예 2의 단계 S40의 이온 주입과 마찬가지의 조건에 의해 행한다.
또, 도 14 및 도 18에 도시한 바와 같이, 레지스트 패턴(54)은 도면에서 B-B' 방향의 라인 패턴이고, 레지스트 패턴(58)은 도면에서, A-A' 방향의 라인 패턴이다. 즉, 상면에서 본 경우, 레지스트 패턴(54)과, 레지스트 패턴(58)과는 서로 거의 수직으로 교차하는 라인 패턴이다.
다음에, 도 18에 도시한 바와 같이, 레지스트 패턴(58)을 마스크로 하여, SOG막(56)의 에칭을 행한다(단계 S90). 또한, 도 19에 도시한 바와 같이,SOG막(56)을 마스크로 하여, 레지스트 패턴(54)의 에칭을 행하고(단계 S92), 계속해서 유기 반사 방지막(8)의 에칭을 행한다(단계 S94). 이에 의해, 레지스트 패턴(54) 중 상층이 SOG막(56)으로 덮여져 있지 않은 부분이 제거되고, 이 부분에서 폴리실리콘막(6)이 노출된다.
다음에, SOG막을 제거하고(단계 S96), 유기 반사 방지막(8)을 마스크로 하여, 폴리실리콘막(6)의 에칭을 행한다(단계 S98). 그 후, 도 20에 도시한 바와 같이, 유기 반사 방지막(8)을 제거하고(단계 S100), 스페이스 패턴(60)과 그 대향부에서의 분리폭을 형성한다.
이상과 같이 하면, 미세한 스페이스 패턴을 종단부에서의 후퇴를 억제하여, 형성할 수 있다.
그 외의 부분은 실시예 1∼4와 마찬가지이므로 설명을 생략한다.
또, 실시예 5에서 각 레지스트 패턴(54, 58)을 형성할 때, 각각에 이온 주입(단계 S74, S88)을 행하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이에 한하는 것은 아니고, 이온 주입 대신에 전자 경화나, 광 경화 등의 수단에 의해, 레지스트 패턴의 라인 폭을 좁히는 것이어도 된다. 또한, 최종적으로 형성하는 패턴의 폭에 의해, 레지스트 패턴에 고온 베이킹을 행하는 것만으로, 이온 주입 등의 공정을 갖지 않는 것이어도 된다. 레지스트 패턴에, 이온 주입, 전자 경화, 광 경화, 혹은 고온 베이킹 등을 행함으로써 SOG막과 레지스트와의 용해를 억제할 수 있다.
또, 이온 주입 대신에 전자 경화나 광 경화를 이용하는 경우, 실시예 5에서는, 실시예 2에서 설명한 조건으로 행하면 된다.
또한, 레지스트 패턴으로의 이온 주입은 아르곤을 이용하여 행하는 경우에 대하여 설명하였지만, 본 발명은 이에 한하는 것은 아니고, 예를 들면 헬륨, 질소, 붕소, 인, 비소, 게르마늄 등 다른 이온종이어도 된다.
또한, SOG막을 드라이 에칭에 의해 에치백을 행하였지만, 본 발명은 이에 한하는 것은 아니고, CMP에 의한 평탄화 등 다른 방법에 의해 평탄화를 행하는 것이어도 된다.
(실시예 6)
도 21은 본 발명의 실시예 6에서의 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 또, 도 22∼도 26은 실시예 6에서의 반도체 장치의 제조의 각 공정에서의 상태를 설명하기 위한 모식도로, 각 도면에서, (c)는 상면을 도시하고, (a), (b)는 각각 (c)에서의, A-A' 방향, B-B' 방향의 단면을 나타낸다.
이하, 도 21∼도 26을 이용하여 실시예 6에서의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 3과 마찬가지로, 실리콘 기판(2) 위에 각 막의 형성(단계 S2∼S8)을 행한 후, 단계 S10∼ 단계 S18과 마찬가지의 공정에 의해, 레지스트 패턴의 형성을 행한다(단계 S102). 또한, 단계 S42∼ 단계 S46과 마찬가지의 공정에 의해 레지스트 패턴에 대하여, RELACS에 의한 프레이밍 프로세스를 행하고(단계 S104), 도 22에 도시한 바와 같이 스페이스 폭 100㎚의 레지스트 패턴(62)을 형성한다.
다음에, 200℃에서 120초간의 베이킹(단계 S106)을 행한 후, 도 23에 도시한 바와 같이, 레지스트 패턴(62)의 스페이스 부분과 상부에, SOG막(20)을 형성하여(단계 S108), 200℃에서 120초간 베이킹(단계 S110)을 행한다. 그 후, 드라이 에칭에 의해, 표면에 레지스트 패턴(62)의 선단 부분이 노출될 때까지 에치백을 행하여, SOG막(20)과, 레지스트 패턴(62)의 표면을 평탄화한다(단계 S112).
다음에, 실시예 1에서의 단계 S10∼단계 S18과 마찬가지의 공정에 의해 레지스트 패턴의 형성을 행한다(단계 S114). 여기서의 노광, 현상의 조건은 실시예 1에서 설명한 것과 마찬가지이다. 또한, 130℃에서 60초간 베이킹을 행하고(단계 S116), 이 레지스트 패턴에 실시예 3에서의 단계 S42∼S46과 마찬가지의 공정으로, RELACS법에 의한 프레이밍 프로세스를 행한다(단계 S118). 이에 의해, 도 24에 도시한 바와 같이, 스페이스 폭 100㎚의 레지스트 패턴(64)이 형성된다.
또, 도 22 및 도 24에 도시한 바와 같이, 레지스트 패턴(62)은 B-B' 방향의 스페이스 패턴이고, 레지스트 패턴(64)은 A-A' 방향의 스페이스 패턴이다. 즉, 레지스트 패턴(62)과 레지스트 패턴(64)과는 서로 거의 수직으로 교차하는 스페이스 패턴이다.
다음에, 도 25에 도시한 바와 같이 이 레지스트 패턴(64)을 마스크로 하여, SOG막(20)의 에칭을 행한다(단계 S120).
그 후, 레지스트 패턴(64)을 드라이 에칭에 의해 제거하고(단계 S122), SOG막(20)의 표면을 노출시킨다. 또한, 도 26에 도시한 바와 같이 SOG막(20)을 마스크로 하여 레지스트 패턴(62)의 에칭을 행한다(단계 S124). 또한, 도 27에 도시한바와 같이, SOG막(20)을 마스크로 하여, 유기 반사 방지막(8)을 에칭한다(단계 S126).
다음에, SOG막(20)을 마스크로 하여, 폴리실리콘막(6)을 에칭한다(단계 S128). 그 후, SOG막(20)의 제거(단계 S130), 유기 반사 방지막(8)의 제거(단계 S132)를 행한다. 이에 의해, 도 28에 도시한 바와 같이, 폴리실리콘(6)의 100㎚의 라인 패턴과, 그 대향부에서 100㎚의 스페이스 패턴을 형성할 수 있다.
이상 설명한 바와 같이, 실시예 6에서는 SOG막을 이용한 톤의 반전, 두번째의 레지스트 패턴을 형성하는 공정, 및 RELACS에 의한 프레이밍 프로세스를 채용한다. 이에 의해, 미세한 라인 패턴을 종단부의 후퇴를 억제하여 형성할 수 있다. 또, 프레이밍 프로세스에서는 유기폴리머를 이용한다. 따라서, 그 후의 공정에서 직접 SOG를 도포해도, 레지스트와, SOG와의 용해를 억제할 수 있어, 간단한 프로세스로 반도체 장치의 제조를 행할 수 있다.
그 외의 부분은 실시예 1∼5와 마찬가지이므로 설명을 생략한다.
또, 실시예 6에서는, 각 레지스트 패턴(62, 64)의 형성 시에, RELACS에 의한 프레이밍 프로세스를 행하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한하는 것은 아니고, 각 패턴의 스페이스 폭을 가늘게 하는 그 외의 방법을 이용하는 것이어도 된다. 또한, 형성하는 라인 폭에 따라서는 프레이밍 프로세스를 행하지 않은 것이어도 된다.
또한, SOG막을 드라이 에칭에 의해 에치백을 행하였지만, 본 발명은 이에 한하는 것이 아니고, CMP에 의한 평탄화 등, 다른 방법에 의해 평탄화를 행하는 것이어도 된다.
또, 본 발명에서, 기판, 하층막에는, 각각, 예를 들면 실시예 1∼6에서의, 실리콘 기판(2), 폴리실리콘막(6)이 해당한다.
또한, 본 발명에서, 레지스트 패턴에는, 예를 들면 실시예 1, 2, 4에서의 레지스트 패턴(16, 18)이나 실시예 3에서의 레지스트 패턴(32), 실시예 6에서의 레지스트 패턴(62)이 해당한다. 또한, 본 발명에서, 스핀 온 글라스막에는, 예를 들면 실시예 1∼4, 6에서의, SOG막(20)이 해당한다.
또한, 본 발명에서 상층 레지스트 패턴에는, 예를 들면 실시예 4에서의 레지스트 패턴(48), 혹은 실시예 6에서의 레지스트 패턴(64)이 해당한다.
또한, 본 발명에서 제1 레지스트 패턴에는, 예를 들면 실시예 5에서의 레지스트 패턴(54)이 해당하고, 제2 레지스트 패턴에는, 예를 들면 레지스트 패턴(58)이 해당한다. 또한, 본 발명에서, 제1 스핀 온 글라스막에는, 예를 들면 실시예 5의 SOG막(20)이 해당하고, 제2 스핀 온 글라스막에는 실시예 5의 SOG막(56)이 해당한다.
또한, 예를 들면 실시예 1∼6에서의 단계 S4를 실행함으로써, 본 발명의 하층막 형성 공정이 실행되고, 예를 들면 실시예 1∼4에서의 단계 S8∼S10, 혹은 실시예 6에서의 단계 S102를 실행함으로써, 레지스트 패턴 형성 공정이 실행된다. 또한, 예를 들면 실시예 1∼3에서의 단계 S22, 혹은 실시예 4에서의 단계 S54, 실시예 6에서의 단계 S108을 실행함으로써, 본 발명의 스핀 온 글라스막 형성 공정이 실행되고, 예를 들면 실시예 1∼3의 단계 S28, 혹은 실시예 4에서의 단계 S66, 실시예 6에서의 단계 S124를 실행함으로써 레지스트 패턴 제거 공정이 실행된다. 또한, 예를 들면 실시예 1∼4에서의 단계 S32, 혹은 실시예 6에서의 단계 S128을 실행함으로써, 본 발명의 하층막 에칭 공정이 실행된다.
또한, 예를 들면 실시예 4에서의 단계 S60, 혹은, 실시예 6에서의 단계 S114를 실행함으로써, 본 발명에서의 상층 레지스트 패턴 형성 공정이 실행되고, 예를 들면 단계 S64, S120을 실행함으로써 본 발명의 스핀 온 글라스막 에칭 공정이 실행된다.
또한, 예를 들면 실시예 5에서의 단계 S70을 실행함으로써, 본 발명의 제1 레지스트 패턴 형성 공정이 실행되고, 예를 들면 실시예 5에서의 단계 S74를 실행함으로써, 제1 스핀 온 글라스막 형성 공정이 실시된다. 또한, 예를 들면 실시예 5에서의 단계 S78을 실행함으로써, 본 발명의 평탄화 공정이 실행된다. 또한, 예를 들면 실시예 5에서의 단계 S80을 실행함으로써, 본 발명의 제2 스핀 온 글라스막 형성 공정이 실행되고, 예를 들면 실시예 5에서의 단계 S86을 실행함으로써, 제2 레지스트 패턴 형성 공정이 실행된다. 또한, 예를 들면 실시예 5의 단계 S90을 실행함으로써, 본 발명의 스핀 온 글라스막 에칭 공정이 실행되고, 예를 들면 단계 S92를 실행함으로써 레지스트 패턴 에칭 공정이 실행된다. 또한, 예를 들면 실시예 5의 단계 S98을 실행함으로써 본 발명의 하층막 에칭 공정이 실행된다.
이상 설명한 바와 같이, 본 발명에 따르면 레지스트 패턴에 의해 스핀 온 글라스막에 패턴을 형성하고, 스핀 온 글라스막을 마스크로 하여 하층막의 에칭을 행한다. 따라서, 패턴 붕괴를 억제하면서, 보다 미세한 라인 패턴 혹은 스페이스 패턴의 형성을 간단한 공정에 의해 형성할 수 있다.
또한, 본 발명에서 제1 스핀 온 글라스막, 제2 스핀 온 글라스막을 적층하여, 이들에 패턴을 형성하는 것에 대해서는 종단부의 후퇴를 억제하면서, 미세한 스페이스 패턴을 형성할 수 있다.

Claims (3)

  1. 반도체 장치의 제조 방법에 있어서,
    기판에 하층막을 형성하는 하층막 형성 공정과,
    상기 하층막 상에 레지스트 패턴을 형성하는 레지스트 패턴 형성 공정과,
    상기 하층막의 표면이 노출된 부분에, 스핀 온 글라스막을 형성하는 스핀 온 글라스막 형성 공정과,
    상기 레지스트 패턴을 제거하는 레지스트 패턴 제거 공정과,
    상기 스핀 온 글라스막을 마스크로 하여, 상기 하층막을 에칭하는 하층막 에칭 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 스핀 온 글라스막 형성 공정 후, 상기 레지스트 패턴 제거 공정 전에,
    상기 스핀 온 글라스막에, 상층 레지스트 패턴을 형성하는 상층 레지스트 패턴 형성 공정과,
    상기 상층 레지스트 패턴을 마스크로 하여, 상기 스핀 온 글라스막을 에칭하는 스핀 온 글라스막 에칭 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 장치의 제조 방법에 있어서,
    기판에 하층막을 형성하는 하층막 형성 공정과,
    상기 하층막 상에 제1 레지스트 패턴을 형성하는 제1 레지스트 패턴 형성 공정과,
    상기 하층막의 표면이 노출된 부분에, 제1 스핀 온 글라스막을 형성하는 제1 스핀 온 글라스막 형성 공정과,
    상기 제1 스핀 온 글라스막의 표면을, 상기 제1 레지스트 패턴의 표면이 노출될 때까지 평탄화하는 평탄화 공정과,
    상기 제1 스핀 온 글라스막에, 제2 스핀 온 글라스막을 형성하는 제2 스핀 온 글라스막 형성 공정과,
    상기 제2 스핀 온 글라스막에, 제2 레지스트 패턴을 형성하는 제2 레지스트 패턴 형성 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여, 상기 제2 스핀 온 글라스막을 에칭하는 스핀 온 글라스막 에칭 공정과,
    상기 제2 스핀 온 글라스막을 마스크로 하여, 상기 제1 레지스트 패턴을 에칭하는 레지스트 패턴 에칭 공정과,
    상기 제2 스핀 온 글라스막 및 상기 제1 스핀 온 글라스막을 마스크로 하여, 상기 하층막을 에칭하는 하층막 에칭 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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