JP2004179254A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004179254A JP2004179254A JP2002341304A JP2002341304A JP2004179254A JP 2004179254 A JP2004179254 A JP 2004179254A JP 2002341304 A JP2002341304 A JP 2002341304A JP 2002341304 A JP2002341304 A JP 2002341304A JP 2004179254 A JP2004179254 A JP 2004179254A
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- pattern
- film
- spin
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Abstract
【課題】パターン倒れを抑えつつ、微細なスペースパターンあるいは微細なラインパターンを形成することを可能にする改良した半導体装置の製造方法を提供する。
【解決手段】基板に下層膜６を形成し、下層膜上に、レジストパターン１８を形成し、このレジストパターンの形成された下層膜に、レジストパターンを覆うようにスピンオングラス膜２０を形成する。その後、レジストパターンを除去して、スピンオングラス膜に反転パターンを形成する。このスピンオングラス膜をマスクに、下層膜をエッチングして微細パターン２４を形成する。
【選択図】 図３
【解決手段】基板に下層膜６を形成し、下層膜上に、レジストパターン１８を形成し、このレジストパターンの形成された下層膜に、レジストパターンを覆うようにスピンオングラス膜２０を形成する。その後、レジストパターンを除去して、スピンオングラス膜に反転パターンを形成する。このスピンオングラス膜をマスクに、下層膜をエッチングして微細パターン２４を形成する。
【選択図】 図３
Description
【０００１】
この発明は、半導体装置の製造方法に関する。さらに、具体的には、被加工基板に、微細なラインパターンあるいは、スペースパターンを形成する方法として好適なものである。
【発明の属する技術分野】
【０００２】
半導体基板に微細パターンを形成する場合、一般的な方法としては、まず、被加工基板に、シリコン酸化膜、ポリシリコン膜を形成した後、レジストを塗布する。このレジストを、レティクルを介して、露光光を照射して、露光する。その後、現像処理を行い、これによって、レジストパターンを形成する。このレジストパターンをマスクとして、ポリシリコン膜、シリコン酸化膜、さらに、被加工基板のエッチングを行う。また、必要な場合には、各プロセスにおいて、加熱処理が行われる（例えば、特許文献１参照。）。
【０００３】
ところで、通常、半導体装置の製造のためには、このように、所定の層に、所定のパターンを形成する工程が、２０〜３０回程度必要とされる。また、近年、半導体集積回路の高度集積化、高性能化に伴い、要求されるパターンも微細化している。
【０００４】
例えば、現在量産が行われている６４ＭＢ、あるいは、２５６ＭＢのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、０．１８μｍ〜０．１３μｍのルールでレジストパターンが要求され、その写真製版工程においては、紫外線のうち、波長２４８ｎｍのＫｒＦエキシマレーザ光が用いられている。また、今後、更なるパターンの微細化と共に、寸法精度や、重ね合わせ精度の向上が要求されると考えられる。しかし、パターンサイズが小さくなるに連れて、パターンの形成が困難になる。特に、ラインのサイズが１００ｎｍ以下になると、パターン倒れの問題が発生する。
【０００５】
また、ランダムロジックデバイスでは、現在、０．１３μｍルールのデバイスが量産化され、０．１０μｍルールのデバイスの開発が進められている。特にランダムロジックデバイスでは、１チップ内に、パターンの密集したものから孤立したものまで、任意のラインパターンとスペースパターンとの形成が必要である。近年、このようなランダムロジックデバイス形成のため、波長１９３ｎｍのＡｒＦエキシマレーザ光を用いたリソグラフィー技術の実用化が進められている。
【０００６】
しかし、ランダムロジックデバイスにおいて必要とされるラインパターンとスペースパターンとの両パターンを両立させることは、デバイスの微小化が進むに連れて困難となる。また、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して、後退が大きく生じるため、パターン密度、つまりは、デバイスの集積度を高めることが困難である。例えば、１００ｎｍの場合では、ラインパターンは終端部で、４０ｎｍ、１４０ｎｍのスペースパターンでは、約２０ｎｍの後退が生じる。
【０００７】
【特許文献１】
特開平２−２７１３５８号（第１〜２頁）
【０００８】
【発明が解決しようとする課題】
以上説明したように、従来のパターンの形成方法により１００ｎｍ以下のラインパターンを形成する場合、パターン倒れの問題が生じる。また、パターン線幅が細くなるとレジスト膜厚に対するアスペクト比が高くなる。一般にアスペクト比が３を超えると、パターン倒れが起こりやすくなる。この現象は、現像工程でリンス後の乾燥時に、水の高い表面張力によって引き起こされ、特にラインの間隔が狭いパターンほど倒れやすい性質を持っている。
【０００９】
また、限界解像度付近ではラインパターンとスペースパターンを同時に形成することは困難である。例えば、ＡｒＦエキシマレーザ光の波長で、開口数ＮＡ＝０．７０、２／３輪帯照明アパーチャを用いたオフアクシス法による露光では、１００ｎｍ付近のラインパターンとスペースパターンとを同時に形成することは難しい。
【００１０】
さらに、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して大きな後退が生じ、この現象はライン幅あるいはスペース幅が細くなるほど顕著になる。このため、パターンの微細化が制限されてしまう。
【００１１】
従ってこの発明は、以上のような問題を解決することを目的にして、微細なパターンを形成することを可能にする改良した半導体装置の製造方法を提案するものである。
【００１２】
【課題を解決するための手段】
従って、この発明の半導体装置の製造方法は、基板に下層膜を形成する下層膜工程と、
前記下層膜上に、レジストパターンを形成するレジストパターン形成工程と、前記下層膜の表面が露出した部分に、スピンオングラス膜を形成するスピンオングラス膜形成工程と、
前記レジストパターンを除去するレジストパターン除去工程と、
前記スピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【００１３】
あるいは、この発明の半導体装置の製造方法は、前記スピンオングラス膜形成工程後、前記レジストパターン除去工程の前に、さらに、
前記スピンオングラス膜に、上層レジストパターンを形成する上層レジストパターン形成工程と、
前記上層レジストパターンをマスクに、前記スピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
を備えるものである。
【００１４】
あるいは、この発明の半導体装置の製造方法は、
基板に下層膜を形成する下層膜工程と、
前記下層膜上に、第一のレジストパターンを形成する第一のレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、第一のスピンオングラス膜を形成する第一のスピンオングラス膜形成工程と、
前記第一のスピンオングラス膜の表面を、前記第一のレジストパターンの表面が露出するまで平坦化する平坦化工程と、
前記第一のスピンオングラス膜に、第二のスピンオングラス膜を形成する第二のスピンオングラス膜形成工程と、
前記第二のスピンオングラス膜に、第二のレジストパターンを形成する第二のレジストパターン形成工程と、
前記第二のレジストパターンをマスクに、前記第二のスピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
前記第二のスピンオングラス膜をマスクに、前記第一のレジストパターンをエッチングするレジストパターンエッチング工程と、
前記第二のスピンオングラス膜及び前記第一のスピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１６】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。また、図２及び図３は、この発明の実施の形態１における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【００１７】
実施の形態１においては、被加工基板の上層に、レジストパターンを形成した後、ＳＯＧ膜を塗布し、レジストパターンとはトーンが反転したＳＯＧ膜反転パターンを形成して、これをマスクとして被加工基板の各膜をエッチングすることにより、スペースパターンを形成する。なお、この明細書において、パターンが、幅の狭い溝状のパターンであるものをスペースパターンと称し、パターンが、幅の狭い線状のパターンであるものをラインパターン、パターンが、微細な点状のパターンであるものをドットパターンと称することとする。
以下、図１〜図３を用いて、この発明の実施の形態１における半導体装置の製造方法について説明する。
【００１８】
図２（ａ）に示すように、まず、シリコン基板２に、必要な各膜の形成を行う（ステップＳ２〜Ｓ８）。具体的に、実施の形態１では、まず、シリコン基板２の上にシリコン酸化膜４を、１５ｎｍの厚さで形成し（ステップＳ２）、その上に、ポリシリコン膜６を、１００ｎｍの厚さで形成する（ステップＳ４）。その後、有機反射防止膜８を、８５ｎｍの厚さで形成し（ステップＳ６）、２００℃で、９０秒間、ベークを行う（ステップＳ８）。
【００１９】
次に、レジストパターンの形成を行う（ステップＳ１０〜Ｓ１８）。具体的に、まず、図２（ｂ）に示すように、反射防止膜８の上に、ＡｒＦレジスト１０を３００ｎｍ塗布する（ステップＳ１０）。実施の形態１において用いるＡｒＦレジスト１０は、ポジ型のレジストであり、現像された後に、露光光の照射された部分が除去されるタイプのものである。ＡｒＦレジスト１０を塗布した後、１３０℃で、６０秒間のベークを行う（ステップＳ１２）。
【００２０】
その後、配線パターンの形成されたレティクル１２をマスクとして、露光を行う（ステップＳ１４）。レティクル１２は、最終的に、ポリシリコン膜６にスペースパターンを形成するものである。従って、スペースを形成する部分に対応させて、露光光を透過しない部分を設けることにより、パターンが形成されている。また、露光装置は、波長１９３ｎｍのＡｒＦエキシマレーザを露光光源とし、スキャナー式のものを用いる。照明条件は、開口数ＮＡ＝０．７０で、２／３輪帯照明アパーチャを用いたオフアクシス法を適用する。
【００２１】
次に、１３０℃で、６０秒間ベーク（ＰＥＢ；Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を行い（ステップＳ１６）、その後、図２（ｃ）に示すように、現像処理を行う（ステップＳ１８）。具体的には、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ；Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）の、２．３８重量パーセント水溶液を用いて、６０秒間の現像を行う。これにより、有機反射防止膜８上に、ラインパターンであるレジストパターン１６が形成される。次に、図２（ｄ）に示すように、２００℃で、１２０秒間のベークを行う（ステップＳ２０）。このようにして、ベーク後のレジストパターン１８が形成される。
なお、ここで形成されるレジストパターン１８のラインの寸法は、約１００ｎｍである。
【００２２】
次に、ＳＯＧ膜反転パターンの形成を行う（ステップＳ２２〜Ｓ２８）。
具体的に、まず、図３（ａ）に示すように、ＳＯＧ（スピンオングラス）膜２０を形成する（ステップＳ２２）。ＳＯＧ膜２０は、ポリシロキサン（ＳｉＯｘ）から構成される薄膜である。ＳＯＧ膜２０は、レジストパターン１８が形成された有機反射防止膜８の上に、レジストパターン１８を覆うように形成する。その後、２００℃で、１２０秒間ベークを行う（ステップＳ２４）。
【００２３】
次に、図３（ｂ）に示すように、ＳＯＧ膜２０の表面の平坦化を行う（ステップＳ２６）。ここでは、ドライエッチングにより、ＳＯＧ膜２０の表面に、レジストパターン１８の先端部分が露出するまでエッチングを行い、ＳＯＧ膜２０の表面の平坦化を行う。
【００２４】
次に、図３（ｃ）に示すように、ＳＯＧ膜２０をマスクとして、レジストパターン１８のエッチングを行う（ステップＳ２８）。これにより、レジストパターン１８とは、逆のトーンのスペースパターンを有するＳＯＧ膜反転パターン２２を得ることができる。
【００２５】
その後、各膜のエッチング及び除去を行う（ステップＳ３０〜Ｓ３６）。
具体的には、まず、図３（ｄ）に示すように、ＳＯＧ膜反転パターン２２をマスクとして、有機反射防止膜８のエッチングを行う（ステップＳ３０）。
【００２６】
次に、図３（ｅ）に示すように、ポリシリコン膜６のエッチングを行い（ステップＳ３２）、ＳＯＧ膜２０を除去する（ステップＳ３４）。さらに、図３（ｆ）に示すように、有機反射防止膜８を除去する（ステップＳ３６）。
【００２７】
このようにして、シリコン基板２上の、ポリシリコン膜６に、約１００ｎｍの微細なスペースパターン２４が形成される。
【００２８】
以上説明したように、実施の形態１では、レジストパターンを形成した後、ＳＯＧ膜反転パターンを形成し、これをマスクとして、下層膜のエッチングを行い、パターンを形成する。従って、通常のレジストパターンのみでは形成が困難な限界解像度以下のパターンを、パターン倒れを抑えて、より正確に形成することができる。
【００２９】
なお、実施の形態１では、スペースパターンのスペース部分に対応させて、露光光を透過しない部分を設けたレティクル１２をマスクとし、ポジ型のＡｒＦレジスト１０を用いて、レジストパターン１６を形成する場合について説明した。しかしこの発明において微細パターンは、スペースパターンを形成する場合に限るものではなく、ドットパターンあるいは、ラインパターンなどを形成する場合にも用いることができる。
【００３０】
例えば、実施の形態１で使用したレティクル１２と、ネガ型のレジストとを用いることにより、スペースパターン２４とはパターンが逆転したラインパターンを形成することができる。このように、レティクルと、レジストとの選択により、実施の形態１で説明したステップＳ２〜ステップＳ３６の工程で、微細なラインパターンも、微細なスペースパターンも、どちらも形成することができる。
【００３１】
なお、実施の形態１では、レジストパターン１６の形成後、高温ベーク（ステップＳ２０）を施している。これにより、ＳＯＧ膜を塗布した際に、レジストがＳＯＧ膜に溶解するのを防止することができるため、ネガ型、ポジ型のどちらのレジストでも用いることができる。
【００３２】
また、実施の形態１では、シリコン基板２上に形成したポリシリコン膜６に、微細パターンを形成する場合について説明した。しかし、この発明の半導体装置の製造方法は、ポリシリコン膜に微細パターンを形成する場合に限るものではなく、必要に応じて、他の膜や、あるいはシリコン基板に、微細パターンを形成する場合にも、用いることができる。
【００３３】
また、実施の形態１においては、有機反射防止膜を８５ｎｍの膜厚に形成した。しかし、ＳＯＧ膜とのエッチング選択比を十分に確保できれば、この厚さに限るものではない。例えば、下地の被加工基板の膜種や、膜厚に応じて、下層有機膜を３００ｎｍ〜５００ｎｍの膜厚としても、パターン形成を行うことができる。
【００３４】
また、実施の形態１では、ＳＯＧ膜２０を平坦化するため、ドライエッチングによりエッチバックを行う場合について説明した。しかし、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００３５】
実施の形態２．
図４は、この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。また、図５は、実施の形態２における微細パターン形成の各工程における状態を説明するための断面模式図である。
【００３６】
実施の形態２においては、実施の形態１と同様に、ラインパターンであるレジストパターンを形成した後、ＳＯＧ膜を形成して、レジストパターンとは逆のトーンを有するＳＯＧ膜反転パターンを形成し、これをマスクとして被加工基板の下層膜をエッチングしてパターンを形成する。しかし、実施の形態２では、レジストパターンを形成した後、更に、このレジストパターンを縮小し、下層膜により狭い幅のスペースをそなえるスペースパターンを形成する。
以下、図４及び図５を用いて、この発明の実施の形態２における半導体装置の製造方法について具体的に説明する。
【００３７】
図５（ａ）に示すように、まず、実施の形態１と同様に、シリコン基板２上に、各膜を形成し（ステップＳ２〜Ｓ８）、さらに、レジストパターン１６を形成する（ステップＳ１０〜Ｓ１８）。ここで、レジストパターン形成の、露光や現像等の条件は、実施の形態１において説明したものと同様である。従って、形成されるレジストパターン１６のラインの幅は、実施の形態１と同様に、１００ｎｍである。
【００３８】
次に、図５（ｂ）に示すように、レジストパターン１６に、イオン注入を行う（ステップＳ４０）。ここで、イオン注入は、Ａｒイオンを用いて、５０ＫｅＶ、１×１０１６／ｃｍ２の条件下で行う。レジストパターン１６にイオン注入を行うと、パターンが収縮し、これによって、ラインの幅が１００ｎｍのレジストパターン１６は、ラインの幅が５０ｎｍまで縮小したレジストパターン２６となる。
【００３９】
次に、図５（ｃ）に示すように、ＳＯＧ膜反転パターン２８を形成する（ステップＳ２２〜Ｓ２８）。具体的には、実施の形態１と同様に、ＳＯＧ膜２０の形成（ステップＳ２２）、ベーク（ステップＳ２４）、エッチバック（ステップＳ２６）、レジストパターン２６のエッチング（ステップＳ２８）を行うことにより、ＳＯＧ膜反転パターン２８を形成する。その後、実施の形態１と同様に、各膜のエッチング及び除去を行い（ステップＳ３０〜Ｓ３６）、ポリシリコン膜６に５０ｎｍのスペースパターン３０を得ることができる。
【００４０】
以上説明したように、実施の形態２では、レジストパターン１６にイオン注入を行い、レジストパターンのラインの幅をより細くする。従って、限界解像度以下のパターンの形成が可能であり、パターンの微細化に対応することができる。また、ＳＯＧ膜反転パターン２８を形成し、これを下層膜エッチングの際のマスクとして用いるため、パターン幅が細くなっても、パターン倒れなどが起こるのを抑えることができる。従って、より確実に、ポリシリコン膜６に微細なスペースパターン３０を形成することができる。
その他の部分については、実施の形態１と同様であるから説明を省略する。
【００４１】
なお、実施の形態２では、スペースパターンを形成する場合について説明したが、この発明はこれに限るものではなく、実施の形態１と同様に、ラインパターンを形成する場合に用いることができる。
【００４２】
また、レジストパターン１６に、イオン注入を施すことにより、ライン幅を狭くしたレジストパターン２６を形成した。しかし、この発明において、ライン幅を狭くする方法は、これに限るものではなく、電子キュアや、光キュアなど、他の方法であってもよい。なお、電子キュアの場合には、２５℃、窒素雰囲気中、４．０ｋｅＶ、１２ｍＡの条件で、２０００μＣ／ｃｍ２のドーズ量での電子照射が好適である。また、例えば、光キュアでは、１１０℃、大気雰囲気中で、波長２５０ｎｍ〜４５０ｎｍの光で、一分間の照射が好適である。
なお、レジストパターンにイオン注入や、電子キュア、光キュアを施すことにより、レジストパターンにＳＯＧ膜を塗布する際のレジストパターンの溶解を防ぐことができ、より正確に、ＳＯＧ膜反転パターンを形成することができる。
【００４３】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【００４４】
さらに、実施の形態２では、ドライエッチングによりＳＯＧ膜２０の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態１と同様に、平坦化は、ＣＭＰなど他の方法によって行うものであってもよい。
【００４５】
実施の形態３．
図６は、この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。また、図７及び図８は、実施の形態３における微細パターン形成の各工程における状態を説明するための断面模式図である。
この実施の形態３において、ポリシリコン膜６に形成するパターンは、実施の形態１、２で説明したものとは異なり、微細なラインパターンである。
以下、図６〜図８を用いて、実施の形態３における半導体装置の製造方法を説明する。
【００４６】
まず、実施の形態１と同様に、図７（ａ）に示すように、シリコン基板２の上に各膜の形成を行う（ステップＳ２〜Ｓ８）。次に、図７（ｂ）〜図７（ｃ）に示すように、レジストパターン３２を形成する（ステップＳ２〜Ｓ１８）。ここでの露光、現像の条件は、実施の形態１において説明したものと同様である。但し、ここで用いられるレティクル１２は、実施の形態１と異なり、ポリシリコン膜に形成されるラインパターンのラインに対応する部分に、露光光を透過しない部分を設けたものである。また、ＡｒＦレジスト１０は、実施の形態１と同様にポジ型のものを用いる。これによって、図７（ｃ）に示すように、反射防止膜８の上には、スペースパターンであるレジストパターン３２が形成される。
【００４７】
次に、図７（ｄ）、図７（ｅ）に示すように、レジストパターン３２に、枠付けプロセスを行う（ステップＳ４２〜Ｓ４６）。ここでは、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｌｉｔｈｏｇｒａｐｈｙ Ａｓｓｉｓｔｅｄ ｂｙ Ｃｈｅｍｉｃａｌ Ｓｈｒｉｎｋ）プロセスを用いる。具体的には、まず、図７（ｄ）に示すように、レジストパターン３２のスペース部分の側壁に、架橋材を含む有機ポリマー３４を塗布する（ステップＳ４２）。その後、ベークを行い（ステップＳ４４）、現像を行う（ステップＳ４６）。このようにして、図７（ｅ）に示すように、スペース幅１００ｎｍのレジストパターン３６を得る。
【００４８】
その後、実施の形態１と同様に、２００℃で１２０秒間ベークを行い（ステップＳ２０）、ＳＯＧ膜反転パターン３８を形成する（ステップＳ２２〜Ｓ２８）。具体的には、図８（ａ）に示すように、レジストパターン３６のスペース部分を埋め、更に、レジストパターン３６の表面を覆うように、ＳＯＧ膜２０を形成する（ステップＳ２２）。その後、ベークを行い（ステップＳ２４）、図８（ｂ）に示すように、ドライエッチングによるエッチバックを行うことにより、ＳＯＧ膜２０及びレジストパターン３６の表面の平坦化を行う（ステップＳ２６）。さらに、図８（ｃ）に示すように、レジストパターン３６を除去する（ステップＳ２８）。これにより、ラインパターンであるＳＯＧ膜反転パターン３８が形成される。
【００４９】
次に、図８（ｄ）、図８（ｅ）に示すように、実施の形態１と同様に、各膜のエッチング及び除去を行う（ステップＳ３０〜Ｓ３６）。このようにして、図８（ｅ）に示すように、ポリシリコン膜６に微細なラインパターン４０を得ることができる。ここで形成されるラインパターン４０のライン幅は、１００ｎｍである。
【００５０】
以上のように、実施の形態３では、レジストパターン３２に枠付けを行うことにより、さらに、微細なレジストパターン３６を形成している。従って、より微細なラインパターン４０を形成することができる。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００５１】
なお、この実施の形態においては、ラインパターンについてのみ説明したが、この発明は、ラインパターンの形成の場合に限るものではなく、微細なドットパターンを形成するときにも用いることができる。
【００５２】
また、実施の形態３では、ＲＥＬＡＣＳの工程を用いて、パターンをさらに微細化する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ＲＥＬＡＣＳ以外の方法により枠付けを行うものや、あるいは、枠付けを行わないものであってもよい。
【００５３】
なお、ＲＥＬＡＣＳでは、有機ポリマーを用いた。これにより、続くステップで、ＳＯＧ膜２０を直接塗布しても（ステップＳ２２）、ＳＯＧ膜との溶解が起きることなく、簡単なプロセスで、反転パターンを形成することができる。
【００５４】
さらに、実施の形態３では、ドライエッチングによりＳＯＧ膜２０の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態１と同様に、平坦化は、ＣＭＰなど他の方法によって行うものであってもよい。
【００５５】
実施の形態４．
図９は、この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。また、図１０〜図１２は、実施の形態４における微細パターン形成の各工程における状態を説明するための断面模式図である。
【００５６】
実施の形態４においては、形成するパターンの中に、微細なラインパターンと、微細なスペースパターンとの両方のパターンが含まれる。このため、この実施の形態では、被加工基板の上に、スペース（あるいはライン）用のレジストパターンを形成し、これにＳＯＧ膜を形成した後、さらに、ＳＯＧ膜上層に、ライン（あるいはスペース）用のレジストパターンを形成する。その後、このライン（あるいはスペース）用レジストパターンをマスクにＳＯＧ膜をエッチングしたのち、スペース（あるいはライン）用のレジストパターンを除去し、これによって、ＳＯＧ膜反転パターンを形成する。これをマスクとして、被加工基板をエッチングすることにより、ラインパターンとスペースパターンとを共に含むパターンを形成することができる。
以下、図９〜図１２を用いて、実施の形態４における半導体装置の製造方法について具体的に説明する。
【００５７】
まず、図１０（ａ）に示すように、シリコン基板２に各膜を形成し（ステップＳ２〜Ｓ１０）、図１０（ｂ）〜図１０（ｃ）に示すように、実施の形態１のステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターン４２を形成する（ステップＳ５０）。ここでは、最終的にポリシリコン膜６にスペースを形成する部分に対応させて露光光を透過しない部分を設けたレティクル１２を用いる。露光や現像等の条件は、実施の形態１に説明したものと同様である。
【００５８】
次に、図１０（ｄ）に示すように、レジストパターン４２に、イオン注入を行う（ステップＳ５２）。ここでのイオン注入は、実施の形態２のステップＳ４０と同様の条件で行う。これによって、幅５０ｎｍにまで縮小したレジストパターン４４を得ることができる。
【００５９】
次に、図１１（ａ）に示すように、レジストパターン４４を覆うように、ＳＯＧ膜２０を形成し（ステップＳ５４）、２００℃で、１２０秒間ベークを行う（ステップＳ５６）。さらに、図１１（ｂ）に示すように、ＳＯＧ膜２０の表面に、レジストパターン４４の先端部分が露出するまで平坦化を行う（ステップＳ５８）。なお、ここでの平坦化には、ドライエッチングによるエッチバックを用いる。
【００６０】
次に、実施の形態１のステップＳ１０〜ステップＳ１８と同様の工程により、ＳＯＧ膜２０の上に、レジストパターンを形成する（ステップＳ６０）。具体的には、図１１（ｃ）に示すように、ＳＯＧ膜２０の上に、ＡｒＦレジスト膜４６を塗布し（ステップＳ１０）、１３０℃で６０秒間のベークを行う（ステップＳ１２）。その後、図１１（ｄ）に示すように、レティクル１２を介して、ＡｒＦエキシマレーザ光を照射することにより露光を行う（ステップＳ１４）。ここで、用いられるレティクル１２は、最終的に、ポリシリコン膜６にラインを形成する部分、及び、スペースを形成する部分に対応させて、露光光が透過しない部分を設けたものである。露光後、１３０℃で６０秒間のベークを行い（ステップＳ１６）、その後現像する（ステップＳ１８）。なお、露光や現像等の条件は、実施の形態１と同様である。これによって、レジストパターンが形成される。
【００６１】
このようにして形成されたレジストパターンのうち、ラインパターンとなる部分に、イオン注入を行う（ステップＳ６２）。イオン注入は、実施の形態２のステップＳ４０の工程と同様の条件で行う。これにより、レジストパターンのうちラインパターンのライン幅を１００ｎｍから５０ｎｍにまで収縮したレジストパターン４８が形成される。
【００６２】
なお、ここで形成されたレジストパターン４８と、レジストパターン４４とは、異なる位置にラインパターンを有し、更にレジストパターン４８には、レジストパターン４４のライン部分を、必要な幅で重なる部分が形成されている。
【００６３】
次に、レジストパターン４８をマスクに、ＳＯＧ膜２０のエッチングを行う（ステップＳ６４）。その後、実施の形態１と同様に、ＳＯＧ膜２０をマスクに、レジストパターン４４のエッチング（ステップＳ６６）を行う。これによって、図１２（ｂ）に示すように、ＳＯＧ膜反転パターン５０が形成される。
【００６４】
次に、図１２（ｃ）〜図１２（ｅ）に示すように、実施の形態１と同様に、ＳＯＧ膜反転パターン５０をマスクとした各膜のエッチング及び各膜の除去を行う（ステップＳ３０〜Ｓ３６）。これによって、ポリシリコン膜６に、微細なラインパターンと、微細なスペースパターンとの両方を含むパターン５２が形成される。
【００６５】
以上のようにすれば、微細なラインパターンとスペースパターンとを同時に形成することができる。従って微細化するロジックパターンの形成にも対応することができる。また、ここでは、レジストパターンにイオン注入を行っているため、レジストとＳＯＧ膜との溶解を抑えつつ、より微細なパターンを形成することができる。また、レジストパターンが微細化しても、ＳＯＧ膜反転パターンを形成した後に下層膜のエッチングを行うため、パターン倒れをも抑えることができ、より確実に微細なパターンを形成することができる。
その他の部分は実施の形態１〜３と同様であるから説明を省略する。
【００６６】
なお、実施の形態４においては、各レジストパターンを形成した後、イオン注入を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入を行うことなく、そのまま、形成されたレジストパターンにベーク等を施して用いるものであってもよい。このようにしても、レジストとＳＯＧとの溶解を抑えてＳＯＧ膜反転パターンを形成することができ、パターン倒れなどを防止して確実にラインパターン及びスペースパターンを形成することができる。
【００６７】
また、この発明は、実施の形態２において説明したように、イオン注入の代わりに、電子キュアや、光キュアなどをレジストパターンに施すものであってもよい。これによっても、ＳＯＧ膜とレジストとの溶解を抑えつつ、レジストパターンのライン幅を縮小することができる。
【００６８】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【００６９】
また、実施の形態４では、ＳＯＧ膜に、ラインパターンを形成した後、レジストパターンをエッチングして、スペースパターンを形成することにより、ＳＯＧ膜反転パターンを形成した。しかし、レティクルやレジストの選択により、ＳＯＧ膜にスペースパターンを形成した後、ラインパターン部分を形成することもできる。また、この場合には、スペースパターン形成用のレジストパターンを形成した後、ＲＥＬＡＣＳなどによる枠付けを行い、スペース幅を狭くするものであってもよい。
【００７０】
さらに、実施の形態４では、ＳＯＧ膜の平坦化の際、ドライエッチングによりエッチバックを行った。しかし、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００７１】
実施の形態５．
図１３は、この発明の実施の形態５における半導体装置の製造方法を説明するためのフロー図である。また、図１４〜図２０は、実施の形態５における微細パターン形成の各工程における状態を説明するための模式図であり、各図において、（ｃ）は、上面、（ａ）、（ｂ）は、それぞれ、（ｃ）における、Ａ−Ａ´方向、Ｂ−Ｂ´方向の断面である。
以下、図１３〜図２０を用いて、実施の形態５における半導体装置の製造方法について説明する。
【００７２】
まず、実施の形態１と同様に、シリコン基板２に、各膜を形成する（ステップＳ２〜Ｓ８）。その後、反射防止膜８の上に、実施の形態１のステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターンを形成する（ステップＳ７０）。次に、図１４に示すように、レジストパターンにイオンの注入を行い（ステップＳ７２）、５０ｎｍのレジストパターン５４を形成する。ここでのイオン注入は、実施の形態２のステップＳ４０と同様の条件で行う。
【００７３】
次に、レジストパターン５４の上から、ＳＯＧ膜２０を形成し（ステップＳ７４）、２００℃で１２０秒間のベークを行う（ステップＳ７６）。その後、ドライエッチングによるエッチバックにより、図１５に示すように、レジストパターン５４の先端部分が表面に露出するまで、ＳＯＧ膜２０の平坦化を行う（ステップＳ７８）。
【００７４】
次に、図１６に示すように、ＳＯＧ膜２０の上に、さらに、ＳＯＧ膜５６を形成し（ステップＳ８０）、２００℃で、１２０秒間のベークを行う（ステップＳ８２）。さらに、ドライエッチングによるエッチバックにより、ＳＯＧ膜５６の表面を平坦化する（ステップＳ８４）。
【００７５】
次に、実施の形態１におけるステップＳ１０〜Ｓ１８と同様の工程により、ＳＯＧ膜５６の上に、レジストパターン５８を形成する（ステップＳ８６）。なお、ここでの、露光、現像条件は実施の形態１に説明した条件と同じである。その後、図１７に示すように、レジストパターンにイオンを注入し（ステップＳ８８）、１００ｎｍのレジストパターンを、５０ｎｍに縮小したレジストパターン５８を形成する。なお、イオン注入は、実施の形態２のステップＳ４０のイオン注入と同様の条件により行う。
【００７６】
なお、図１４及び図１８に示すように、レジストパターン５４は、図においてＢ−Ｂ´方向のラインパターンであり、レジストパターン５８は、図において、Ａ−Ａ´方向のラインパターンである。即ち、上面から見た場合、レジストパターン５４と、レジストパターン５８とは、互いに、ほぼ垂直に交差するラインパターンである。
【００７７】
次に、図１８に示すように、レジストパターン５８をマスクとして、ＳＯＧ膜５６のエッチングを行う（ステップＳ９０）。さらに、図１９に示すように、ＳＯＧ膜５６をマスクとして、レジストパターン５４のエッチングを行い（ステップＳ９２）、続けて、有機反射防止膜８のエッチングを行う（ステップＳ９４）。これにより、レジストパターン５４のうち、上層がＳＯＧ膜５６に覆われていない部分が除去され、この部分において、ポリシリコン膜６が露出する。
【００７８】
次に、ＳＯＧ膜を除去し（ステップＳ９６）、有機反射防止膜８をマスクに、ポリシリコン膜６のエッチングを行う（ステップＳ９８）。その後、図２０に示すように、有機反射防止膜８を除去し（ステップＳ１００）、スペースパターン６０と、その対向部における分離幅を形成する。
【００７９】
以上のようにすれば、微細なスペースパターンを、終端部における後退を抑えて、形成することができる。
その他の部分は実施の形態１〜４と同様であるから説明を省略する。
【００８０】
なお、実施の形態５において、各レジストパターン５４、５８を形成する際、それぞれに、イオン注入（ステップＳ７４、Ｓ８８）を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入の代わりに、電子キュアや、光キュア等の手段により、レジストパターンのライン幅を狭めるものであってもよい。また、最終的に形成するパターンの幅によって、レジストパターンに高温ベークを行うのみで、イオン注入等の工程を有しないものであってもよい。レジストパターンに、イオン注入、電子キュア、光キュア、あるいは高温ベーク等を行うことにより、ＳＯＧ膜とレジストとの溶解を抑えることができる。
なお、イオン注入の代わりに、電子キュアや光キュアを用いる場合、実施の形態５においては、実施の形態２で説明した条件で行うとよい。
【００８１】
さらに、レジストパターンへのイオン注入は、アルゴンを用いて行う場合について説明したが、この発明はこれに限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【００８２】
また、ＳＯＧ膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００８３】
実施の形態６．
図２１は、この発明の実施の形態６における半導体装置の製造方法を説明するためのフロー図である。また、図２２〜２６は、実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図であり、各図において、（ｃ）は上面を示し、（ａ）、（ｂ）は、それぞれ、（ｃ）における、Ａ−Ａ´方向、Ｂ−Ｂ´方向の断面を示す。
以下、図２１〜図２６を用いて、実施の形態６における半導体装置の製造方法について説明する。
【００８４】
まず、実施の形態３と同様に、シリコン基板２の上に各膜の形成（ステップＳ２〜Ｓ８）を行った後、ステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターンの形成を行う（ステップＳ１０２）。さらに、ステップＳ４２〜ステップＳ４６と同様の工程により、レジストパターンに対して、ＲＥＬＡＣＳによる枠付けを行い（ステップＳ１０４）、図２２に示すように、スペース幅１００ｎｍのレジストパターン６２を形成する。
【００８５】
次に、２００℃で１２０秒間のベーク（ステップＳ１０６）を行った後、図２３に示すように、レジストパターン６２のスペース部分と上部とに、ＳＯＧ膜２０を形成して（ステップＳ１０８）、２００℃で１２０秒間ベーク（ステップＳ１１０）を行う。その後、ドライエッチングにより、表面にレジストパターン６２の先端部分が露出するまでエッチバックを行い、ＳＯＧ膜２０と、レジストパターン６２の表面を平坦化する（ステップＳ１１２）。
【００８６】
次に、実施の形態１におけるステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターンの形成を行う（ステップＳ１１４）。ここでの、露光、現像の条件は、実施の形態１において説明したものと同様である。さらに、１３０℃で６０秒間のベークを行い（ステップＳ１１６）、このレジストパターンに、実施の形態３におけるステップＳ４２〜Ｓ４６と同様の工程で、ＲＥＬＡＣＳ法による枠付けを行う（ステップＳ１１８）。これにより、図２４に示すように、スペース幅１００ｎｍのレジストパターン６４が形成される。
【００８７】
なお、図２２及び図２４に示すように、レジストパターン６２は、Ｂ−Ｂ´方向のスペースパターンであり、レジストパターン６４は、Ａ−Ａ´方向のスペースパターンである。即ち、レジストパターン６２とレジストパターン６４とは、互いにほぼ垂直に交差するスペースパターンである。
【００８８】
次に、図２５に示すように、このレジストパターン６４をマスクに、ＳＯＧ膜２０のエッチングを行う（ステップＳ１２０）。
その後、レジストパターン６４をドライエッチングにより除去し（ステップＳ１２２）、ＳＯＧ膜２０の表面を露出させる。さらに、図２６に示すように、ＳＯＧ膜２０をマスクにレジストパターン６２のエッチングを行う（ステップＳ１２４）。さらに、図２７に示すように、ＳＯＧ膜２０をマスクに、有機反射防止膜８をエッチングする（ステップＳ１２６）。
【００８９】
次に、ＳＯＧ膜２０をマスクに、ポリシリコン膜６をエッチングする（ステップＳ１２８）。その後、ＳＯＧ膜２０の除去（ステップＳ１３０）、有機反射防止膜８の除去（ステップＳ１３２）を行う。これにより、図２８に示すように、ポリシリコン６の１００ｎｍのラインパターンと、その対向部で１００ｎｍのスペースパターンとを形成することができる。
【００９０】
以上説明したように、実施の形態６においては、ＳＯＧ膜を用いたトーンの反転、二度目のレジストパターンを形成する工程、及びＲＥＬＡＣＳによる枠付けを採用する。これにより、微細なラインパターンを、終端部の後退を抑えて形成することができる。また、枠付けにおいては、有機ポリマーを用いる。従って、その後の工程で直接ＳＯＧを塗布しても、レジストと、ＳＯＧとの溶解を抑えることができ、簡単なプロセスで半導体装置の製造を行うことができる。
その他の部分は実施の形態１〜５と同様であるから説明を省略する。
【００９１】
なお、実施の形態６においては、各レジストパターン６２、６４の形成の際、ＲＥＬＡＣＳによる枠付けを行う場合について説明した。しかし、この発明は、これに限るものではなく、各パターンのスペース幅を細くする他の方法を用いるものであってもよい。また、形成するライン幅によっては、枠付けを行わないものであってもよい。
【００９２】
また、ＳＯＧ膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００９３】
なお、この発明において、基板、下層膜には、それぞれ、例えば、実施の形態１〜６における、シリコン基板２、ポリシリコン膜６が該当する。
【００９４】
また、この発明において、レジストパターンには、例えば、実施の形態１、２、４におけるレジストパターン１６、１８や、実施の形態３におけるレジストパターン３２、実施の形態６におけるレジストパターン６２、が該当する。また、この発明において、スピンオングラス膜には、例えば、実施の形態１〜４、６における、ＳＯＧ膜２０が該当する。
また、この発明において、上層レジストパターンには、例えば、実施の形態４におけるレジストパターン４８、あるいは実施の形態６におけるレジストパターン６４が該当する。
【００９５】
また、この発明において、第一のレジストパターンには、例えば、実施の形態５における、５４が該当し、第二のレジストパターンには、例えば、レジストパターン５８が該当する。また、この発明において、第一のスピンオングラス膜には、例えば、実施の形態５のＳＯＧ膜２０が該当し、第二のスピンオングラス膜には、実施の形態５のＳＯＧ膜５６が該当する。
【００９６】
さらに、例えば、実施の形態１〜６におけるステップＳ４を実行することにより、この発明の下層膜形成工程が実行され、例えば、実施の形態１〜４におけるステップＳ８〜Ｓ１０、あるいは、実施の形態６におけるステップＳ１０２を実行することにより、レジストパターン形成工程が実行される。また、例えば、実施の形態１〜３におけるステップＳ２２、あるいは、実施の形態４におけるステップＳ５４、実施の形態６におけるステップＳ１０８を実行することにより、この発明のスピンオングラス膜形成工程が実行され、例えば、実施の形態１〜３のステップＳ２８、あるいは、実施の形態４におけるステップＳ６６、実施の形態６におけるステップＳ１２４を実行することにより、レジストパターン除去工程が実行される。また、例えば、実施の形態１〜４におけるステップＳ３２、あるいは、実施の形態６におけるステップＳ１２８を実行することにより、この発明の、下層膜エッチング工程が実行される。
【００９７】
また、例えば、実施の形態４におけるステップＳ６０、あるいは、実施の形態６におけるステップＳ１１４を実行することにより、この発明における上層レジストパターン形成工程が実行され、例えば、ステップＳ６４、Ｓ１２０を実行することにより、この発明のスピンオングラス膜エッチング工程が実行される。
【００９８】
また、例えば、実施の形態５における、ステップＳ７０を実行することにより、この発明の第一のレジストパターン形成工程が実行され、例えば、実施の形態５におけるステップＳ７４を実行することにより、第一のスピンオングラス膜形成工程が実施される。また、例えば、実施の形態５におけるステップＳ７８を実行することにより、この発明の、平坦化工程が実行される。また、例えば、実施の形態５におけるステップＳ８０を実行することにより、この発明の第二のスピンオングラス膜形成工程が実行され、例えば、実施の形態５におけるステップＳ８６を実行することにより、第二のレジストパターン形成工程が実行される。また、例えば、実施の形態５のステップＳ９０を実行することにより、この発明のスピンオングラス膜エッチング工程が実行され、例えば、ステップＳ９２を実行することによりレジストパターンエッチング工程が実行される。また、例えば、実施の形態５のステップＳ９８を実行することにより、この発明の下層膜エッチング工程が実行される。
【００９９】
【発明の効果】
以上説明したように、この発明によれば、レジストパターンによりスピンオングラス膜に、パターンを形成し、スピンオングラス膜をマスクに下層膜のエッチングを行う。従って、パターン倒れを抑えつつ、より微細なラインパターンあるいはスペースパターンの形成を、簡単な工程により形成することができる。
【０１００】
また、この発明において、第一のスピンオングラス膜、第二のスピンオングラス膜を積層して、これらにパターンを形成するものについては、終端部の後退を抑えつつ、微細なスペースパターンを形成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図２】この発明の実施の形態１における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図３】この発明の実施の形態１における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図５】この発明の実施の形態２における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【図７】この発明の実施の形態３における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態３における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。
【図１０】この発明の実施の形態４における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態４における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態４における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態５における半導体装置の製造方法を説明するためのフロー図である。
【図１４】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１５】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１６】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１７】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１８】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１９】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２０】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２１】この発明の実施の形態６における半導体装置の製造方法を説明するためのフロー図である。
【図２２】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２３】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２４】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２５】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２６】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２７】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２８】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【符号の説明】
２ シリコン基板、 ４ シリコン酸化膜、 ６ ポリシリコン膜、 ８ 有機反射防止膜、 １０ レジスト膜、 １２ レティクル、 １４ ＡｒＦエキシマレーザ光、 １６ レジストパターン、 １８ レジストパターン、 ２０ＳＯＧ膜、 ２２ ＳＯＧ膜反転パターン、 ２４ スペースパターン、 ２６ レジストパターン、 ２８ ＳＯＧ膜反転パターン、 ３０ スペースパターン、 ３２ レジストパターン、 ３４ 有機ポリマー、 ３６ レジストパターン、 ３８ ＳＯＧ膜反転パターン、 ４０ ラインパターン、 ４２ レジストパターン、 ４４ レジストパターン、 ４６ ＡｒＦレジスト膜、 ４８ レジストパターン、 ５０ ＳＯＧ膜反転パターン、 ５２ パターン、 ５４ レジストパターン、 ５６ ＳＯＧ膜、 ５８ レジストパターン、 ６２ レジストパターン、 ６４ レジストパターン。
この発明は、半導体装置の製造方法に関する。さらに、具体的には、被加工基板に、微細なラインパターンあるいは、スペースパターンを形成する方法として好適なものである。
【発明の属する技術分野】
【０００２】
半導体基板に微細パターンを形成する場合、一般的な方法としては、まず、被加工基板に、シリコン酸化膜、ポリシリコン膜を形成した後、レジストを塗布する。このレジストを、レティクルを介して、露光光を照射して、露光する。その後、現像処理を行い、これによって、レジストパターンを形成する。このレジストパターンをマスクとして、ポリシリコン膜、シリコン酸化膜、さらに、被加工基板のエッチングを行う。また、必要な場合には、各プロセスにおいて、加熱処理が行われる（例えば、特許文献１参照。）。
【０００３】
ところで、通常、半導体装置の製造のためには、このように、所定の層に、所定のパターンを形成する工程が、２０〜３０回程度必要とされる。また、近年、半導体集積回路の高度集積化、高性能化に伴い、要求されるパターンも微細化している。
【０００４】
例えば、現在量産が行われている６４ＭＢ、あるいは、２５６ＭＢのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、０．１８μｍ〜０．１３μｍのルールでレジストパターンが要求され、その写真製版工程においては、紫外線のうち、波長２４８ｎｍのＫｒＦエキシマレーザ光が用いられている。また、今後、更なるパターンの微細化と共に、寸法精度や、重ね合わせ精度の向上が要求されると考えられる。しかし、パターンサイズが小さくなるに連れて、パターンの形成が困難になる。特に、ラインのサイズが１００ｎｍ以下になると、パターン倒れの問題が発生する。
【０００５】
また、ランダムロジックデバイスでは、現在、０．１３μｍルールのデバイスが量産化され、０．１０μｍルールのデバイスの開発が進められている。特にランダムロジックデバイスでは、１チップ内に、パターンの密集したものから孤立したものまで、任意のラインパターンとスペースパターンとの形成が必要である。近年、このようなランダムロジックデバイス形成のため、波長１９３ｎｍのＡｒＦエキシマレーザ光を用いたリソグラフィー技術の実用化が進められている。
【０００６】
しかし、ランダムロジックデバイスにおいて必要とされるラインパターンとスペースパターンとの両パターンを両立させることは、デバイスの微小化が進むに連れて困難となる。また、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して、後退が大きく生じるため、パターン密度、つまりは、デバイスの集積度を高めることが困難である。例えば、１００ｎｍの場合では、ラインパターンは終端部で、４０ｎｍ、１４０ｎｍのスペースパターンでは、約２０ｎｍの後退が生じる。
【０００７】
【特許文献１】
特開平２−２７１３５８号（第１〜２頁）
【０００８】
【発明が解決しようとする課題】
以上説明したように、従来のパターンの形成方法により１００ｎｍ以下のラインパターンを形成する場合、パターン倒れの問題が生じる。また、パターン線幅が細くなるとレジスト膜厚に対するアスペクト比が高くなる。一般にアスペクト比が３を超えると、パターン倒れが起こりやすくなる。この現象は、現像工程でリンス後の乾燥時に、水の高い表面張力によって引き起こされ、特にラインの間隔が狭いパターンほど倒れやすい性質を持っている。
【０００９】
また、限界解像度付近ではラインパターンとスペースパターンを同時に形成することは困難である。例えば、ＡｒＦエキシマレーザ光の波長で、開口数ＮＡ＝０．７０、２／３輪帯照明アパーチャを用いたオフアクシス法による露光では、１００ｎｍ付近のラインパターンとスペースパターンとを同時に形成することは難しい。
【００１０】
さらに、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して大きな後退が生じ、この現象はライン幅あるいはスペース幅が細くなるほど顕著になる。このため、パターンの微細化が制限されてしまう。
【００１１】
従ってこの発明は、以上のような問題を解決することを目的にして、微細なパターンを形成することを可能にする改良した半導体装置の製造方法を提案するものである。
【００１２】
【課題を解決するための手段】
従って、この発明の半導体装置の製造方法は、基板に下層膜を形成する下層膜工程と、
前記下層膜上に、レジストパターンを形成するレジストパターン形成工程と、前記下層膜の表面が露出した部分に、スピンオングラス膜を形成するスピンオングラス膜形成工程と、
前記レジストパターンを除去するレジストパターン除去工程と、
前記スピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【００１３】
あるいは、この発明の半導体装置の製造方法は、前記スピンオングラス膜形成工程後、前記レジストパターン除去工程の前に、さらに、
前記スピンオングラス膜に、上層レジストパターンを形成する上層レジストパターン形成工程と、
前記上層レジストパターンをマスクに、前記スピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
を備えるものである。
【００１４】
あるいは、この発明の半導体装置の製造方法は、
基板に下層膜を形成する下層膜工程と、
前記下層膜上に、第一のレジストパターンを形成する第一のレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、第一のスピンオングラス膜を形成する第一のスピンオングラス膜形成工程と、
前記第一のスピンオングラス膜の表面を、前記第一のレジストパターンの表面が露出するまで平坦化する平坦化工程と、
前記第一のスピンオングラス膜に、第二のスピンオングラス膜を形成する第二のスピンオングラス膜形成工程と、
前記第二のスピンオングラス膜に、第二のレジストパターンを形成する第二のレジストパターン形成工程と、
前記第二のレジストパターンをマスクに、前記第二のスピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
前記第二のスピンオングラス膜をマスクに、前記第一のレジストパターンをエッチングするレジストパターンエッチング工程と、
前記第二のスピンオングラス膜及び前記第一のスピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１６】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。また、図２及び図３は、この発明の実施の形態１における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【００１７】
実施の形態１においては、被加工基板の上層に、レジストパターンを形成した後、ＳＯＧ膜を塗布し、レジストパターンとはトーンが反転したＳＯＧ膜反転パターンを形成して、これをマスクとして被加工基板の各膜をエッチングすることにより、スペースパターンを形成する。なお、この明細書において、パターンが、幅の狭い溝状のパターンであるものをスペースパターンと称し、パターンが、幅の狭い線状のパターンであるものをラインパターン、パターンが、微細な点状のパターンであるものをドットパターンと称することとする。
以下、図１〜図３を用いて、この発明の実施の形態１における半導体装置の製造方法について説明する。
【００１８】
図２（ａ）に示すように、まず、シリコン基板２に、必要な各膜の形成を行う（ステップＳ２〜Ｓ８）。具体的に、実施の形態１では、まず、シリコン基板２の上にシリコン酸化膜４を、１５ｎｍの厚さで形成し（ステップＳ２）、その上に、ポリシリコン膜６を、１００ｎｍの厚さで形成する（ステップＳ４）。その後、有機反射防止膜８を、８５ｎｍの厚さで形成し（ステップＳ６）、２００℃で、９０秒間、ベークを行う（ステップＳ８）。
【００１９】
次に、レジストパターンの形成を行う（ステップＳ１０〜Ｓ１８）。具体的に、まず、図２（ｂ）に示すように、反射防止膜８の上に、ＡｒＦレジスト１０を３００ｎｍ塗布する（ステップＳ１０）。実施の形態１において用いるＡｒＦレジスト１０は、ポジ型のレジストであり、現像された後に、露光光の照射された部分が除去されるタイプのものである。ＡｒＦレジスト１０を塗布した後、１３０℃で、６０秒間のベークを行う（ステップＳ１２）。
【００２０】
その後、配線パターンの形成されたレティクル１２をマスクとして、露光を行う（ステップＳ１４）。レティクル１２は、最終的に、ポリシリコン膜６にスペースパターンを形成するものである。従って、スペースを形成する部分に対応させて、露光光を透過しない部分を設けることにより、パターンが形成されている。また、露光装置は、波長１９３ｎｍのＡｒＦエキシマレーザを露光光源とし、スキャナー式のものを用いる。照明条件は、開口数ＮＡ＝０．７０で、２／３輪帯照明アパーチャを用いたオフアクシス法を適用する。
【００２１】
次に、１３０℃で、６０秒間ベーク（ＰＥＢ；Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を行い（ステップＳ１６）、その後、図２（ｃ）に示すように、現像処理を行う（ステップＳ１８）。具体的には、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ；Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）の、２．３８重量パーセント水溶液を用いて、６０秒間の現像を行う。これにより、有機反射防止膜８上に、ラインパターンであるレジストパターン１６が形成される。次に、図２（ｄ）に示すように、２００℃で、１２０秒間のベークを行う（ステップＳ２０）。このようにして、ベーク後のレジストパターン１８が形成される。
なお、ここで形成されるレジストパターン１８のラインの寸法は、約１００ｎｍである。
【００２２】
次に、ＳＯＧ膜反転パターンの形成を行う（ステップＳ２２〜Ｓ２８）。
具体的に、まず、図３（ａ）に示すように、ＳＯＧ（スピンオングラス）膜２０を形成する（ステップＳ２２）。ＳＯＧ膜２０は、ポリシロキサン（ＳｉＯｘ）から構成される薄膜である。ＳＯＧ膜２０は、レジストパターン１８が形成された有機反射防止膜８の上に、レジストパターン１８を覆うように形成する。その後、２００℃で、１２０秒間ベークを行う（ステップＳ２４）。
【００２３】
次に、図３（ｂ）に示すように、ＳＯＧ膜２０の表面の平坦化を行う（ステップＳ２６）。ここでは、ドライエッチングにより、ＳＯＧ膜２０の表面に、レジストパターン１８の先端部分が露出するまでエッチングを行い、ＳＯＧ膜２０の表面の平坦化を行う。
【００２４】
次に、図３（ｃ）に示すように、ＳＯＧ膜２０をマスクとして、レジストパターン１８のエッチングを行う（ステップＳ２８）。これにより、レジストパターン１８とは、逆のトーンのスペースパターンを有するＳＯＧ膜反転パターン２２を得ることができる。
【００２５】
その後、各膜のエッチング及び除去を行う（ステップＳ３０〜Ｓ３６）。
具体的には、まず、図３（ｄ）に示すように、ＳＯＧ膜反転パターン２２をマスクとして、有機反射防止膜８のエッチングを行う（ステップＳ３０）。
【００２６】
次に、図３（ｅ）に示すように、ポリシリコン膜６のエッチングを行い（ステップＳ３２）、ＳＯＧ膜２０を除去する（ステップＳ３４）。さらに、図３（ｆ）に示すように、有機反射防止膜８を除去する（ステップＳ３６）。
【００２７】
このようにして、シリコン基板２上の、ポリシリコン膜６に、約１００ｎｍの微細なスペースパターン２４が形成される。
【００２８】
以上説明したように、実施の形態１では、レジストパターンを形成した後、ＳＯＧ膜反転パターンを形成し、これをマスクとして、下層膜のエッチングを行い、パターンを形成する。従って、通常のレジストパターンのみでは形成が困難な限界解像度以下のパターンを、パターン倒れを抑えて、より正確に形成することができる。
【００２９】
なお、実施の形態１では、スペースパターンのスペース部分に対応させて、露光光を透過しない部分を設けたレティクル１２をマスクとし、ポジ型のＡｒＦレジスト１０を用いて、レジストパターン１６を形成する場合について説明した。しかしこの発明において微細パターンは、スペースパターンを形成する場合に限るものではなく、ドットパターンあるいは、ラインパターンなどを形成する場合にも用いることができる。
【００３０】
例えば、実施の形態１で使用したレティクル１２と、ネガ型のレジストとを用いることにより、スペースパターン２４とはパターンが逆転したラインパターンを形成することができる。このように、レティクルと、レジストとの選択により、実施の形態１で説明したステップＳ２〜ステップＳ３６の工程で、微細なラインパターンも、微細なスペースパターンも、どちらも形成することができる。
【００３１】
なお、実施の形態１では、レジストパターン１６の形成後、高温ベーク（ステップＳ２０）を施している。これにより、ＳＯＧ膜を塗布した際に、レジストがＳＯＧ膜に溶解するのを防止することができるため、ネガ型、ポジ型のどちらのレジストでも用いることができる。
【００３２】
また、実施の形態１では、シリコン基板２上に形成したポリシリコン膜６に、微細パターンを形成する場合について説明した。しかし、この発明の半導体装置の製造方法は、ポリシリコン膜に微細パターンを形成する場合に限るものではなく、必要に応じて、他の膜や、あるいはシリコン基板に、微細パターンを形成する場合にも、用いることができる。
【００３３】
また、実施の形態１においては、有機反射防止膜を８５ｎｍの膜厚に形成した。しかし、ＳＯＧ膜とのエッチング選択比を十分に確保できれば、この厚さに限るものではない。例えば、下地の被加工基板の膜種や、膜厚に応じて、下層有機膜を３００ｎｍ〜５００ｎｍの膜厚としても、パターン形成を行うことができる。
【００３４】
また、実施の形態１では、ＳＯＧ膜２０を平坦化するため、ドライエッチングによりエッチバックを行う場合について説明した。しかし、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００３５】
実施の形態２．
図４は、この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。また、図５は、実施の形態２における微細パターン形成の各工程における状態を説明するための断面模式図である。
【００３６】
実施の形態２においては、実施の形態１と同様に、ラインパターンであるレジストパターンを形成した後、ＳＯＧ膜を形成して、レジストパターンとは逆のトーンを有するＳＯＧ膜反転パターンを形成し、これをマスクとして被加工基板の下層膜をエッチングしてパターンを形成する。しかし、実施の形態２では、レジストパターンを形成した後、更に、このレジストパターンを縮小し、下層膜により狭い幅のスペースをそなえるスペースパターンを形成する。
以下、図４及び図５を用いて、この発明の実施の形態２における半導体装置の製造方法について具体的に説明する。
【００３７】
図５（ａ）に示すように、まず、実施の形態１と同様に、シリコン基板２上に、各膜を形成し（ステップＳ２〜Ｓ８）、さらに、レジストパターン１６を形成する（ステップＳ１０〜Ｓ１８）。ここで、レジストパターン形成の、露光や現像等の条件は、実施の形態１において説明したものと同様である。従って、形成されるレジストパターン１６のラインの幅は、実施の形態１と同様に、１００ｎｍである。
【００３８】
次に、図５（ｂ）に示すように、レジストパターン１６に、イオン注入を行う（ステップＳ４０）。ここで、イオン注入は、Ａｒイオンを用いて、５０ＫｅＶ、１×１０１６／ｃｍ２の条件下で行う。レジストパターン１６にイオン注入を行うと、パターンが収縮し、これによって、ラインの幅が１００ｎｍのレジストパターン１６は、ラインの幅が５０ｎｍまで縮小したレジストパターン２６となる。
【００３９】
次に、図５（ｃ）に示すように、ＳＯＧ膜反転パターン２８を形成する（ステップＳ２２〜Ｓ２８）。具体的には、実施の形態１と同様に、ＳＯＧ膜２０の形成（ステップＳ２２）、ベーク（ステップＳ２４）、エッチバック（ステップＳ２６）、レジストパターン２６のエッチング（ステップＳ２８）を行うことにより、ＳＯＧ膜反転パターン２８を形成する。その後、実施の形態１と同様に、各膜のエッチング及び除去を行い（ステップＳ３０〜Ｓ３６）、ポリシリコン膜６に５０ｎｍのスペースパターン３０を得ることができる。
【００４０】
以上説明したように、実施の形態２では、レジストパターン１６にイオン注入を行い、レジストパターンのラインの幅をより細くする。従って、限界解像度以下のパターンの形成が可能であり、パターンの微細化に対応することができる。また、ＳＯＧ膜反転パターン２８を形成し、これを下層膜エッチングの際のマスクとして用いるため、パターン幅が細くなっても、パターン倒れなどが起こるのを抑えることができる。従って、より確実に、ポリシリコン膜６に微細なスペースパターン３０を形成することができる。
その他の部分については、実施の形態１と同様であるから説明を省略する。
【００４１】
なお、実施の形態２では、スペースパターンを形成する場合について説明したが、この発明はこれに限るものではなく、実施の形態１と同様に、ラインパターンを形成する場合に用いることができる。
【００４２】
また、レジストパターン１６に、イオン注入を施すことにより、ライン幅を狭くしたレジストパターン２６を形成した。しかし、この発明において、ライン幅を狭くする方法は、これに限るものではなく、電子キュアや、光キュアなど、他の方法であってもよい。なお、電子キュアの場合には、２５℃、窒素雰囲気中、４．０ｋｅＶ、１２ｍＡの条件で、２０００μＣ／ｃｍ２のドーズ量での電子照射が好適である。また、例えば、光キュアでは、１１０℃、大気雰囲気中で、波長２５０ｎｍ〜４５０ｎｍの光で、一分間の照射が好適である。
なお、レジストパターンにイオン注入や、電子キュア、光キュアを施すことにより、レジストパターンにＳＯＧ膜を塗布する際のレジストパターンの溶解を防ぐことができ、より正確に、ＳＯＧ膜反転パターンを形成することができる。
【００４３】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【００４４】
さらに、実施の形態２では、ドライエッチングによりＳＯＧ膜２０の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態１と同様に、平坦化は、ＣＭＰなど他の方法によって行うものであってもよい。
【００４５】
実施の形態３．
図６は、この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。また、図７及び図８は、実施の形態３における微細パターン形成の各工程における状態を説明するための断面模式図である。
この実施の形態３において、ポリシリコン膜６に形成するパターンは、実施の形態１、２で説明したものとは異なり、微細なラインパターンである。
以下、図６〜図８を用いて、実施の形態３における半導体装置の製造方法を説明する。
【００４６】
まず、実施の形態１と同様に、図７（ａ）に示すように、シリコン基板２の上に各膜の形成を行う（ステップＳ２〜Ｓ８）。次に、図７（ｂ）〜図７（ｃ）に示すように、レジストパターン３２を形成する（ステップＳ２〜Ｓ１８）。ここでの露光、現像の条件は、実施の形態１において説明したものと同様である。但し、ここで用いられるレティクル１２は、実施の形態１と異なり、ポリシリコン膜に形成されるラインパターンのラインに対応する部分に、露光光を透過しない部分を設けたものである。また、ＡｒＦレジスト１０は、実施の形態１と同様にポジ型のものを用いる。これによって、図７（ｃ）に示すように、反射防止膜８の上には、スペースパターンであるレジストパターン３２が形成される。
【００４７】
次に、図７（ｄ）、図７（ｅ）に示すように、レジストパターン３２に、枠付けプロセスを行う（ステップＳ４２〜Ｓ４６）。ここでは、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｌｉｔｈｏｇｒａｐｈｙ Ａｓｓｉｓｔｅｄ ｂｙ Ｃｈｅｍｉｃａｌ Ｓｈｒｉｎｋ）プロセスを用いる。具体的には、まず、図７（ｄ）に示すように、レジストパターン３２のスペース部分の側壁に、架橋材を含む有機ポリマー３４を塗布する（ステップＳ４２）。その後、ベークを行い（ステップＳ４４）、現像を行う（ステップＳ４６）。このようにして、図７（ｅ）に示すように、スペース幅１００ｎｍのレジストパターン３６を得る。
【００４８】
その後、実施の形態１と同様に、２００℃で１２０秒間ベークを行い（ステップＳ２０）、ＳＯＧ膜反転パターン３８を形成する（ステップＳ２２〜Ｓ２８）。具体的には、図８（ａ）に示すように、レジストパターン３６のスペース部分を埋め、更に、レジストパターン３６の表面を覆うように、ＳＯＧ膜２０を形成する（ステップＳ２２）。その後、ベークを行い（ステップＳ２４）、図８（ｂ）に示すように、ドライエッチングによるエッチバックを行うことにより、ＳＯＧ膜２０及びレジストパターン３６の表面の平坦化を行う（ステップＳ２６）。さらに、図８（ｃ）に示すように、レジストパターン３６を除去する（ステップＳ２８）。これにより、ラインパターンであるＳＯＧ膜反転パターン３８が形成される。
【００４９】
次に、図８（ｄ）、図８（ｅ）に示すように、実施の形態１と同様に、各膜のエッチング及び除去を行う（ステップＳ３０〜Ｓ３６）。このようにして、図８（ｅ）に示すように、ポリシリコン膜６に微細なラインパターン４０を得ることができる。ここで形成されるラインパターン４０のライン幅は、１００ｎｍである。
【００５０】
以上のように、実施の形態３では、レジストパターン３２に枠付けを行うことにより、さらに、微細なレジストパターン３６を形成している。従って、より微細なラインパターン４０を形成することができる。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００５１】
なお、この実施の形態においては、ラインパターンについてのみ説明したが、この発明は、ラインパターンの形成の場合に限るものではなく、微細なドットパターンを形成するときにも用いることができる。
【００５２】
また、実施の形態３では、ＲＥＬＡＣＳの工程を用いて、パターンをさらに微細化する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ＲＥＬＡＣＳ以外の方法により枠付けを行うものや、あるいは、枠付けを行わないものであってもよい。
【００５３】
なお、ＲＥＬＡＣＳでは、有機ポリマーを用いた。これにより、続くステップで、ＳＯＧ膜２０を直接塗布しても（ステップＳ２２）、ＳＯＧ膜との溶解が起きることなく、簡単なプロセスで、反転パターンを形成することができる。
【００５４】
さらに、実施の形態３では、ドライエッチングによりＳＯＧ膜２０の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態１と同様に、平坦化は、ＣＭＰなど他の方法によって行うものであってもよい。
【００５５】
実施の形態４．
図９は、この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。また、図１０〜図１２は、実施の形態４における微細パターン形成の各工程における状態を説明するための断面模式図である。
【００５６】
実施の形態４においては、形成するパターンの中に、微細なラインパターンと、微細なスペースパターンとの両方のパターンが含まれる。このため、この実施の形態では、被加工基板の上に、スペース（あるいはライン）用のレジストパターンを形成し、これにＳＯＧ膜を形成した後、さらに、ＳＯＧ膜上層に、ライン（あるいはスペース）用のレジストパターンを形成する。その後、このライン（あるいはスペース）用レジストパターンをマスクにＳＯＧ膜をエッチングしたのち、スペース（あるいはライン）用のレジストパターンを除去し、これによって、ＳＯＧ膜反転パターンを形成する。これをマスクとして、被加工基板をエッチングすることにより、ラインパターンとスペースパターンとを共に含むパターンを形成することができる。
以下、図９〜図１２を用いて、実施の形態４における半導体装置の製造方法について具体的に説明する。
【００５７】
まず、図１０（ａ）に示すように、シリコン基板２に各膜を形成し（ステップＳ２〜Ｓ１０）、図１０（ｂ）〜図１０（ｃ）に示すように、実施の形態１のステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターン４２を形成する（ステップＳ５０）。ここでは、最終的にポリシリコン膜６にスペースを形成する部分に対応させて露光光を透過しない部分を設けたレティクル１２を用いる。露光や現像等の条件は、実施の形態１に説明したものと同様である。
【００５８】
次に、図１０（ｄ）に示すように、レジストパターン４２に、イオン注入を行う（ステップＳ５２）。ここでのイオン注入は、実施の形態２のステップＳ４０と同様の条件で行う。これによって、幅５０ｎｍにまで縮小したレジストパターン４４を得ることができる。
【００５９】
次に、図１１（ａ）に示すように、レジストパターン４４を覆うように、ＳＯＧ膜２０を形成し（ステップＳ５４）、２００℃で、１２０秒間ベークを行う（ステップＳ５６）。さらに、図１１（ｂ）に示すように、ＳＯＧ膜２０の表面に、レジストパターン４４の先端部分が露出するまで平坦化を行う（ステップＳ５８）。なお、ここでの平坦化には、ドライエッチングによるエッチバックを用いる。
【００６０】
次に、実施の形態１のステップＳ１０〜ステップＳ１８と同様の工程により、ＳＯＧ膜２０の上に、レジストパターンを形成する（ステップＳ６０）。具体的には、図１１（ｃ）に示すように、ＳＯＧ膜２０の上に、ＡｒＦレジスト膜４６を塗布し（ステップＳ１０）、１３０℃で６０秒間のベークを行う（ステップＳ１２）。その後、図１１（ｄ）に示すように、レティクル１２を介して、ＡｒＦエキシマレーザ光を照射することにより露光を行う（ステップＳ１４）。ここで、用いられるレティクル１２は、最終的に、ポリシリコン膜６にラインを形成する部分、及び、スペースを形成する部分に対応させて、露光光が透過しない部分を設けたものである。露光後、１３０℃で６０秒間のベークを行い（ステップＳ１６）、その後現像する（ステップＳ１８）。なお、露光や現像等の条件は、実施の形態１と同様である。これによって、レジストパターンが形成される。
【００６１】
このようにして形成されたレジストパターンのうち、ラインパターンとなる部分に、イオン注入を行う（ステップＳ６２）。イオン注入は、実施の形態２のステップＳ４０の工程と同様の条件で行う。これにより、レジストパターンのうちラインパターンのライン幅を１００ｎｍから５０ｎｍにまで収縮したレジストパターン４８が形成される。
【００６２】
なお、ここで形成されたレジストパターン４８と、レジストパターン４４とは、異なる位置にラインパターンを有し、更にレジストパターン４８には、レジストパターン４４のライン部分を、必要な幅で重なる部分が形成されている。
【００６３】
次に、レジストパターン４８をマスクに、ＳＯＧ膜２０のエッチングを行う（ステップＳ６４）。その後、実施の形態１と同様に、ＳＯＧ膜２０をマスクに、レジストパターン４４のエッチング（ステップＳ６６）を行う。これによって、図１２（ｂ）に示すように、ＳＯＧ膜反転パターン５０が形成される。
【００６４】
次に、図１２（ｃ）〜図１２（ｅ）に示すように、実施の形態１と同様に、ＳＯＧ膜反転パターン５０をマスクとした各膜のエッチング及び各膜の除去を行う（ステップＳ３０〜Ｓ３６）。これによって、ポリシリコン膜６に、微細なラインパターンと、微細なスペースパターンとの両方を含むパターン５２が形成される。
【００６５】
以上のようにすれば、微細なラインパターンとスペースパターンとを同時に形成することができる。従って微細化するロジックパターンの形成にも対応することができる。また、ここでは、レジストパターンにイオン注入を行っているため、レジストとＳＯＧ膜との溶解を抑えつつ、より微細なパターンを形成することができる。また、レジストパターンが微細化しても、ＳＯＧ膜反転パターンを形成した後に下層膜のエッチングを行うため、パターン倒れをも抑えることができ、より確実に微細なパターンを形成することができる。
その他の部分は実施の形態１〜３と同様であるから説明を省略する。
【００６６】
なお、実施の形態４においては、各レジストパターンを形成した後、イオン注入を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入を行うことなく、そのまま、形成されたレジストパターンにベーク等を施して用いるものであってもよい。このようにしても、レジストとＳＯＧとの溶解を抑えてＳＯＧ膜反転パターンを形成することができ、パターン倒れなどを防止して確実にラインパターン及びスペースパターンを形成することができる。
【００６７】
また、この発明は、実施の形態２において説明したように、イオン注入の代わりに、電子キュアや、光キュアなどをレジストパターンに施すものであってもよい。これによっても、ＳＯＧ膜とレジストとの溶解を抑えつつ、レジストパターンのライン幅を縮小することができる。
【００６８】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【００６９】
また、実施の形態４では、ＳＯＧ膜に、ラインパターンを形成した後、レジストパターンをエッチングして、スペースパターンを形成することにより、ＳＯＧ膜反転パターンを形成した。しかし、レティクルやレジストの選択により、ＳＯＧ膜にスペースパターンを形成した後、ラインパターン部分を形成することもできる。また、この場合には、スペースパターン形成用のレジストパターンを形成した後、ＲＥＬＡＣＳなどによる枠付けを行い、スペース幅を狭くするものであってもよい。
【００７０】
さらに、実施の形態４では、ＳＯＧ膜の平坦化の際、ドライエッチングによりエッチバックを行った。しかし、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００７１】
実施の形態５．
図１３は、この発明の実施の形態５における半導体装置の製造方法を説明するためのフロー図である。また、図１４〜図２０は、実施の形態５における微細パターン形成の各工程における状態を説明するための模式図であり、各図において、（ｃ）は、上面、（ａ）、（ｂ）は、それぞれ、（ｃ）における、Ａ−Ａ´方向、Ｂ−Ｂ´方向の断面である。
以下、図１３〜図２０を用いて、実施の形態５における半導体装置の製造方法について説明する。
【００７２】
まず、実施の形態１と同様に、シリコン基板２に、各膜を形成する（ステップＳ２〜Ｓ８）。その後、反射防止膜８の上に、実施の形態１のステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターンを形成する（ステップＳ７０）。次に、図１４に示すように、レジストパターンにイオンの注入を行い（ステップＳ７２）、５０ｎｍのレジストパターン５４を形成する。ここでのイオン注入は、実施の形態２のステップＳ４０と同様の条件で行う。
【００７３】
次に、レジストパターン５４の上から、ＳＯＧ膜２０を形成し（ステップＳ７４）、２００℃で１２０秒間のベークを行う（ステップＳ７６）。その後、ドライエッチングによるエッチバックにより、図１５に示すように、レジストパターン５４の先端部分が表面に露出するまで、ＳＯＧ膜２０の平坦化を行う（ステップＳ７８）。
【００７４】
次に、図１６に示すように、ＳＯＧ膜２０の上に、さらに、ＳＯＧ膜５６を形成し（ステップＳ８０）、２００℃で、１２０秒間のベークを行う（ステップＳ８２）。さらに、ドライエッチングによるエッチバックにより、ＳＯＧ膜５６の表面を平坦化する（ステップＳ８４）。
【００７５】
次に、実施の形態１におけるステップＳ１０〜Ｓ１８と同様の工程により、ＳＯＧ膜５６の上に、レジストパターン５８を形成する（ステップＳ８６）。なお、ここでの、露光、現像条件は実施の形態１に説明した条件と同じである。その後、図１７に示すように、レジストパターンにイオンを注入し（ステップＳ８８）、１００ｎｍのレジストパターンを、５０ｎｍに縮小したレジストパターン５８を形成する。なお、イオン注入は、実施の形態２のステップＳ４０のイオン注入と同様の条件により行う。
【００７６】
なお、図１４及び図１８に示すように、レジストパターン５４は、図においてＢ−Ｂ´方向のラインパターンであり、レジストパターン５８は、図において、Ａ−Ａ´方向のラインパターンである。即ち、上面から見た場合、レジストパターン５４と、レジストパターン５８とは、互いに、ほぼ垂直に交差するラインパターンである。
【００７７】
次に、図１８に示すように、レジストパターン５８をマスクとして、ＳＯＧ膜５６のエッチングを行う（ステップＳ９０）。さらに、図１９に示すように、ＳＯＧ膜５６をマスクとして、レジストパターン５４のエッチングを行い（ステップＳ９２）、続けて、有機反射防止膜８のエッチングを行う（ステップＳ９４）。これにより、レジストパターン５４のうち、上層がＳＯＧ膜５６に覆われていない部分が除去され、この部分において、ポリシリコン膜６が露出する。
【００７８】
次に、ＳＯＧ膜を除去し（ステップＳ９６）、有機反射防止膜８をマスクに、ポリシリコン膜６のエッチングを行う（ステップＳ９８）。その後、図２０に示すように、有機反射防止膜８を除去し（ステップＳ１００）、スペースパターン６０と、その対向部における分離幅を形成する。
【００７９】
以上のようにすれば、微細なスペースパターンを、終端部における後退を抑えて、形成することができる。
その他の部分は実施の形態１〜４と同様であるから説明を省略する。
【００８０】
なお、実施の形態５において、各レジストパターン５４、５８を形成する際、それぞれに、イオン注入（ステップＳ７４、Ｓ８８）を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入の代わりに、電子キュアや、光キュア等の手段により、レジストパターンのライン幅を狭めるものであってもよい。また、最終的に形成するパターンの幅によって、レジストパターンに高温ベークを行うのみで、イオン注入等の工程を有しないものであってもよい。レジストパターンに、イオン注入、電子キュア、光キュア、あるいは高温ベーク等を行うことにより、ＳＯＧ膜とレジストとの溶解を抑えることができる。
なお、イオン注入の代わりに、電子キュアや光キュアを用いる場合、実施の形態５においては、実施の形態２で説明した条件で行うとよい。
【００８１】
さらに、レジストパターンへのイオン注入は、アルゴンを用いて行う場合について説明したが、この発明はこれに限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【００８２】
また、ＳＯＧ膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００８３】
実施の形態６．
図２１は、この発明の実施の形態６における半導体装置の製造方法を説明するためのフロー図である。また、図２２〜２６は、実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図であり、各図において、（ｃ）は上面を示し、（ａ）、（ｂ）は、それぞれ、（ｃ）における、Ａ−Ａ´方向、Ｂ−Ｂ´方向の断面を示す。
以下、図２１〜図２６を用いて、実施の形態６における半導体装置の製造方法について説明する。
【００８４】
まず、実施の形態３と同様に、シリコン基板２の上に各膜の形成（ステップＳ２〜Ｓ８）を行った後、ステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターンの形成を行う（ステップＳ１０２）。さらに、ステップＳ４２〜ステップＳ４６と同様の工程により、レジストパターンに対して、ＲＥＬＡＣＳによる枠付けを行い（ステップＳ１０４）、図２２に示すように、スペース幅１００ｎｍのレジストパターン６２を形成する。
【００８５】
次に、２００℃で１２０秒間のベーク（ステップＳ１０６）を行った後、図２３に示すように、レジストパターン６２のスペース部分と上部とに、ＳＯＧ膜２０を形成して（ステップＳ１０８）、２００℃で１２０秒間ベーク（ステップＳ１１０）を行う。その後、ドライエッチングにより、表面にレジストパターン６２の先端部分が露出するまでエッチバックを行い、ＳＯＧ膜２０と、レジストパターン６２の表面を平坦化する（ステップＳ１１２）。
【００８６】
次に、実施の形態１におけるステップＳ１０〜ステップＳ１８と同様の工程により、レジストパターンの形成を行う（ステップＳ１１４）。ここでの、露光、現像の条件は、実施の形態１において説明したものと同様である。さらに、１３０℃で６０秒間のベークを行い（ステップＳ１１６）、このレジストパターンに、実施の形態３におけるステップＳ４２〜Ｓ４６と同様の工程で、ＲＥＬＡＣＳ法による枠付けを行う（ステップＳ１１８）。これにより、図２４に示すように、スペース幅１００ｎｍのレジストパターン６４が形成される。
【００８７】
なお、図２２及び図２４に示すように、レジストパターン６２は、Ｂ−Ｂ´方向のスペースパターンであり、レジストパターン６４は、Ａ−Ａ´方向のスペースパターンである。即ち、レジストパターン６２とレジストパターン６４とは、互いにほぼ垂直に交差するスペースパターンである。
【００８８】
次に、図２５に示すように、このレジストパターン６４をマスクに、ＳＯＧ膜２０のエッチングを行う（ステップＳ１２０）。
その後、レジストパターン６４をドライエッチングにより除去し（ステップＳ１２２）、ＳＯＧ膜２０の表面を露出させる。さらに、図２６に示すように、ＳＯＧ膜２０をマスクにレジストパターン６２のエッチングを行う（ステップＳ１２４）。さらに、図２７に示すように、ＳＯＧ膜２０をマスクに、有機反射防止膜８をエッチングする（ステップＳ１２６）。
【００８９】
次に、ＳＯＧ膜２０をマスクに、ポリシリコン膜６をエッチングする（ステップＳ１２８）。その後、ＳＯＧ膜２０の除去（ステップＳ１３０）、有機反射防止膜８の除去（ステップＳ１３２）を行う。これにより、図２８に示すように、ポリシリコン６の１００ｎｍのラインパターンと、その対向部で１００ｎｍのスペースパターンとを形成することができる。
【００９０】
以上説明したように、実施の形態６においては、ＳＯＧ膜を用いたトーンの反転、二度目のレジストパターンを形成する工程、及びＲＥＬＡＣＳによる枠付けを採用する。これにより、微細なラインパターンを、終端部の後退を抑えて形成することができる。また、枠付けにおいては、有機ポリマーを用いる。従って、その後の工程で直接ＳＯＧを塗布しても、レジストと、ＳＯＧとの溶解を抑えることができ、簡単なプロセスで半導体装置の製造を行うことができる。
その他の部分は実施の形態１〜５と同様であるから説明を省略する。
【００９１】
なお、実施の形態６においては、各レジストパターン６２、６４の形成の際、ＲＥＬＡＣＳによる枠付けを行う場合について説明した。しかし、この発明は、これに限るものではなく、各パターンのスペース幅を細くする他の方法を用いるものであってもよい。また、形成するライン幅によっては、枠付けを行わないものであってもよい。
【００９２】
また、ＳＯＧ膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、ＣＭＰによる平坦化等、他の方法により平坦化を行うものであってもよい。
【００９３】
なお、この発明において、基板、下層膜には、それぞれ、例えば、実施の形態１〜６における、シリコン基板２、ポリシリコン膜６が該当する。
【００９４】
また、この発明において、レジストパターンには、例えば、実施の形態１、２、４におけるレジストパターン１６、１８や、実施の形態３におけるレジストパターン３２、実施の形態６におけるレジストパターン６２、が該当する。また、この発明において、スピンオングラス膜には、例えば、実施の形態１〜４、６における、ＳＯＧ膜２０が該当する。
また、この発明において、上層レジストパターンには、例えば、実施の形態４におけるレジストパターン４８、あるいは実施の形態６におけるレジストパターン６４が該当する。
【００９５】
また、この発明において、第一のレジストパターンには、例えば、実施の形態５における、５４が該当し、第二のレジストパターンには、例えば、レジストパターン５８が該当する。また、この発明において、第一のスピンオングラス膜には、例えば、実施の形態５のＳＯＧ膜２０が該当し、第二のスピンオングラス膜には、実施の形態５のＳＯＧ膜５６が該当する。
【００９６】
さらに、例えば、実施の形態１〜６におけるステップＳ４を実行することにより、この発明の下層膜形成工程が実行され、例えば、実施の形態１〜４におけるステップＳ８〜Ｓ１０、あるいは、実施の形態６におけるステップＳ１０２を実行することにより、レジストパターン形成工程が実行される。また、例えば、実施の形態１〜３におけるステップＳ２２、あるいは、実施の形態４におけるステップＳ５４、実施の形態６におけるステップＳ１０８を実行することにより、この発明のスピンオングラス膜形成工程が実行され、例えば、実施の形態１〜３のステップＳ２８、あるいは、実施の形態４におけるステップＳ６６、実施の形態６におけるステップＳ１２４を実行することにより、レジストパターン除去工程が実行される。また、例えば、実施の形態１〜４におけるステップＳ３２、あるいは、実施の形態６におけるステップＳ１２８を実行することにより、この発明の、下層膜エッチング工程が実行される。
【００９７】
また、例えば、実施の形態４におけるステップＳ６０、あるいは、実施の形態６におけるステップＳ１１４を実行することにより、この発明における上層レジストパターン形成工程が実行され、例えば、ステップＳ６４、Ｓ１２０を実行することにより、この発明のスピンオングラス膜エッチング工程が実行される。
【００９８】
また、例えば、実施の形態５における、ステップＳ７０を実行することにより、この発明の第一のレジストパターン形成工程が実行され、例えば、実施の形態５におけるステップＳ７４を実行することにより、第一のスピンオングラス膜形成工程が実施される。また、例えば、実施の形態５におけるステップＳ７８を実行することにより、この発明の、平坦化工程が実行される。また、例えば、実施の形態５におけるステップＳ８０を実行することにより、この発明の第二のスピンオングラス膜形成工程が実行され、例えば、実施の形態５におけるステップＳ８６を実行することにより、第二のレジストパターン形成工程が実行される。また、例えば、実施の形態５のステップＳ９０を実行することにより、この発明のスピンオングラス膜エッチング工程が実行され、例えば、ステップＳ９２を実行することによりレジストパターンエッチング工程が実行される。また、例えば、実施の形態５のステップＳ９８を実行することにより、この発明の下層膜エッチング工程が実行される。
【００９９】
【発明の効果】
以上説明したように、この発明によれば、レジストパターンによりスピンオングラス膜に、パターンを形成し、スピンオングラス膜をマスクに下層膜のエッチングを行う。従って、パターン倒れを抑えつつ、より微細なラインパターンあるいはスペースパターンの形成を、簡単な工程により形成することができる。
【０１００】
また、この発明において、第一のスピンオングラス膜、第二のスピンオングラス膜を積層して、これらにパターンを形成するものについては、終端部の後退を抑えつつ、微細なスペースパターンを形成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図２】この発明の実施の形態１における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図３】この発明の実施の形態１における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図５】この発明の実施の形態２における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【図７】この発明の実施の形態３における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態３における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。
【図１０】この発明の実施の形態４における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態４における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態４における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態５における半導体装置の製造方法を説明するためのフロー図である。
【図１４】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１５】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１６】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１７】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１８】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図１９】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２０】この発明の実施の形態５における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２１】この発明の実施の形態６における半導体装置の製造方法を説明するためのフロー図である。
【図２２】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２３】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２４】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２５】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２６】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２７】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【図２８】この発明の実施の形態６における半導体装置の製造の各工程における状態を説明するための模式図である。
【符号の説明】
２ シリコン基板、 ４ シリコン酸化膜、 ６ ポリシリコン膜、 ８ 有機反射防止膜、 １０ レジスト膜、 １２ レティクル、 １４ ＡｒＦエキシマレーザ光、 １６ レジストパターン、 １８ レジストパターン、 ２０ＳＯＧ膜、 ２２ ＳＯＧ膜反転パターン、 ２４ スペースパターン、 ２６ レジストパターン、 ２８ ＳＯＧ膜反転パターン、 ３０ スペースパターン、 ３２ レジストパターン、 ３４ 有機ポリマー、 ３６ レジストパターン、 ３８ ＳＯＧ膜反転パターン、 ４０ ラインパターン、 ４２ レジストパターン、 ４４ レジストパターン、 ４６ ＡｒＦレジスト膜、 ４８ レジストパターン、 ５０ ＳＯＧ膜反転パターン、 ５２ パターン、 ５４ レジストパターン、 ５６ ＳＯＧ膜、 ５８ レジストパターン、 ６２ レジストパターン、 ６４ レジストパターン。
Claims (15)
- 基板に下層膜を形成する下層膜形成工程と、
前記下層膜上に、レジストパターンを形成するレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、スピンオングラス膜を形成するスピンオングラス膜形成工程と、
前記レジストパターンを除去するレジストパターン除去工程と、
前記スピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに、イオン注入を行うイオン注入工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに、電子線キュアを行う電子線キュア工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに光キュアを行う光キュア工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに有機膜による枠付けを行う枠付け工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記スピンオングラス膜形成工程後、前記レジストパターン除去工程の前に、さらに、
前記スピンオングラス膜に、上層レジストパターンを形成する上層レジストパターン形成工程と、
前記上層レジストパターンをマスクに、前記スピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
を備えることを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに、イオン注入を行うイオン注入工程を備えることを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに、電子線キュアを行う電子線キュア工程を備えることを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに光キュアを行う光キュア工程を備えることを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに有機膜による枠付けを行う枠付け工程を備えることを特徴とする請求項６に記載の半導体装置の製造方法。 - 基板に下層膜を形成する下層膜形成工程と、
前記下層膜上に、第一のレジストパターンを形成する第一のレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、第一のスピンオングラス膜を形成する第一のスピンオングラス膜形成工程と、
前記第一のスピンオングラス膜の表面を、前記第一のレジストパターンの表面が露出するまで平坦化する平坦化工程と、
前記第一のスピンオングラス膜に、第二のスピンオングラス膜を形成する第二のスピンオングラス膜形成工程と、
前記第二のスピンオングラス膜に、第二のレジストパターンを形成する第二のレジストパターン形成工程と、
前記第二のレジストパターンをマスクに、前記第二のスピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
前記第二のスピンオングラス膜をマスクに、前記第一のレジストパターンをエッチングするレジストパターンエッチング工程と、
前記第二のスピンオングラス膜及び前記第一のスピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第一及び／又は第二のレジストパターン形成工程の後、
前記第一及び／又は第二のレジストパターンにイオン注入を行うイオン注入工程を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。 - 前記第一及び／又は第二のレジストパターン形成工程の後、前記第一及び／又は第二のレジストパターンに電子線キュアを行う電子線キュア工程を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記第一及び／又は第二のレジストパターン形成工程の後、
前記第一及び／又は第二のレジストパターンに光キュアを行う光キュア工程を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。 - 前記第一及び／又は第二のレジストパターン形成工程の後、
前記第一及び／又は第二のレジストパターンに有機膜による枠付けを行う枠付け工程を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002341304A JP2004179254A (ja) | 2002-11-25 | 2002-11-25 | 半導体装置の製造方法 |
| TW092115040A TW200409234A (en) | 2002-11-25 | 2003-06-03 | Method for manufacturing semiconductor device |
| US10/457,588 US20040102048A1 (en) | 2002-11-25 | 2003-06-10 | Method for manufacturing semiconductor device |
| KR1020030051366A KR20040045276A (ko) | 2002-11-25 | 2003-07-25 | 반도체 장치의 제조 방법 |
| CNA200310118368XA CN1521803A (zh) | 2002-11-25 | 2003-11-25 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002341304A JP2004179254A (ja) | 2002-11-25 | 2002-11-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004179254A true JP2004179254A (ja) | 2004-06-24 |
Family
ID=32321963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002341304A Withdrawn JP2004179254A (ja) | 2002-11-25 | 2002-11-25 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040102048A1 (ja) |
| JP (1) | JP2004179254A (ja) |
| KR (1) | KR20040045276A (ja) |
| CN (1) | CN1521803A (ja) |
| TW (1) | TW200409234A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287951A (ja) * | 2006-04-18 | 2007-11-01 | Canon Inc | 基板の加工方法、パターン領域を有する部材の製造方法 |
| JP2007310086A (ja) * | 2006-05-17 | 2007-11-29 | Toshiba Corp | 半導体装置製造におけるパターン形成方法 |
| JP2008287176A (ja) * | 2007-05-21 | 2008-11-27 | Jsr Corp | パターン反転用樹脂組成物及び反転パターン形成方法 |
| WO2010123032A1 (ja) * | 2009-04-24 | 2010-10-28 | 日産化学工業株式会社 | パターン反転膜形成用組成物及び反転パターン形成方法 |
| JP2012517612A (ja) * | 2009-02-10 | 2012-08-02 | エイゼット・エレクトロニック・マテリアルズ・ユーエスエイ・コーポレイション | ポリシラザンを用いたリバーストーン画像の形成のためのハードマスク方法 |
| WO2013022081A1 (ja) * | 2011-08-11 | 2013-02-14 | ＡｚエレクトロニックマテリアルズＩｐ株式会社 | 酸化タングステン膜形成用組成物およびそれを用いた酸化タングステン膜の製造法 |
| JPWO2017150261A1 (ja) * | 2016-02-29 | 2018-12-20 | 富士フイルム株式会社 | パターン積層体の製造方法、反転パターンの製造方法およびパターン積層体 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790357B2 (en) * | 2006-09-12 | 2010-09-07 | Hynix Semiconductor Inc. | Method of forming fine pattern of semiconductor device |
| KR100861172B1 (ko) * | 2006-09-12 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| US7959818B2 (en) * | 2006-09-12 | 2011-06-14 | Hynix Semiconductor Inc. | Method for forming a fine pattern of a semiconductor device |
| KR100855845B1 (ko) * | 2006-09-12 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| JP4427562B2 (ja) * | 2007-06-11 | 2010-03-10 | 株式会社東芝 | パターン形成方法 |
| JP2009004535A (ja) * | 2007-06-21 | 2009-01-08 | Toshiba Corp | パターン形成方法 |
| TWI452419B (zh) * | 2008-01-28 | 2014-09-11 | Az Electronic Mat Ip Japan Kk | 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法 |
| US20090253080A1 (en) * | 2008-04-02 | 2009-10-08 | Dammel Ralph R | Photoresist Image-Forming Process Using Double Patterning |
| US20090253081A1 (en) * | 2008-04-02 | 2009-10-08 | David Abdallah | Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step |
| US8119334B2 (en) * | 2008-04-30 | 2012-02-21 | Freescale Semiconductor, Inc. | Method of making a semiconductor device using negative photoresist |
| US8329385B2 (en) * | 2008-06-10 | 2012-12-11 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US20100040838A1 (en) * | 2008-08-15 | 2010-02-18 | Abdallah David J | Hardmask Process for Forming a Reverse Tone Image |
| US20100183851A1 (en) * | 2009-01-21 | 2010-07-22 | Yi Cao | Photoresist Image-forming Process Using Double Patterning |
| US8304175B2 (en) * | 2009-03-25 | 2012-11-06 | Macronix International Co., Ltd. | Patterning method |
| TWI419201B (zh) * | 2009-04-27 | 2013-12-11 | Macronix Int Co Ltd | 圖案化的方法 |
| CN102096310B (zh) * | 2009-12-14 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 光刻胶图案的修正方法及刻蚀方法 |
| CN102136415B (zh) * | 2010-01-27 | 2013-04-10 | 中芯国际集成电路制造(上海)有限公司 | 改善半导体工艺中光刻图案线条边缘粗糙度的方法 |
| US9315636B2 (en) | 2012-12-07 | 2016-04-19 | Az Electronic Materials (Luxembourg) S.A.R.L. | Stable metal compounds, their compositions and methods |
| US9201305B2 (en) | 2013-06-28 | 2015-12-01 | Az Electronic Materials (Luxembourg) S.A.R.L. | Spin-on compositions of soluble metal oxide carboxylates and methods of their use |
| US9296922B2 (en) | 2013-08-30 | 2016-03-29 | Az Electronic Materials (Luxembourg) S.A.R.L. | Stable metal compounds as hardmasks and filling materials, their compositions and methods of use |
| US9409793B2 (en) | 2014-01-14 | 2016-08-09 | Az Electronic Materials (Luxembourg) S.A.R.L. | Spin coatable metallic hard mask compositions and processes thereof |
| KR102578789B1 (ko) | 2016-11-07 | 2023-09-18 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| WO2019048393A1 (en) | 2017-09-06 | 2019-03-14 | AZ Electronic Materials (Luxembourg) S.à.r.l. | AN INORGANIC OXIDE-CONTAINING VINYL DEPOSITION COMPOSITION USEFUL AS HARD MASKS AND FILLING MATERIALS HAVING ENHANCED THERMAL STABILITY |
| KR20210128545A (ko) * | 2020-04-16 | 2021-10-27 | 삼성디스플레이 주식회사 | 표시 장치의 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257156A (ja) * | 2000-03-13 | 2001-09-21 | Toshiba Corp | 半導体装置の製造方法 |
-
2002
- 2002-11-25 JP JP2002341304A patent/JP2004179254A/ja not_active Withdrawn
-
2003
- 2003-06-03 TW TW092115040A patent/TW200409234A/zh unknown
- 2003-06-10 US US10/457,588 patent/US20040102048A1/en not_active Abandoned
- 2003-07-25 KR KR1020030051366A patent/KR20040045276A/ko not_active Application Discontinuation
- 2003-11-25 CN CNA200310118368XA patent/CN1521803A/zh active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287951A (ja) * | 2006-04-18 | 2007-11-01 | Canon Inc | 基板の加工方法、パターン領域を有する部材の製造方法 |
| JP2007310086A (ja) * | 2006-05-17 | 2007-11-29 | Toshiba Corp | 半導体装置製造におけるパターン形成方法 |
| JP2008287176A (ja) * | 2007-05-21 | 2008-11-27 | Jsr Corp | パターン反転用樹脂組成物及び反転パターン形成方法 |
| JP2012517612A (ja) * | 2009-02-10 | 2012-08-02 | エイゼット・エレクトロニック・マテリアルズ・ユーエスエイ・コーポレイション | ポリシラザンを用いたリバーストーン画像の形成のためのハードマスク方法 |
| WO2010123032A1 (ja) * | 2009-04-24 | 2010-10-28 | 日産化学工業株式会社 | パターン反転膜形成用組成物及び反転パターン形成方法 |
| JP5282920B2 (ja) * | 2009-04-24 | 2013-09-04 | 日産化学工業株式会社 | パターン反転膜形成用組成物及び反転パターン形成方法 |
| US8658341B2 (en) | 2009-04-24 | 2014-02-25 | Nissan Chemical Industries, Ltd. | Pattern reversal film forming composition and method of forming reversed pattern |
| WO2013022081A1 (ja) * | 2011-08-11 | 2013-02-14 | ＡｚエレクトロニックマテリアルズＩｐ株式会社 | 酸化タングステン膜形成用組成物およびそれを用いた酸化タングステン膜の製造法 |
| JP2013040993A (ja) * | 2011-08-11 | 2013-02-28 | Az Electronic Materials Ip Ltd | 酸化タングステン膜形成用組成物およびそれを用いた酸化タングステン膜の製造法 |
| US9152052B2 (en) | 2011-08-11 | 2015-10-06 | Merck Patent Gmbh | Composition for forming tungsten oxide film and method for producing tungsten oxide film using same |
| JPWO2017150261A1 (ja) * | 2016-02-29 | 2018-12-20 | 富士フイルム株式会社 | パターン積層体の製造方法、反転パターンの製造方法およびパターン積層体 |
| US11029597B2 (en) | 2016-02-29 | 2021-06-08 | Fujifilm Corporation | Method for producing pattern laminate, method for producing reversal pattern, and pattern laminate |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040102048A1 (en) | 2004-05-27 |
| CN1521803A (zh) | 2004-08-18 |
| TW200409234A (en) | 2004-06-01 |
| KR20040045276A (ko) | 2004-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004179254A (ja) | 半導体装置の製造方法 | |
| KR100323161B1 (ko) | 기판상의 특징부 형성 방법, 트렌치 및 비아 제조 방법, 자기 정렬된 도선 및 상호 접속체 제조 방법 | |
| US7745339B2 (en) | Method for forming fine pattern of semiconductor device | |
| TWI584083B (zh) | 用於微影製程之圖案化的方法 | |
| US7368226B2 (en) | Method for forming fine patterns of semiconductor device | |
| KR100323160B1 (ko) | 기판 상에 특징부를 규정하는 방법 및 반도체 웨이퍼 상에 특징부를 규정하는 방법 | |
| JP2008277318A (ja) | パターン形成方法 | |
| JP2007243177A (ja) | ゲートパターンを形成するための二重露光二重レジスト層プロセス | |
| US8303831B2 (en) | Methods for fabricating semiconductor devices | |
| JP2001343757A (ja) | レジストパターンの形成方法 | |
| US7157211B2 (en) | Method of fabricating a semiconductor device | |
| US8361684B2 (en) | Method for patterning trenches with varying dimension | |
| US6680163B2 (en) | Method of forming opening in wafer layer | |
| CN109935515B (zh) | 形成图形的方法 | |
| JP2009139695A (ja) | 半導体装置の製造方法 | |
| TWI694309B (zh) | 半導體裝置的形成方法 | |
| US20060147846A1 (en) | Method of forming photoresist pattern and semiconductor device employing the same | |
| JPH06252044A (ja) | 半導体集積回路製造方法 | |
| Burkhardt et al. | Overcoming the challenges of 22-nm node patterning through litho-design co-optimization | |
| KR101004490B1 (ko) | 필라 패턴 형성 방법 | |
| KR100545185B1 (ko) | 미세 콘택홀 형성 방법 | |
| KR100569537B1 (ko) | 반도체소자의 포토레지스트 패턴 형성방법 | |
| JP2985884B1 (ja) | 半導体装置の製造方法 | |
| KR100390999B1 (ko) | 반도체소자의 형성방법 | |
| KR20010051264A (ko) | 집적 회로 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |