JP2004179254A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims description 57
- 239000011521 glass Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims description 36
- 238000005468 ion implantation Methods 0.000 claims description 27
- 238000009432 framing Methods 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 10
- 230000003287 optical effect Effects 0.000 claims description 9
- 238000001723 curing Methods 0.000 claims 6
- 238000001227 electron beam curing Methods 0.000 claims 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 22
- 238000010586 diagram Methods 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000011161 development Methods 0.000 description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004090 dissolution Methods 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229920000620 organic polymer Polymers 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- -1 polysiloxane Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- Engineering & Computer Science (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
【課題】パターン倒れを抑えつつ、微細なスペースパターンあるいは微細なラインパターンを形成することを可能にする改良した半導体装置の製造方法を提供する。
【解決手段】基板に下層膜6を形成し、下層膜上に、レジストパターン18を形成し、このレジストパターンの形成された下層膜に、レジストパターンを覆うようにスピンオングラス膜20を形成する。その後、レジストパターンを除去して、スピンオングラス膜に反転パターンを形成する。このスピンオングラス膜をマスクに、下層膜をエッチングして微細パターン24を形成する。
【選択図】 図3
【解決手段】基板に下層膜6を形成し、下層膜上に、レジストパターン18を形成し、このレジストパターンの形成された下層膜に、レジストパターンを覆うようにスピンオングラス膜20を形成する。その後、レジストパターンを除去して、スピンオングラス膜に反転パターンを形成する。このスピンオングラス膜をマスクに、下層膜をエッチングして微細パターン24を形成する。
【選択図】 図3
Description
【0001】
この発明は、半導体装置の製造方法に関する。さらに、具体的には、被加工基板に、微細なラインパターンあるいは、スペースパターンを形成する方法として好適なものである。
【発明の属する技術分野】
【0002】
半導体基板に微細パターンを形成する場合、一般的な方法としては、まず、被加工基板に、シリコン酸化膜、ポリシリコン膜を形成した後、レジストを塗布する。このレジストを、レティクルを介して、露光光を照射して、露光する。その後、現像処理を行い、これによって、レジストパターンを形成する。このレジストパターンをマスクとして、ポリシリコン膜、シリコン酸化膜、さらに、被加工基板のエッチングを行う。また、必要な場合には、各プロセスにおいて、加熱処理が行われる(例えば、特許文献1参照。)。
【0003】
ところで、通常、半導体装置の製造のためには、このように、所定の層に、所定のパターンを形成する工程が、20〜30回程度必要とされる。また、近年、半導体集積回路の高度集積化、高性能化に伴い、要求されるパターンも微細化している。
【0004】
例えば、現在量産が行われている64MB、あるいは、256MBのDRAM(Dynamic Random Access Memory)では、0.18μm〜0.13μmのルールでレジストパターンが要求され、その写真製版工程においては、紫外線のうち、波長248nmのKrFエキシマレーザ光が用いられている。また、今後、更なるパターンの微細化と共に、寸法精度や、重ね合わせ精度の向上が要求されると考えられる。しかし、パターンサイズが小さくなるに連れて、パターンの形成が困難になる。特に、ラインのサイズが100nm以下になると、パターン倒れの問題が発生する。
【0005】
また、ランダムロジックデバイスでは、現在、0.13μmルールのデバイスが量産化され、0.10μmルールのデバイスの開発が進められている。特にランダムロジックデバイスでは、1チップ内に、パターンの密集したものから孤立したものまで、任意のラインパターンとスペースパターンとの形成が必要である。近年、このようなランダムロジックデバイス形成のため、波長193nmのArFエキシマレーザ光を用いたリソグラフィー技術の実用化が進められている。
【0006】
しかし、ランダムロジックデバイスにおいて必要とされるラインパターンとスペースパターンとの両パターンを両立させることは、デバイスの微小化が進むに連れて困難となる。また、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して、後退が大きく生じるため、パターン密度、つまりは、デバイスの集積度を高めることが困難である。例えば、100nmの場合では、ラインパターンは終端部で、40nm、140nmのスペースパターンでは、約20nmの後退が生じる。
【0007】
【特許文献1】
特開平2−271358号(第1〜2頁)
【0008】
【発明が解決しようとする課題】
以上説明したように、従来のパターンの形成方法により100nm以下のラインパターンを形成する場合、パターン倒れの問題が生じる。また、パターン線幅が細くなるとレジスト膜厚に対するアスペクト比が高くなる。一般にアスペクト比が3を超えると、パターン倒れが起こりやすくなる。この現象は、現像工程でリンス後の乾燥時に、水の高い表面張力によって引き起こされ、特にラインの間隔が狭いパターンほど倒れやすい性質を持っている。
【0009】
また、限界解像度付近ではラインパターンとスペースパターンを同時に形成することは困難である。例えば、ArFエキシマレーザ光の波長で、開口数NA=0.70、2/3輪帯照明アパーチャを用いたオフアクシス法による露光では、100nm付近のラインパターンとスペースパターンとを同時に形成することは難しい。
【0010】
さらに、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して大きな後退が生じ、この現象はライン幅あるいはスペース幅が細くなるほど顕著になる。このため、パターンの微細化が制限されてしまう。
【0011】
従ってこの発明は、以上のような問題を解決することを目的にして、微細なパターンを形成することを可能にする改良した半導体装置の製造方法を提案するものである。
【0012】
【課題を解決するための手段】
従って、この発明の半導体装置の製造方法は、基板に下層膜を形成する下層膜工程と、
前記下層膜上に、レジストパターンを形成するレジストパターン形成工程と、前記下層膜の表面が露出した部分に、スピンオングラス膜を形成するスピンオングラス膜形成工程と、
前記レジストパターンを除去するレジストパターン除去工程と、
前記スピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【0013】
あるいは、この発明の半導体装置の製造方法は、前記スピンオングラス膜形成工程後、前記レジストパターン除去工程の前に、さらに、
前記スピンオングラス膜に、上層レジストパターンを形成する上層レジストパターン形成工程と、
前記上層レジストパターンをマスクに、前記スピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
を備えるものである。
【0014】
あるいは、この発明の半導体装置の製造方法は、
基板に下層膜を形成する下層膜工程と、
前記下層膜上に、第一のレジストパターンを形成する第一のレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、第一のスピンオングラス膜を形成する第一のスピンオングラス膜形成工程と、
前記第一のスピンオングラス膜の表面を、前記第一のレジストパターンの表面が露出するまで平坦化する平坦化工程と、
前記第一のスピンオングラス膜に、第二のスピンオングラス膜を形成する第二のスピンオングラス膜形成工程と、
前記第二のスピンオングラス膜に、第二のレジストパターンを形成する第二のレジストパターン形成工程と、
前記第二のレジストパターンをマスクに、前記第二のスピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
前記第二のスピンオングラス膜をマスクに、前記第一のレジストパターンをエッチングするレジストパターンエッチング工程と、
前記第二のスピンオングラス膜及び前記第一のスピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【0016】
実施の形態1.
図1は、この発明の実施の形態1における半導体装置の製造方法を説明するためのフロー図である。また、図2及び図3は、この発明の実施の形態1における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【0017】
実施の形態1においては、被加工基板の上層に、レジストパターンを形成した後、SOG膜を塗布し、レジストパターンとはトーンが反転したSOG膜反転パターンを形成して、これをマスクとして被加工基板の各膜をエッチングすることにより、スペースパターンを形成する。なお、この明細書において、パターンが、幅の狭い溝状のパターンであるものをスペースパターンと称し、パターンが、幅の狭い線状のパターンであるものをラインパターン、パターンが、微細な点状のパターンであるものをドットパターンと称することとする。
以下、図1〜図3を用いて、この発明の実施の形態1における半導体装置の製造方法について説明する。
【0018】
図2(a)に示すように、まず、シリコン基板2に、必要な各膜の形成を行う(ステップS2〜S8)。具体的に、実施の形態1では、まず、シリコン基板2の上にシリコン酸化膜4を、15nmの厚さで形成し(ステップS2)、その上に、ポリシリコン膜6を、100nmの厚さで形成する(ステップS4)。その後、有機反射防止膜8を、85nmの厚さで形成し(ステップS6)、200℃で、90秒間、ベークを行う(ステップS8)。
【0019】
次に、レジストパターンの形成を行う(ステップS10〜S18)。具体的に、まず、図2(b)に示すように、反射防止膜8の上に、ArFレジスト10を300nm塗布する(ステップS10)。実施の形態1において用いるArFレジスト10は、ポジ型のレジストであり、現像された後に、露光光の照射された部分が除去されるタイプのものである。ArFレジスト10を塗布した後、130℃で、60秒間のベークを行う(ステップS12)。
【0020】
その後、配線パターンの形成されたレティクル12をマスクとして、露光を行う(ステップS14)。レティクル12は、最終的に、ポリシリコン膜6にスペースパターンを形成するものである。従って、スペースを形成する部分に対応させて、露光光を透過しない部分を設けることにより、パターンが形成されている。また、露光装置は、波長193nmのArFエキシマレーザを露光光源とし、スキャナー式のものを用いる。照明条件は、開口数NA=0.70で、2/3輪帯照明アパーチャを用いたオフアクシス法を適用する。
【0021】
次に、130℃で、60秒間ベーク(PEB;Post Exposure Bake)を行い(ステップS16)、その後、図2(c)に示すように、現像処理を行う(ステップS18)。具体的には、テトラメチルアンモニウムヒドロキシド(TMAH;Tetramethylammonium hydroxide)の、2.38重量パーセント水溶液を用いて、60秒間の現像を行う。これにより、有機反射防止膜8上に、ラインパターンであるレジストパターン16が形成される。次に、図2(d)に示すように、200℃で、120秒間のベークを行う(ステップS20)。このようにして、ベーク後のレジストパターン18が形成される。
なお、ここで形成されるレジストパターン18のラインの寸法は、約100nmである。
【0022】
次に、SOG膜反転パターンの形成を行う(ステップS22〜S28)。
具体的に、まず、図3(a)に示すように、SOG(スピンオングラス)膜20を形成する(ステップS22)。SOG膜20は、ポリシロキサン(SiOx)から構成される薄膜である。SOG膜20は、レジストパターン18が形成された有機反射防止膜8の上に、レジストパターン18を覆うように形成する。その後、200℃で、120秒間ベークを行う(ステップS24)。
【0023】
次に、図3(b)に示すように、SOG膜20の表面の平坦化を行う(ステップS26)。ここでは、ドライエッチングにより、SOG膜20の表面に、レジストパターン18の先端部分が露出するまでエッチングを行い、SOG膜20の表面の平坦化を行う。
【0024】
次に、図3(c)に示すように、SOG膜20をマスクとして、レジストパターン18のエッチングを行う(ステップS28)。これにより、レジストパターン18とは、逆のトーンのスペースパターンを有するSOG膜反転パターン22を得ることができる。
【0025】
その後、各膜のエッチング及び除去を行う(ステップS30〜S36)。
具体的には、まず、図3(d)に示すように、SOG膜反転パターン22をマスクとして、有機反射防止膜8のエッチングを行う(ステップS30)。
【0026】
次に、図3(e)に示すように、ポリシリコン膜6のエッチングを行い(ステップS32)、SOG膜20を除去する(ステップS34)。さらに、図3(f)に示すように、有機反射防止膜8を除去する(ステップS36)。
【0027】
このようにして、シリコン基板2上の、ポリシリコン膜6に、約100nmの微細なスペースパターン24が形成される。
【0028】
以上説明したように、実施の形態1では、レジストパターンを形成した後、SOG膜反転パターンを形成し、これをマスクとして、下層膜のエッチングを行い、パターンを形成する。従って、通常のレジストパターンのみでは形成が困難な限界解像度以下のパターンを、パターン倒れを抑えて、より正確に形成することができる。
【0029】
なお、実施の形態1では、スペースパターンのスペース部分に対応させて、露光光を透過しない部分を設けたレティクル12をマスクとし、ポジ型のArFレジスト10を用いて、レジストパターン16を形成する場合について説明した。しかしこの発明において微細パターンは、スペースパターンを形成する場合に限るものではなく、ドットパターンあるいは、ラインパターンなどを形成する場合にも用いることができる。
【0030】
例えば、実施の形態1で使用したレティクル12と、ネガ型のレジストとを用いることにより、スペースパターン24とはパターンが逆転したラインパターンを形成することができる。このように、レティクルと、レジストとの選択により、実施の形態1で説明したステップS2〜ステップS36の工程で、微細なラインパターンも、微細なスペースパターンも、どちらも形成することができる。
【0031】
なお、実施の形態1では、レジストパターン16の形成後、高温ベーク(ステップS20)を施している。これにより、SOG膜を塗布した際に、レジストがSOG膜に溶解するのを防止することができるため、ネガ型、ポジ型のどちらのレジストでも用いることができる。
【0032】
また、実施の形態1では、シリコン基板2上に形成したポリシリコン膜6に、微細パターンを形成する場合について説明した。しかし、この発明の半導体装置の製造方法は、ポリシリコン膜に微細パターンを形成する場合に限るものではなく、必要に応じて、他の膜や、あるいはシリコン基板に、微細パターンを形成する場合にも、用いることができる。
【0033】
また、実施の形態1においては、有機反射防止膜を85nmの膜厚に形成した。しかし、SOG膜とのエッチング選択比を十分に確保できれば、この厚さに限るものではない。例えば、下地の被加工基板の膜種や、膜厚に応じて、下層有機膜を300nm〜500nmの膜厚としても、パターン形成を行うことができる。
【0034】
また、実施の形態1では、SOG膜20を平坦化するため、ドライエッチングによりエッチバックを行う場合について説明した。しかし、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0035】
実施の形態2.
図4は、この発明の実施の形態2における半導体装置の製造方法を説明するためのフロー図である。また、図5は、実施の形態2における微細パターン形成の各工程における状態を説明するための断面模式図である。
【0036】
実施の形態2においては、実施の形態1と同様に、ラインパターンであるレジストパターンを形成した後、SOG膜を形成して、レジストパターンとは逆のトーンを有するSOG膜反転パターンを形成し、これをマスクとして被加工基板の下層膜をエッチングしてパターンを形成する。しかし、実施の形態2では、レジストパターンを形成した後、更に、このレジストパターンを縮小し、下層膜により狭い幅のスペースをそなえるスペースパターンを形成する。
以下、図4及び図5を用いて、この発明の実施の形態2における半導体装置の製造方法について具体的に説明する。
【0037】
図5(a)に示すように、まず、実施の形態1と同様に、シリコン基板2上に、各膜を形成し(ステップS2〜S8)、さらに、レジストパターン16を形成する(ステップS10〜S18)。ここで、レジストパターン形成の、露光や現像等の条件は、実施の形態1において説明したものと同様である。従って、形成されるレジストパターン16のラインの幅は、実施の形態1と同様に、100nmである。
【0038】
次に、図5(b)に示すように、レジストパターン16に、イオン注入を行う(ステップS40)。ここで、イオン注入は、Arイオンを用いて、50KeV、1×1016/cm2の条件下で行う。レジストパターン16にイオン注入を行うと、パターンが収縮し、これによって、ラインの幅が100nmのレジストパターン16は、ラインの幅が50nmまで縮小したレジストパターン26となる。
【0039】
次に、図5(c)に示すように、SOG膜反転パターン28を形成する(ステップS22〜S28)。具体的には、実施の形態1と同様に、SOG膜20の形成(ステップS22)、ベーク(ステップS24)、エッチバック(ステップS26)、レジストパターン26のエッチング(ステップS28)を行うことにより、SOG膜反転パターン28を形成する。その後、実施の形態1と同様に、各膜のエッチング及び除去を行い(ステップS30〜S36)、ポリシリコン膜6に50nmのスペースパターン30を得ることができる。
【0040】
以上説明したように、実施の形態2では、レジストパターン16にイオン注入を行い、レジストパターンのラインの幅をより細くする。従って、限界解像度以下のパターンの形成が可能であり、パターンの微細化に対応することができる。また、SOG膜反転パターン28を形成し、これを下層膜エッチングの際のマスクとして用いるため、パターン幅が細くなっても、パターン倒れなどが起こるのを抑えることができる。従って、より確実に、ポリシリコン膜6に微細なスペースパターン30を形成することができる。
その他の部分については、実施の形態1と同様であるから説明を省略する。
【0041】
なお、実施の形態2では、スペースパターンを形成する場合について説明したが、この発明はこれに限るものではなく、実施の形態1と同様に、ラインパターンを形成する場合に用いることができる。
【0042】
また、レジストパターン16に、イオン注入を施すことにより、ライン幅を狭くしたレジストパターン26を形成した。しかし、この発明において、ライン幅を狭くする方法は、これに限るものではなく、電子キュアや、光キュアなど、他の方法であってもよい。なお、電子キュアの場合には、25℃、窒素雰囲気中、4.0keV、12mAの条件で、2000μC/cm2のドーズ量での電子照射が好適である。また、例えば、光キュアでは、110℃、大気雰囲気中で、波長250nm〜450nmの光で、一分間の照射が好適である。
なお、レジストパターンにイオン注入や、電子キュア、光キュアを施すことにより、レジストパターンにSOG膜を塗布する際のレジストパターンの溶解を防ぐことができ、より正確に、SOG膜反転パターンを形成することができる。
【0043】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【0044】
さらに、実施の形態2では、ドライエッチングによりSOG膜20の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態1と同様に、平坦化は、CMPなど他の方法によって行うものであってもよい。
【0045】
実施の形態3.
図6は、この発明の実施の形態3における半導体装置の製造方法を説明するためのフロー図である。また、図7及び図8は、実施の形態3における微細パターン形成の各工程における状態を説明するための断面模式図である。
この実施の形態3において、ポリシリコン膜6に形成するパターンは、実施の形態1、2で説明したものとは異なり、微細なラインパターンである。
以下、図6〜図8を用いて、実施の形態3における半導体装置の製造方法を説明する。
【0046】
まず、実施の形態1と同様に、図7(a)に示すように、シリコン基板2の上に各膜の形成を行う(ステップS2〜S8)。次に、図7(b)〜図7(c)に示すように、レジストパターン32を形成する(ステップS2〜S18)。ここでの露光、現像の条件は、実施の形態1において説明したものと同様である。但し、ここで用いられるレティクル12は、実施の形態1と異なり、ポリシリコン膜に形成されるラインパターンのラインに対応する部分に、露光光を透過しない部分を設けたものである。また、ArFレジスト10は、実施の形態1と同様にポジ型のものを用いる。これによって、図7(c)に示すように、反射防止膜8の上には、スペースパターンであるレジストパターン32が形成される。
【0047】
次に、図7(d)、図7(e)に示すように、レジストパターン32に、枠付けプロセスを行う(ステップS42〜S46)。ここでは、RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)プロセスを用いる。具体的には、まず、図7(d)に示すように、レジストパターン32のスペース部分の側壁に、架橋材を含む有機ポリマー34を塗布する(ステップS42)。その後、ベークを行い(ステップS44)、現像を行う(ステップS46)。このようにして、図7(e)に示すように、スペース幅100nmのレジストパターン36を得る。
【0048】
その後、実施の形態1と同様に、200℃で120秒間ベークを行い(ステップS20)、SOG膜反転パターン38を形成する(ステップS22〜S28)。具体的には、図8(a)に示すように、レジストパターン36のスペース部分を埋め、更に、レジストパターン36の表面を覆うように、SOG膜20を形成する(ステップS22)。その後、ベークを行い(ステップS24)、図8(b)に示すように、ドライエッチングによるエッチバックを行うことにより、SOG膜20及びレジストパターン36の表面の平坦化を行う(ステップS26)。さらに、図8(c)に示すように、レジストパターン36を除去する(ステップS28)。これにより、ラインパターンであるSOG膜反転パターン38が形成される。
【0049】
次に、図8(d)、図8(e)に示すように、実施の形態1と同様に、各膜のエッチング及び除去を行う(ステップS30〜S36)。このようにして、図8(e)に示すように、ポリシリコン膜6に微細なラインパターン40を得ることができる。ここで形成されるラインパターン40のライン幅は、100nmである。
【0050】
以上のように、実施の形態3では、レジストパターン32に枠付けを行うことにより、さらに、微細なレジストパターン36を形成している。従って、より微細なラインパターン40を形成することができる。
その他の部分は、実施の形態1と同様であるから説明を省略する。
【0051】
なお、この実施の形態においては、ラインパターンについてのみ説明したが、この発明は、ラインパターンの形成の場合に限るものではなく、微細なドットパターンを形成するときにも用いることができる。
【0052】
また、実施の形態3では、RELACSの工程を用いて、パターンをさらに微細化する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、RELACS以外の方法により枠付けを行うものや、あるいは、枠付けを行わないものであってもよい。
【0053】
なお、RELACSでは、有機ポリマーを用いた。これにより、続くステップで、SOG膜20を直接塗布しても(ステップS22)、SOG膜との溶解が起きることなく、簡単なプロセスで、反転パターンを形成することができる。
【0054】
さらに、実施の形態3では、ドライエッチングによりSOG膜20の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態1と同様に、平坦化は、CMPなど他の方法によって行うものであってもよい。
【0055】
実施の形態4.
図9は、この発明の実施の形態4における半導体装置の製造方法を説明するためのフロー図である。また、図10〜図12は、実施の形態4における微細パターン形成の各工程における状態を説明するための断面模式図である。
【0056】
実施の形態4においては、形成するパターンの中に、微細なラインパターンと、微細なスペースパターンとの両方のパターンが含まれる。このため、この実施の形態では、被加工基板の上に、スペース(あるいはライン)用のレジストパターンを形成し、これにSOG膜を形成した後、さらに、SOG膜上層に、ライン(あるいはスペース)用のレジストパターンを形成する。その後、このライン(あるいはスペース)用レジストパターンをマスクにSOG膜をエッチングしたのち、スペース(あるいはライン)用のレジストパターンを除去し、これによって、SOG膜反転パターンを形成する。これをマスクとして、被加工基板をエッチングすることにより、ラインパターンとスペースパターンとを共に含むパターンを形成することができる。
以下、図9〜図12を用いて、実施の形態4における半導体装置の製造方法について具体的に説明する。
【0057】
まず、図10(a)に示すように、シリコン基板2に各膜を形成し(ステップS2〜S10)、図10(b)〜図10(c)に示すように、実施の形態1のステップS10〜ステップS18と同様の工程により、レジストパターン42を形成する(ステップS50)。ここでは、最終的にポリシリコン膜6にスペースを形成する部分に対応させて露光光を透過しない部分を設けたレティクル12を用いる。露光や現像等の条件は、実施の形態1に説明したものと同様である。
【0058】
次に、図10(d)に示すように、レジストパターン42に、イオン注入を行う(ステップS52)。ここでのイオン注入は、実施の形態2のステップS40と同様の条件で行う。これによって、幅50nmにまで縮小したレジストパターン44を得ることができる。
【0059】
次に、図11(a)に示すように、レジストパターン44を覆うように、SOG膜20を形成し(ステップS54)、200℃で、120秒間ベークを行う(ステップS56)。さらに、図11(b)に示すように、SOG膜20の表面に、レジストパターン44の先端部分が露出するまで平坦化を行う(ステップS58)。なお、ここでの平坦化には、ドライエッチングによるエッチバックを用いる。
【0060】
次に、実施の形態1のステップS10〜ステップS18と同様の工程により、SOG膜20の上に、レジストパターンを形成する(ステップS60)。具体的には、図11(c)に示すように、SOG膜20の上に、ArFレジスト膜46を塗布し(ステップS10)、130℃で60秒間のベークを行う(ステップS12)。その後、図11(d)に示すように、レティクル12を介して、ArFエキシマレーザ光を照射することにより露光を行う(ステップS14)。ここで、用いられるレティクル12は、最終的に、ポリシリコン膜6にラインを形成する部分、及び、スペースを形成する部分に対応させて、露光光が透過しない部分を設けたものである。露光後、130℃で60秒間のベークを行い(ステップS16)、その後現像する(ステップS18)。なお、露光や現像等の条件は、実施の形態1と同様である。これによって、レジストパターンが形成される。
【0061】
このようにして形成されたレジストパターンのうち、ラインパターンとなる部分に、イオン注入を行う(ステップS62)。イオン注入は、実施の形態2のステップS40の工程と同様の条件で行う。これにより、レジストパターンのうちラインパターンのライン幅を100nmから50nmにまで収縮したレジストパターン48が形成される。
【0062】
なお、ここで形成されたレジストパターン48と、レジストパターン44とは、異なる位置にラインパターンを有し、更にレジストパターン48には、レジストパターン44のライン部分を、必要な幅で重なる部分が形成されている。
【0063】
次に、レジストパターン48をマスクに、SOG膜20のエッチングを行う(ステップS64)。その後、実施の形態1と同様に、SOG膜20をマスクに、レジストパターン44のエッチング(ステップS66)を行う。これによって、図12(b)に示すように、SOG膜反転パターン50が形成される。
【0064】
次に、図12(c)〜図12(e)に示すように、実施の形態1と同様に、SOG膜反転パターン50をマスクとした各膜のエッチング及び各膜の除去を行う(ステップS30〜S36)。これによって、ポリシリコン膜6に、微細なラインパターンと、微細なスペースパターンとの両方を含むパターン52が形成される。
【0065】
以上のようにすれば、微細なラインパターンとスペースパターンとを同時に形成することができる。従って微細化するロジックパターンの形成にも対応することができる。また、ここでは、レジストパターンにイオン注入を行っているため、レジストとSOG膜との溶解を抑えつつ、より微細なパターンを形成することができる。また、レジストパターンが微細化しても、SOG膜反転パターンを形成した後に下層膜のエッチングを行うため、パターン倒れをも抑えることができ、より確実に微細なパターンを形成することができる。
その他の部分は実施の形態1〜3と同様であるから説明を省略する。
【0066】
なお、実施の形態4においては、各レジストパターンを形成した後、イオン注入を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入を行うことなく、そのまま、形成されたレジストパターンにベーク等を施して用いるものであってもよい。このようにしても、レジストとSOGとの溶解を抑えてSOG膜反転パターンを形成することができ、パターン倒れなどを防止して確実にラインパターン及びスペースパターンを形成することができる。
【0067】
また、この発明は、実施の形態2において説明したように、イオン注入の代わりに、電子キュアや、光キュアなどをレジストパターンに施すものであってもよい。これによっても、SOG膜とレジストとの溶解を抑えつつ、レジストパターンのライン幅を縮小することができる。
【0068】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【0069】
また、実施の形態4では、SOG膜に、ラインパターンを形成した後、レジストパターンをエッチングして、スペースパターンを形成することにより、SOG膜反転パターンを形成した。しかし、レティクルやレジストの選択により、SOG膜にスペースパターンを形成した後、ラインパターン部分を形成することもできる。また、この場合には、スペースパターン形成用のレジストパターンを形成した後、RELACSなどによる枠付けを行い、スペース幅を狭くするものであってもよい。
【0070】
さらに、実施の形態4では、SOG膜の平坦化の際、ドライエッチングによりエッチバックを行った。しかし、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0071】
実施の形態5.
図13は、この発明の実施の形態5における半導体装置の製造方法を説明するためのフロー図である。また、図14〜図20は、実施の形態5における微細パターン形成の各工程における状態を説明するための模式図であり、各図において、(c)は、上面、(a)、(b)は、それぞれ、(c)における、A−A´方向、B−B´方向の断面である。
以下、図13〜図20を用いて、実施の形態5における半導体装置の製造方法について説明する。
【0072】
まず、実施の形態1と同様に、シリコン基板2に、各膜を形成する(ステップS2〜S8)。その後、反射防止膜8の上に、実施の形態1のステップS10〜ステップS18と同様の工程により、レジストパターンを形成する(ステップS70)。次に、図14に示すように、レジストパターンにイオンの注入を行い(ステップS72)、50nmのレジストパターン54を形成する。ここでのイオン注入は、実施の形態2のステップS40と同様の条件で行う。
【0073】
次に、レジストパターン54の上から、SOG膜20を形成し(ステップS74)、200℃で120秒間のベークを行う(ステップS76)。その後、ドライエッチングによるエッチバックにより、図15に示すように、レジストパターン54の先端部分が表面に露出するまで、SOG膜20の平坦化を行う(ステップS78)。
【0074】
次に、図16に示すように、SOG膜20の上に、さらに、SOG膜56を形成し(ステップS80)、200℃で、120秒間のベークを行う(ステップS82)。さらに、ドライエッチングによるエッチバックにより、SOG膜56の表面を平坦化する(ステップS84)。
【0075】
次に、実施の形態1におけるステップS10〜S18と同様の工程により、SOG膜56の上に、レジストパターン58を形成する(ステップS86)。なお、ここでの、露光、現像条件は実施の形態1に説明した条件と同じである。その後、図17に示すように、レジストパターンにイオンを注入し(ステップS88)、100nmのレジストパターンを、50nmに縮小したレジストパターン58を形成する。なお、イオン注入は、実施の形態2のステップS40のイオン注入と同様の条件により行う。
【0076】
なお、図14及び図18に示すように、レジストパターン54は、図においてB−B´方向のラインパターンであり、レジストパターン58は、図において、A−A´方向のラインパターンである。即ち、上面から見た場合、レジストパターン54と、レジストパターン58とは、互いに、ほぼ垂直に交差するラインパターンである。
【0077】
次に、図18に示すように、レジストパターン58をマスクとして、SOG膜56のエッチングを行う(ステップS90)。さらに、図19に示すように、SOG膜56をマスクとして、レジストパターン54のエッチングを行い(ステップS92)、続けて、有機反射防止膜8のエッチングを行う(ステップS94)。これにより、レジストパターン54のうち、上層がSOG膜56に覆われていない部分が除去され、この部分において、ポリシリコン膜6が露出する。
【0078】
次に、SOG膜を除去し(ステップS96)、有機反射防止膜8をマスクに、ポリシリコン膜6のエッチングを行う(ステップS98)。その後、図20に示すように、有機反射防止膜8を除去し(ステップS100)、スペースパターン60と、その対向部における分離幅を形成する。
【0079】
以上のようにすれば、微細なスペースパターンを、終端部における後退を抑えて、形成することができる。
その他の部分は実施の形態1〜4と同様であるから説明を省略する。
【0080】
なお、実施の形態5において、各レジストパターン54、58を形成する際、それぞれに、イオン注入(ステップS74、S88)を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入の代わりに、電子キュアや、光キュア等の手段により、レジストパターンのライン幅を狭めるものであってもよい。また、最終的に形成するパターンの幅によって、レジストパターンに高温ベークを行うのみで、イオン注入等の工程を有しないものであってもよい。レジストパターンに、イオン注入、電子キュア、光キュア、あるいは高温ベーク等を行うことにより、SOG膜とレジストとの溶解を抑えることができる。
なお、イオン注入の代わりに、電子キュアや光キュアを用いる場合、実施の形態5においては、実施の形態2で説明した条件で行うとよい。
【0081】
さらに、レジストパターンへのイオン注入は、アルゴンを用いて行う場合について説明したが、この発明はこれに限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【0082】
また、SOG膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0083】
実施の形態6.
図21は、この発明の実施の形態6における半導体装置の製造方法を説明するためのフロー図である。また、図22〜26は、実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図であり、各図において、(c)は上面を示し、(a)、(b)は、それぞれ、(c)における、A−A´方向、B−B´方向の断面を示す。
以下、図21〜図26を用いて、実施の形態6における半導体装置の製造方法について説明する。
【0084】
まず、実施の形態3と同様に、シリコン基板2の上に各膜の形成(ステップS2〜S8)を行った後、ステップS10〜ステップS18と同様の工程により、レジストパターンの形成を行う(ステップS102)。さらに、ステップS42〜ステップS46と同様の工程により、レジストパターンに対して、RELACSによる枠付けを行い(ステップS104)、図22に示すように、スペース幅100nmのレジストパターン62を形成する。
【0085】
次に、200℃で120秒間のベーク(ステップS106)を行った後、図23に示すように、レジストパターン62のスペース部分と上部とに、SOG膜20を形成して(ステップS108)、200℃で120秒間ベーク(ステップS110)を行う。その後、ドライエッチングにより、表面にレジストパターン62の先端部分が露出するまでエッチバックを行い、SOG膜20と、レジストパターン62の表面を平坦化する(ステップS112)。
【0086】
次に、実施の形態1におけるステップS10〜ステップS18と同様の工程により、レジストパターンの形成を行う(ステップS114)。ここでの、露光、現像の条件は、実施の形態1において説明したものと同様である。さらに、130℃で60秒間のベークを行い(ステップS116)、このレジストパターンに、実施の形態3におけるステップS42〜S46と同様の工程で、RELACS法による枠付けを行う(ステップS118)。これにより、図24に示すように、スペース幅100nmのレジストパターン64が形成される。
【0087】
なお、図22及び図24に示すように、レジストパターン62は、B−B´方向のスペースパターンであり、レジストパターン64は、A−A´方向のスペースパターンである。即ち、レジストパターン62とレジストパターン64とは、互いにほぼ垂直に交差するスペースパターンである。
【0088】
次に、図25に示すように、このレジストパターン64をマスクに、SOG膜20のエッチングを行う(ステップS120)。
その後、レジストパターン64をドライエッチングにより除去し(ステップS122)、SOG膜20の表面を露出させる。さらに、図26に示すように、SOG膜20をマスクにレジストパターン62のエッチングを行う(ステップS124)。さらに、図27に示すように、SOG膜20をマスクに、有機反射防止膜8をエッチングする(ステップS126)。
【0089】
次に、SOG膜20をマスクに、ポリシリコン膜6をエッチングする(ステップS128)。その後、SOG膜20の除去(ステップS130)、有機反射防止膜8の除去(ステップS132)を行う。これにより、図28に示すように、ポリシリコン6の100nmのラインパターンと、その対向部で100nmのスペースパターンとを形成することができる。
【0090】
以上説明したように、実施の形態6においては、SOG膜を用いたトーンの反転、二度目のレジストパターンを形成する工程、及びRELACSによる枠付けを採用する。これにより、微細なラインパターンを、終端部の後退を抑えて形成することができる。また、枠付けにおいては、有機ポリマーを用いる。従って、その後の工程で直接SOGを塗布しても、レジストと、SOGとの溶解を抑えることができ、簡単なプロセスで半導体装置の製造を行うことができる。
その他の部分は実施の形態1〜5と同様であるから説明を省略する。
【0091】
なお、実施の形態6においては、各レジストパターン62、64の形成の際、RELACSによる枠付けを行う場合について説明した。しかし、この発明は、これに限るものではなく、各パターンのスペース幅を細くする他の方法を用いるものであってもよい。また、形成するライン幅によっては、枠付けを行わないものであってもよい。
【0092】
また、SOG膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0093】
なお、この発明において、基板、下層膜には、それぞれ、例えば、実施の形態1〜6における、シリコン基板2、ポリシリコン膜6が該当する。
【0094】
また、この発明において、レジストパターンには、例えば、実施の形態1、2、4におけるレジストパターン16、18や、実施の形態3におけるレジストパターン32、実施の形態6におけるレジストパターン62、が該当する。また、この発明において、スピンオングラス膜には、例えば、実施の形態1〜4、6における、SOG膜20が該当する。
また、この発明において、上層レジストパターンには、例えば、実施の形態4におけるレジストパターン48、あるいは実施の形態6におけるレジストパターン64が該当する。
【0095】
また、この発明において、第一のレジストパターンには、例えば、実施の形態5における、54が該当し、第二のレジストパターンには、例えば、レジストパターン58が該当する。また、この発明において、第一のスピンオングラス膜には、例えば、実施の形態5のSOG膜20が該当し、第二のスピンオングラス膜には、実施の形態5のSOG膜56が該当する。
【0096】
さらに、例えば、実施の形態1〜6におけるステップS4を実行することにより、この発明の下層膜形成工程が実行され、例えば、実施の形態1〜4におけるステップS8〜S10、あるいは、実施の形態6におけるステップS102を実行することにより、レジストパターン形成工程が実行される。また、例えば、実施の形態1〜3におけるステップS22、あるいは、実施の形態4におけるステップS54、実施の形態6におけるステップS108を実行することにより、この発明のスピンオングラス膜形成工程が実行され、例えば、実施の形態1〜3のステップS28、あるいは、実施の形態4におけるステップS66、実施の形態6におけるステップS124を実行することにより、レジストパターン除去工程が実行される。また、例えば、実施の形態1〜4におけるステップS32、あるいは、実施の形態6におけるステップS128を実行することにより、この発明の、下層膜エッチング工程が実行される。
【0097】
また、例えば、実施の形態4におけるステップS60、あるいは、実施の形態6におけるステップS114を実行することにより、この発明における上層レジストパターン形成工程が実行され、例えば、ステップS64、S120を実行することにより、この発明のスピンオングラス膜エッチング工程が実行される。
【0098】
また、例えば、実施の形態5における、ステップS70を実行することにより、この発明の第一のレジストパターン形成工程が実行され、例えば、実施の形態5におけるステップS74を実行することにより、第一のスピンオングラス膜形成工程が実施される。また、例えば、実施の形態5におけるステップS78を実行することにより、この発明の、平坦化工程が実行される。また、例えば、実施の形態5におけるステップS80を実行することにより、この発明の第二のスピンオングラス膜形成工程が実行され、例えば、実施の形態5におけるステップS86を実行することにより、第二のレジストパターン形成工程が実行される。また、例えば、実施の形態5のステップS90を実行することにより、この発明のスピンオングラス膜エッチング工程が実行され、例えば、ステップS92を実行することによりレジストパターンエッチング工程が実行される。また、例えば、実施の形態5のステップS98を実行することにより、この発明の下層膜エッチング工程が実行される。
【0099】
【発明の効果】
以上説明したように、この発明によれば、レジストパターンによりスピンオングラス膜に、パターンを形成し、スピンオングラス膜をマスクに下層膜のエッチングを行う。従って、パターン倒れを抑えつつ、より微細なラインパターンあるいはスペースパターンの形成を、簡単な工程により形成することができる。
【0100】
また、この発明において、第一のスピンオングラス膜、第二のスピンオングラス膜を積層して、これらにパターンを形成するものについては、終端部の後退を抑えつつ、微細なスペースパターンを形成することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1における半導体装置の製造方法を説明するためのフロー図である。
【図2】この発明の実施の形態1における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図3】この発明の実施の形態1における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図4】この発明の実施の形態2における半導体装置の製造方法を説明するためのフロー図である。
【図5】この発明の実施の形態2における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図6】この発明の実施の形態3における半導体装置の製造方法を説明するためのフロー図である。
【図7】この発明の実施の形態3における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図8】この発明の実施の形態3における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図9】この発明の実施の形態4における半導体装置の製造方法を説明するためのフロー図である。
【図10】この発明の実施の形態4における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図11】この発明の実施の形態4における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図12】この発明の実施の形態4における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図13】この発明の実施の形態5における半導体装置の製造方法を説明するためのフロー図である。
【図14】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図15】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図16】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図17】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図18】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図19】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図20】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図21】この発明の実施の形態6における半導体装置の製造方法を説明するためのフロー図である。
【図22】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図23】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図24】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図25】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図26】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図27】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図28】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【符号の説明】
2 シリコン基板、 4 シリコン酸化膜、 6 ポリシリコン膜、 8 有機反射防止膜、 10 レジスト膜、 12 レティクル、 14 ArFエキシマレーザ光、 16 レジストパターン、 18 レジストパターン、 20SOG膜、 22 SOG膜反転パターン、 24 スペースパターン、 26 レジストパターン、 28 SOG膜反転パターン、 30 スペースパターン、 32 レジストパターン、 34 有機ポリマー、 36 レジストパターン、 38 SOG膜反転パターン、 40 ラインパターン、 42 レジストパターン、 44 レジストパターン、 46 ArFレジスト膜、 48 レジストパターン、 50 SOG膜反転パターン、 52 パターン、 54 レジストパターン、 56 SOG膜、 58 レジストパターン、 62 レジストパターン、 64 レジストパターン。
この発明は、半導体装置の製造方法に関する。さらに、具体的には、被加工基板に、微細なラインパターンあるいは、スペースパターンを形成する方法として好適なものである。
【発明の属する技術分野】
【0002】
半導体基板に微細パターンを形成する場合、一般的な方法としては、まず、被加工基板に、シリコン酸化膜、ポリシリコン膜を形成した後、レジストを塗布する。このレジストを、レティクルを介して、露光光を照射して、露光する。その後、現像処理を行い、これによって、レジストパターンを形成する。このレジストパターンをマスクとして、ポリシリコン膜、シリコン酸化膜、さらに、被加工基板のエッチングを行う。また、必要な場合には、各プロセスにおいて、加熱処理が行われる(例えば、特許文献1参照。)。
【0003】
ところで、通常、半導体装置の製造のためには、このように、所定の層に、所定のパターンを形成する工程が、20〜30回程度必要とされる。また、近年、半導体集積回路の高度集積化、高性能化に伴い、要求されるパターンも微細化している。
【0004】
例えば、現在量産が行われている64MB、あるいは、256MBのDRAM(Dynamic Random Access Memory)では、0.18μm〜0.13μmのルールでレジストパターンが要求され、その写真製版工程においては、紫外線のうち、波長248nmのKrFエキシマレーザ光が用いられている。また、今後、更なるパターンの微細化と共に、寸法精度や、重ね合わせ精度の向上が要求されると考えられる。しかし、パターンサイズが小さくなるに連れて、パターンの形成が困難になる。特に、ラインのサイズが100nm以下になると、パターン倒れの問題が発生する。
【0005】
また、ランダムロジックデバイスでは、現在、0.13μmルールのデバイスが量産化され、0.10μmルールのデバイスの開発が進められている。特にランダムロジックデバイスでは、1チップ内に、パターンの密集したものから孤立したものまで、任意のラインパターンとスペースパターンとの形成が必要である。近年、このようなランダムロジックデバイス形成のため、波長193nmのArFエキシマレーザ光を用いたリソグラフィー技術の実用化が進められている。
【0006】
しかし、ランダムロジックデバイスにおいて必要とされるラインパターンとスペースパターンとの両パターンを両立させることは、デバイスの微小化が進むに連れて困難となる。また、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して、後退が大きく生じるため、パターン密度、つまりは、デバイスの集積度を高めることが困難である。例えば、100nmの場合では、ラインパターンは終端部で、40nm、140nmのスペースパターンでは、約20nmの後退が生じる。
【0007】
【特許文献1】
特開平2−271358号(第1〜2頁)
【0008】
【発明が解決しようとする課題】
以上説明したように、従来のパターンの形成方法により100nm以下のラインパターンを形成する場合、パターン倒れの問題が生じる。また、パターン線幅が細くなるとレジスト膜厚に対するアスペクト比が高くなる。一般にアスペクト比が3を超えると、パターン倒れが起こりやすくなる。この現象は、現像工程でリンス後の乾燥時に、水の高い表面張力によって引き起こされ、特にラインの間隔が狭いパターンほど倒れやすい性質を持っている。
【0009】
また、限界解像度付近ではラインパターンとスペースパターンを同時に形成することは困難である。例えば、ArFエキシマレーザ光の波長で、開口数NA=0.70、2/3輪帯照明アパーチャを用いたオフアクシス法による露光では、100nm付近のラインパターンとスペースパターンとを同時に形成することは難しい。
【0010】
さらに、レジストのラインパターンあるいはスペースパターンの終端部では、マスクデザインに対して大きな後退が生じ、この現象はライン幅あるいはスペース幅が細くなるほど顕著になる。このため、パターンの微細化が制限されてしまう。
【0011】
従ってこの発明は、以上のような問題を解決することを目的にして、微細なパターンを形成することを可能にする改良した半導体装置の製造方法を提案するものである。
【0012】
【課題を解決するための手段】
従って、この発明の半導体装置の製造方法は、基板に下層膜を形成する下層膜工程と、
前記下層膜上に、レジストパターンを形成するレジストパターン形成工程と、前記下層膜の表面が露出した部分に、スピンオングラス膜を形成するスピンオングラス膜形成工程と、
前記レジストパターンを除去するレジストパターン除去工程と、
前記スピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【0013】
あるいは、この発明の半導体装置の製造方法は、前記スピンオングラス膜形成工程後、前記レジストパターン除去工程の前に、さらに、
前記スピンオングラス膜に、上層レジストパターンを形成する上層レジストパターン形成工程と、
前記上層レジストパターンをマスクに、前記スピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
を備えるものである。
【0014】
あるいは、この発明の半導体装置の製造方法は、
基板に下層膜を形成する下層膜工程と、
前記下層膜上に、第一のレジストパターンを形成する第一のレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、第一のスピンオングラス膜を形成する第一のスピンオングラス膜形成工程と、
前記第一のスピンオングラス膜の表面を、前記第一のレジストパターンの表面が露出するまで平坦化する平坦化工程と、
前記第一のスピンオングラス膜に、第二のスピンオングラス膜を形成する第二のスピンオングラス膜形成工程と、
前記第二のスピンオングラス膜に、第二のレジストパターンを形成する第二のレジストパターン形成工程と、
前記第二のレジストパターンをマスクに、前記第二のスピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
前記第二のスピンオングラス膜をマスクに、前記第一のレジストパターンをエッチングするレジストパターンエッチング工程と、
前記第二のスピンオングラス膜及び前記第一のスピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えるものである。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【0016】
実施の形態1.
図1は、この発明の実施の形態1における半導体装置の製造方法を説明するためのフロー図である。また、図2及び図3は、この発明の実施の形態1における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【0017】
実施の形態1においては、被加工基板の上層に、レジストパターンを形成した後、SOG膜を塗布し、レジストパターンとはトーンが反転したSOG膜反転パターンを形成して、これをマスクとして被加工基板の各膜をエッチングすることにより、スペースパターンを形成する。なお、この明細書において、パターンが、幅の狭い溝状のパターンであるものをスペースパターンと称し、パターンが、幅の狭い線状のパターンであるものをラインパターン、パターンが、微細な点状のパターンであるものをドットパターンと称することとする。
以下、図1〜図3を用いて、この発明の実施の形態1における半導体装置の製造方法について説明する。
【0018】
図2(a)に示すように、まず、シリコン基板2に、必要な各膜の形成を行う(ステップS2〜S8)。具体的に、実施の形態1では、まず、シリコン基板2の上にシリコン酸化膜4を、15nmの厚さで形成し(ステップS2)、その上に、ポリシリコン膜6を、100nmの厚さで形成する(ステップS4)。その後、有機反射防止膜8を、85nmの厚さで形成し(ステップS6)、200℃で、90秒間、ベークを行う(ステップS8)。
【0019】
次に、レジストパターンの形成を行う(ステップS10〜S18)。具体的に、まず、図2(b)に示すように、反射防止膜8の上に、ArFレジスト10を300nm塗布する(ステップS10)。実施の形態1において用いるArFレジスト10は、ポジ型のレジストであり、現像された後に、露光光の照射された部分が除去されるタイプのものである。ArFレジスト10を塗布した後、130℃で、60秒間のベークを行う(ステップS12)。
【0020】
その後、配線パターンの形成されたレティクル12をマスクとして、露光を行う(ステップS14)。レティクル12は、最終的に、ポリシリコン膜6にスペースパターンを形成するものである。従って、スペースを形成する部分に対応させて、露光光を透過しない部分を設けることにより、パターンが形成されている。また、露光装置は、波長193nmのArFエキシマレーザを露光光源とし、スキャナー式のものを用いる。照明条件は、開口数NA=0.70で、2/3輪帯照明アパーチャを用いたオフアクシス法を適用する。
【0021】
次に、130℃で、60秒間ベーク(PEB;Post Exposure Bake)を行い(ステップS16)、その後、図2(c)に示すように、現像処理を行う(ステップS18)。具体的には、テトラメチルアンモニウムヒドロキシド(TMAH;Tetramethylammonium hydroxide)の、2.38重量パーセント水溶液を用いて、60秒間の現像を行う。これにより、有機反射防止膜8上に、ラインパターンであるレジストパターン16が形成される。次に、図2(d)に示すように、200℃で、120秒間のベークを行う(ステップS20)。このようにして、ベーク後のレジストパターン18が形成される。
なお、ここで形成されるレジストパターン18のラインの寸法は、約100nmである。
【0022】
次に、SOG膜反転パターンの形成を行う(ステップS22〜S28)。
具体的に、まず、図3(a)に示すように、SOG(スピンオングラス)膜20を形成する(ステップS22)。SOG膜20は、ポリシロキサン(SiOx)から構成される薄膜である。SOG膜20は、レジストパターン18が形成された有機反射防止膜8の上に、レジストパターン18を覆うように形成する。その後、200℃で、120秒間ベークを行う(ステップS24)。
【0023】
次に、図3(b)に示すように、SOG膜20の表面の平坦化を行う(ステップS26)。ここでは、ドライエッチングにより、SOG膜20の表面に、レジストパターン18の先端部分が露出するまでエッチングを行い、SOG膜20の表面の平坦化を行う。
【0024】
次に、図3(c)に示すように、SOG膜20をマスクとして、レジストパターン18のエッチングを行う(ステップS28)。これにより、レジストパターン18とは、逆のトーンのスペースパターンを有するSOG膜反転パターン22を得ることができる。
【0025】
その後、各膜のエッチング及び除去を行う(ステップS30〜S36)。
具体的には、まず、図3(d)に示すように、SOG膜反転パターン22をマスクとして、有機反射防止膜8のエッチングを行う(ステップS30)。
【0026】
次に、図3(e)に示すように、ポリシリコン膜6のエッチングを行い(ステップS32)、SOG膜20を除去する(ステップS34)。さらに、図3(f)に示すように、有機反射防止膜8を除去する(ステップS36)。
【0027】
このようにして、シリコン基板2上の、ポリシリコン膜6に、約100nmの微細なスペースパターン24が形成される。
【0028】
以上説明したように、実施の形態1では、レジストパターンを形成した後、SOG膜反転パターンを形成し、これをマスクとして、下層膜のエッチングを行い、パターンを形成する。従って、通常のレジストパターンのみでは形成が困難な限界解像度以下のパターンを、パターン倒れを抑えて、より正確に形成することができる。
【0029】
なお、実施の形態1では、スペースパターンのスペース部分に対応させて、露光光を透過しない部分を設けたレティクル12をマスクとし、ポジ型のArFレジスト10を用いて、レジストパターン16を形成する場合について説明した。しかしこの発明において微細パターンは、スペースパターンを形成する場合に限るものではなく、ドットパターンあるいは、ラインパターンなどを形成する場合にも用いることができる。
【0030】
例えば、実施の形態1で使用したレティクル12と、ネガ型のレジストとを用いることにより、スペースパターン24とはパターンが逆転したラインパターンを形成することができる。このように、レティクルと、レジストとの選択により、実施の形態1で説明したステップS2〜ステップS36の工程で、微細なラインパターンも、微細なスペースパターンも、どちらも形成することができる。
【0031】
なお、実施の形態1では、レジストパターン16の形成後、高温ベーク(ステップS20)を施している。これにより、SOG膜を塗布した際に、レジストがSOG膜に溶解するのを防止することができるため、ネガ型、ポジ型のどちらのレジストでも用いることができる。
【0032】
また、実施の形態1では、シリコン基板2上に形成したポリシリコン膜6に、微細パターンを形成する場合について説明した。しかし、この発明の半導体装置の製造方法は、ポリシリコン膜に微細パターンを形成する場合に限るものではなく、必要に応じて、他の膜や、あるいはシリコン基板に、微細パターンを形成する場合にも、用いることができる。
【0033】
また、実施の形態1においては、有機反射防止膜を85nmの膜厚に形成した。しかし、SOG膜とのエッチング選択比を十分に確保できれば、この厚さに限るものではない。例えば、下地の被加工基板の膜種や、膜厚に応じて、下層有機膜を300nm〜500nmの膜厚としても、パターン形成を行うことができる。
【0034】
また、実施の形態1では、SOG膜20を平坦化するため、ドライエッチングによりエッチバックを行う場合について説明した。しかし、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0035】
実施の形態2.
図4は、この発明の実施の形態2における半導体装置の製造方法を説明するためのフロー図である。また、図5は、実施の形態2における微細パターン形成の各工程における状態を説明するための断面模式図である。
【0036】
実施の形態2においては、実施の形態1と同様に、ラインパターンであるレジストパターンを形成した後、SOG膜を形成して、レジストパターンとは逆のトーンを有するSOG膜反転パターンを形成し、これをマスクとして被加工基板の下層膜をエッチングしてパターンを形成する。しかし、実施の形態2では、レジストパターンを形成した後、更に、このレジストパターンを縮小し、下層膜により狭い幅のスペースをそなえるスペースパターンを形成する。
以下、図4及び図5を用いて、この発明の実施の形態2における半導体装置の製造方法について具体的に説明する。
【0037】
図5(a)に示すように、まず、実施の形態1と同様に、シリコン基板2上に、各膜を形成し(ステップS2〜S8)、さらに、レジストパターン16を形成する(ステップS10〜S18)。ここで、レジストパターン形成の、露光や現像等の条件は、実施の形態1において説明したものと同様である。従って、形成されるレジストパターン16のラインの幅は、実施の形態1と同様に、100nmである。
【0038】
次に、図5(b)に示すように、レジストパターン16に、イオン注入を行う(ステップS40)。ここで、イオン注入は、Arイオンを用いて、50KeV、1×1016/cm2の条件下で行う。レジストパターン16にイオン注入を行うと、パターンが収縮し、これによって、ラインの幅が100nmのレジストパターン16は、ラインの幅が50nmまで縮小したレジストパターン26となる。
【0039】
次に、図5(c)に示すように、SOG膜反転パターン28を形成する(ステップS22〜S28)。具体的には、実施の形態1と同様に、SOG膜20の形成(ステップS22)、ベーク(ステップS24)、エッチバック(ステップS26)、レジストパターン26のエッチング(ステップS28)を行うことにより、SOG膜反転パターン28を形成する。その後、実施の形態1と同様に、各膜のエッチング及び除去を行い(ステップS30〜S36)、ポリシリコン膜6に50nmのスペースパターン30を得ることができる。
【0040】
以上説明したように、実施の形態2では、レジストパターン16にイオン注入を行い、レジストパターンのラインの幅をより細くする。従って、限界解像度以下のパターンの形成が可能であり、パターンの微細化に対応することができる。また、SOG膜反転パターン28を形成し、これを下層膜エッチングの際のマスクとして用いるため、パターン幅が細くなっても、パターン倒れなどが起こるのを抑えることができる。従って、より確実に、ポリシリコン膜6に微細なスペースパターン30を形成することができる。
その他の部分については、実施の形態1と同様であるから説明を省略する。
【0041】
なお、実施の形態2では、スペースパターンを形成する場合について説明したが、この発明はこれに限るものではなく、実施の形態1と同様に、ラインパターンを形成する場合に用いることができる。
【0042】
また、レジストパターン16に、イオン注入を施すことにより、ライン幅を狭くしたレジストパターン26を形成した。しかし、この発明において、ライン幅を狭くする方法は、これに限るものではなく、電子キュアや、光キュアなど、他の方法であってもよい。なお、電子キュアの場合には、25℃、窒素雰囲気中、4.0keV、12mAの条件で、2000μC/cm2のドーズ量での電子照射が好適である。また、例えば、光キュアでは、110℃、大気雰囲気中で、波長250nm〜450nmの光で、一分間の照射が好適である。
なお、レジストパターンにイオン注入や、電子キュア、光キュアを施すことにより、レジストパターンにSOG膜を塗布する際のレジストパターンの溶解を防ぐことができ、より正確に、SOG膜反転パターンを形成することができる。
【0043】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【0044】
さらに、実施の形態2では、ドライエッチングによりSOG膜20の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態1と同様に、平坦化は、CMPなど他の方法によって行うものであってもよい。
【0045】
実施の形態3.
図6は、この発明の実施の形態3における半導体装置の製造方法を説明するためのフロー図である。また、図7及び図8は、実施の形態3における微細パターン形成の各工程における状態を説明するための断面模式図である。
この実施の形態3において、ポリシリコン膜6に形成するパターンは、実施の形態1、2で説明したものとは異なり、微細なラインパターンである。
以下、図6〜図8を用いて、実施の形態3における半導体装置の製造方法を説明する。
【0046】
まず、実施の形態1と同様に、図7(a)に示すように、シリコン基板2の上に各膜の形成を行う(ステップS2〜S8)。次に、図7(b)〜図7(c)に示すように、レジストパターン32を形成する(ステップS2〜S18)。ここでの露光、現像の条件は、実施の形態1において説明したものと同様である。但し、ここで用いられるレティクル12は、実施の形態1と異なり、ポリシリコン膜に形成されるラインパターンのラインに対応する部分に、露光光を透過しない部分を設けたものである。また、ArFレジスト10は、実施の形態1と同様にポジ型のものを用いる。これによって、図7(c)に示すように、反射防止膜8の上には、スペースパターンであるレジストパターン32が形成される。
【0047】
次に、図7(d)、図7(e)に示すように、レジストパターン32に、枠付けプロセスを行う(ステップS42〜S46)。ここでは、RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)プロセスを用いる。具体的には、まず、図7(d)に示すように、レジストパターン32のスペース部分の側壁に、架橋材を含む有機ポリマー34を塗布する(ステップS42)。その後、ベークを行い(ステップS44)、現像を行う(ステップS46)。このようにして、図7(e)に示すように、スペース幅100nmのレジストパターン36を得る。
【0048】
その後、実施の形態1と同様に、200℃で120秒間ベークを行い(ステップS20)、SOG膜反転パターン38を形成する(ステップS22〜S28)。具体的には、図8(a)に示すように、レジストパターン36のスペース部分を埋め、更に、レジストパターン36の表面を覆うように、SOG膜20を形成する(ステップS22)。その後、ベークを行い(ステップS24)、図8(b)に示すように、ドライエッチングによるエッチバックを行うことにより、SOG膜20及びレジストパターン36の表面の平坦化を行う(ステップS26)。さらに、図8(c)に示すように、レジストパターン36を除去する(ステップS28)。これにより、ラインパターンであるSOG膜反転パターン38が形成される。
【0049】
次に、図8(d)、図8(e)に示すように、実施の形態1と同様に、各膜のエッチング及び除去を行う(ステップS30〜S36)。このようにして、図8(e)に示すように、ポリシリコン膜6に微細なラインパターン40を得ることができる。ここで形成されるラインパターン40のライン幅は、100nmである。
【0050】
以上のように、実施の形態3では、レジストパターン32に枠付けを行うことにより、さらに、微細なレジストパターン36を形成している。従って、より微細なラインパターン40を形成することができる。
その他の部分は、実施の形態1と同様であるから説明を省略する。
【0051】
なお、この実施の形態においては、ラインパターンについてのみ説明したが、この発明は、ラインパターンの形成の場合に限るものではなく、微細なドットパターンを形成するときにも用いることができる。
【0052】
また、実施の形態3では、RELACSの工程を用いて、パターンをさらに微細化する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、RELACS以外の方法により枠付けを行うものや、あるいは、枠付けを行わないものであってもよい。
【0053】
なお、RELACSでは、有機ポリマーを用いた。これにより、続くステップで、SOG膜20を直接塗布しても(ステップS22)、SOG膜との溶解が起きることなく、簡単なプロセスで、反転パターンを形成することができる。
【0054】
さらに、実施の形態3では、ドライエッチングによりSOG膜20の平坦化を行う場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態1と同様に、平坦化は、CMPなど他の方法によって行うものであってもよい。
【0055】
実施の形態4.
図9は、この発明の実施の形態4における半導体装置の製造方法を説明するためのフロー図である。また、図10〜図12は、実施の形態4における微細パターン形成の各工程における状態を説明するための断面模式図である。
【0056】
実施の形態4においては、形成するパターンの中に、微細なラインパターンと、微細なスペースパターンとの両方のパターンが含まれる。このため、この実施の形態では、被加工基板の上に、スペース(あるいはライン)用のレジストパターンを形成し、これにSOG膜を形成した後、さらに、SOG膜上層に、ライン(あるいはスペース)用のレジストパターンを形成する。その後、このライン(あるいはスペース)用レジストパターンをマスクにSOG膜をエッチングしたのち、スペース(あるいはライン)用のレジストパターンを除去し、これによって、SOG膜反転パターンを形成する。これをマスクとして、被加工基板をエッチングすることにより、ラインパターンとスペースパターンとを共に含むパターンを形成することができる。
以下、図9〜図12を用いて、実施の形態4における半導体装置の製造方法について具体的に説明する。
【0057】
まず、図10(a)に示すように、シリコン基板2に各膜を形成し(ステップS2〜S10)、図10(b)〜図10(c)に示すように、実施の形態1のステップS10〜ステップS18と同様の工程により、レジストパターン42を形成する(ステップS50)。ここでは、最終的にポリシリコン膜6にスペースを形成する部分に対応させて露光光を透過しない部分を設けたレティクル12を用いる。露光や現像等の条件は、実施の形態1に説明したものと同様である。
【0058】
次に、図10(d)に示すように、レジストパターン42に、イオン注入を行う(ステップS52)。ここでのイオン注入は、実施の形態2のステップS40と同様の条件で行う。これによって、幅50nmにまで縮小したレジストパターン44を得ることができる。
【0059】
次に、図11(a)に示すように、レジストパターン44を覆うように、SOG膜20を形成し(ステップS54)、200℃で、120秒間ベークを行う(ステップS56)。さらに、図11(b)に示すように、SOG膜20の表面に、レジストパターン44の先端部分が露出するまで平坦化を行う(ステップS58)。なお、ここでの平坦化には、ドライエッチングによるエッチバックを用いる。
【0060】
次に、実施の形態1のステップS10〜ステップS18と同様の工程により、SOG膜20の上に、レジストパターンを形成する(ステップS60)。具体的には、図11(c)に示すように、SOG膜20の上に、ArFレジスト膜46を塗布し(ステップS10)、130℃で60秒間のベークを行う(ステップS12)。その後、図11(d)に示すように、レティクル12を介して、ArFエキシマレーザ光を照射することにより露光を行う(ステップS14)。ここで、用いられるレティクル12は、最終的に、ポリシリコン膜6にラインを形成する部分、及び、スペースを形成する部分に対応させて、露光光が透過しない部分を設けたものである。露光後、130℃で60秒間のベークを行い(ステップS16)、その後現像する(ステップS18)。なお、露光や現像等の条件は、実施の形態1と同様である。これによって、レジストパターンが形成される。
【0061】
このようにして形成されたレジストパターンのうち、ラインパターンとなる部分に、イオン注入を行う(ステップS62)。イオン注入は、実施の形態2のステップS40の工程と同様の条件で行う。これにより、レジストパターンのうちラインパターンのライン幅を100nmから50nmにまで収縮したレジストパターン48が形成される。
【0062】
なお、ここで形成されたレジストパターン48と、レジストパターン44とは、異なる位置にラインパターンを有し、更にレジストパターン48には、レジストパターン44のライン部分を、必要な幅で重なる部分が形成されている。
【0063】
次に、レジストパターン48をマスクに、SOG膜20のエッチングを行う(ステップS64)。その後、実施の形態1と同様に、SOG膜20をマスクに、レジストパターン44のエッチング(ステップS66)を行う。これによって、図12(b)に示すように、SOG膜反転パターン50が形成される。
【0064】
次に、図12(c)〜図12(e)に示すように、実施の形態1と同様に、SOG膜反転パターン50をマスクとした各膜のエッチング及び各膜の除去を行う(ステップS30〜S36)。これによって、ポリシリコン膜6に、微細なラインパターンと、微細なスペースパターンとの両方を含むパターン52が形成される。
【0065】
以上のようにすれば、微細なラインパターンとスペースパターンとを同時に形成することができる。従って微細化するロジックパターンの形成にも対応することができる。また、ここでは、レジストパターンにイオン注入を行っているため、レジストとSOG膜との溶解を抑えつつ、より微細なパターンを形成することができる。また、レジストパターンが微細化しても、SOG膜反転パターンを形成した後に下層膜のエッチングを行うため、パターン倒れをも抑えることができ、より確実に微細なパターンを形成することができる。
その他の部分は実施の形態1〜3と同様であるから説明を省略する。
【0066】
なお、実施の形態4においては、各レジストパターンを形成した後、イオン注入を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入を行うことなく、そのまま、形成されたレジストパターンにベーク等を施して用いるものであってもよい。このようにしても、レジストとSOGとの溶解を抑えてSOG膜反転パターンを形成することができ、パターン倒れなどを防止して確実にラインパターン及びスペースパターンを形成することができる。
【0067】
また、この発明は、実施の形態2において説明したように、イオン注入の代わりに、電子キュアや、光キュアなどをレジストパターンに施すものであってもよい。これによっても、SOG膜とレジストとの溶解を抑えつつ、レジストパターンのライン幅を縮小することができる。
【0068】
また、この発明において、レジストパターンへのイオン注入は、アルゴンを用いて行う場合に限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【0069】
また、実施の形態4では、SOG膜に、ラインパターンを形成した後、レジストパターンをエッチングして、スペースパターンを形成することにより、SOG膜反転パターンを形成した。しかし、レティクルやレジストの選択により、SOG膜にスペースパターンを形成した後、ラインパターン部分を形成することもできる。また、この場合には、スペースパターン形成用のレジストパターンを形成した後、RELACSなどによる枠付けを行い、スペース幅を狭くするものであってもよい。
【0070】
さらに、実施の形態4では、SOG膜の平坦化の際、ドライエッチングによりエッチバックを行った。しかし、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0071】
実施の形態5.
図13は、この発明の実施の形態5における半導体装置の製造方法を説明するためのフロー図である。また、図14〜図20は、実施の形態5における微細パターン形成の各工程における状態を説明するための模式図であり、各図において、(c)は、上面、(a)、(b)は、それぞれ、(c)における、A−A´方向、B−B´方向の断面である。
以下、図13〜図20を用いて、実施の形態5における半導体装置の製造方法について説明する。
【0072】
まず、実施の形態1と同様に、シリコン基板2に、各膜を形成する(ステップS2〜S8)。その後、反射防止膜8の上に、実施の形態1のステップS10〜ステップS18と同様の工程により、レジストパターンを形成する(ステップS70)。次に、図14に示すように、レジストパターンにイオンの注入を行い(ステップS72)、50nmのレジストパターン54を形成する。ここでのイオン注入は、実施の形態2のステップS40と同様の条件で行う。
【0073】
次に、レジストパターン54の上から、SOG膜20を形成し(ステップS74)、200℃で120秒間のベークを行う(ステップS76)。その後、ドライエッチングによるエッチバックにより、図15に示すように、レジストパターン54の先端部分が表面に露出するまで、SOG膜20の平坦化を行う(ステップS78)。
【0074】
次に、図16に示すように、SOG膜20の上に、さらに、SOG膜56を形成し(ステップS80)、200℃で、120秒間のベークを行う(ステップS82)。さらに、ドライエッチングによるエッチバックにより、SOG膜56の表面を平坦化する(ステップS84)。
【0075】
次に、実施の形態1におけるステップS10〜S18と同様の工程により、SOG膜56の上に、レジストパターン58を形成する(ステップS86)。なお、ここでの、露光、現像条件は実施の形態1に説明した条件と同じである。その後、図17に示すように、レジストパターンにイオンを注入し(ステップS88)、100nmのレジストパターンを、50nmに縮小したレジストパターン58を形成する。なお、イオン注入は、実施の形態2のステップS40のイオン注入と同様の条件により行う。
【0076】
なお、図14及び図18に示すように、レジストパターン54は、図においてB−B´方向のラインパターンであり、レジストパターン58は、図において、A−A´方向のラインパターンである。即ち、上面から見た場合、レジストパターン54と、レジストパターン58とは、互いに、ほぼ垂直に交差するラインパターンである。
【0077】
次に、図18に示すように、レジストパターン58をマスクとして、SOG膜56のエッチングを行う(ステップS90)。さらに、図19に示すように、SOG膜56をマスクとして、レジストパターン54のエッチングを行い(ステップS92)、続けて、有機反射防止膜8のエッチングを行う(ステップS94)。これにより、レジストパターン54のうち、上層がSOG膜56に覆われていない部分が除去され、この部分において、ポリシリコン膜6が露出する。
【0078】
次に、SOG膜を除去し(ステップS96)、有機反射防止膜8をマスクに、ポリシリコン膜6のエッチングを行う(ステップS98)。その後、図20に示すように、有機反射防止膜8を除去し(ステップS100)、スペースパターン60と、その対向部における分離幅を形成する。
【0079】
以上のようにすれば、微細なスペースパターンを、終端部における後退を抑えて、形成することができる。
その他の部分は実施の形態1〜4と同様であるから説明を省略する。
【0080】
なお、実施の形態5において、各レジストパターン54、58を形成する際、それぞれに、イオン注入(ステップS74、S88)を行う場合について説明した。しかし、この発明はこれに限るものではなく、イオン注入の代わりに、電子キュアや、光キュア等の手段により、レジストパターンのライン幅を狭めるものであってもよい。また、最終的に形成するパターンの幅によって、レジストパターンに高温ベークを行うのみで、イオン注入等の工程を有しないものであってもよい。レジストパターンに、イオン注入、電子キュア、光キュア、あるいは高温ベーク等を行うことにより、SOG膜とレジストとの溶解を抑えることができる。
なお、イオン注入の代わりに、電子キュアや光キュアを用いる場合、実施の形態5においては、実施の形態2で説明した条件で行うとよい。
【0081】
さらに、レジストパターンへのイオン注入は、アルゴンを用いて行う場合について説明したが、この発明はこれに限るものではなく、例えば、ヘリウム、窒素、ボロン、リン、ヒ素、ゲルマニウム等、他のイオン種であってもよい。
【0082】
また、SOG膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0083】
実施の形態6.
図21は、この発明の実施の形態6における半導体装置の製造方法を説明するためのフロー図である。また、図22〜26は、実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図であり、各図において、(c)は上面を示し、(a)、(b)は、それぞれ、(c)における、A−A´方向、B−B´方向の断面を示す。
以下、図21〜図26を用いて、実施の形態6における半導体装置の製造方法について説明する。
【0084】
まず、実施の形態3と同様に、シリコン基板2の上に各膜の形成(ステップS2〜S8)を行った後、ステップS10〜ステップS18と同様の工程により、レジストパターンの形成を行う(ステップS102)。さらに、ステップS42〜ステップS46と同様の工程により、レジストパターンに対して、RELACSによる枠付けを行い(ステップS104)、図22に示すように、スペース幅100nmのレジストパターン62を形成する。
【0085】
次に、200℃で120秒間のベーク(ステップS106)を行った後、図23に示すように、レジストパターン62のスペース部分と上部とに、SOG膜20を形成して(ステップS108)、200℃で120秒間ベーク(ステップS110)を行う。その後、ドライエッチングにより、表面にレジストパターン62の先端部分が露出するまでエッチバックを行い、SOG膜20と、レジストパターン62の表面を平坦化する(ステップS112)。
【0086】
次に、実施の形態1におけるステップS10〜ステップS18と同様の工程により、レジストパターンの形成を行う(ステップS114)。ここでの、露光、現像の条件は、実施の形態1において説明したものと同様である。さらに、130℃で60秒間のベークを行い(ステップS116)、このレジストパターンに、実施の形態3におけるステップS42〜S46と同様の工程で、RELACS法による枠付けを行う(ステップS118)。これにより、図24に示すように、スペース幅100nmのレジストパターン64が形成される。
【0087】
なお、図22及び図24に示すように、レジストパターン62は、B−B´方向のスペースパターンであり、レジストパターン64は、A−A´方向のスペースパターンである。即ち、レジストパターン62とレジストパターン64とは、互いにほぼ垂直に交差するスペースパターンである。
【0088】
次に、図25に示すように、このレジストパターン64をマスクに、SOG膜20のエッチングを行う(ステップS120)。
その後、レジストパターン64をドライエッチングにより除去し(ステップS122)、SOG膜20の表面を露出させる。さらに、図26に示すように、SOG膜20をマスクにレジストパターン62のエッチングを行う(ステップS124)。さらに、図27に示すように、SOG膜20をマスクに、有機反射防止膜8をエッチングする(ステップS126)。
【0089】
次に、SOG膜20をマスクに、ポリシリコン膜6をエッチングする(ステップS128)。その後、SOG膜20の除去(ステップS130)、有機反射防止膜8の除去(ステップS132)を行う。これにより、図28に示すように、ポリシリコン6の100nmのラインパターンと、その対向部で100nmのスペースパターンとを形成することができる。
【0090】
以上説明したように、実施の形態6においては、SOG膜を用いたトーンの反転、二度目のレジストパターンを形成する工程、及びRELACSによる枠付けを採用する。これにより、微細なラインパターンを、終端部の後退を抑えて形成することができる。また、枠付けにおいては、有機ポリマーを用いる。従って、その後の工程で直接SOGを塗布しても、レジストと、SOGとの溶解を抑えることができ、簡単なプロセスで半導体装置の製造を行うことができる。
その他の部分は実施の形態1〜5と同様であるから説明を省略する。
【0091】
なお、実施の形態6においては、各レジストパターン62、64の形成の際、RELACSによる枠付けを行う場合について説明した。しかし、この発明は、これに限るものではなく、各パターンのスペース幅を細くする他の方法を用いるものであってもよい。また、形成するライン幅によっては、枠付けを行わないものであってもよい。
【0092】
また、SOG膜をドライエッチングによりエッチバックを行ったが、この発明はこれに限るものではなく、CMPによる平坦化等、他の方法により平坦化を行うものであってもよい。
【0093】
なお、この発明において、基板、下層膜には、それぞれ、例えば、実施の形態1〜6における、シリコン基板2、ポリシリコン膜6が該当する。
【0094】
また、この発明において、レジストパターンには、例えば、実施の形態1、2、4におけるレジストパターン16、18や、実施の形態3におけるレジストパターン32、実施の形態6におけるレジストパターン62、が該当する。また、この発明において、スピンオングラス膜には、例えば、実施の形態1〜4、6における、SOG膜20が該当する。
また、この発明において、上層レジストパターンには、例えば、実施の形態4におけるレジストパターン48、あるいは実施の形態6におけるレジストパターン64が該当する。
【0095】
また、この発明において、第一のレジストパターンには、例えば、実施の形態5における、54が該当し、第二のレジストパターンには、例えば、レジストパターン58が該当する。また、この発明において、第一のスピンオングラス膜には、例えば、実施の形態5のSOG膜20が該当し、第二のスピンオングラス膜には、実施の形態5のSOG膜56が該当する。
【0096】
さらに、例えば、実施の形態1〜6におけるステップS4を実行することにより、この発明の下層膜形成工程が実行され、例えば、実施の形態1〜4におけるステップS8〜S10、あるいは、実施の形態6におけるステップS102を実行することにより、レジストパターン形成工程が実行される。また、例えば、実施の形態1〜3におけるステップS22、あるいは、実施の形態4におけるステップS54、実施の形態6におけるステップS108を実行することにより、この発明のスピンオングラス膜形成工程が実行され、例えば、実施の形態1〜3のステップS28、あるいは、実施の形態4におけるステップS66、実施の形態6におけるステップS124を実行することにより、レジストパターン除去工程が実行される。また、例えば、実施の形態1〜4におけるステップS32、あるいは、実施の形態6におけるステップS128を実行することにより、この発明の、下層膜エッチング工程が実行される。
【0097】
また、例えば、実施の形態4におけるステップS60、あるいは、実施の形態6におけるステップS114を実行することにより、この発明における上層レジストパターン形成工程が実行され、例えば、ステップS64、S120を実行することにより、この発明のスピンオングラス膜エッチング工程が実行される。
【0098】
また、例えば、実施の形態5における、ステップS70を実行することにより、この発明の第一のレジストパターン形成工程が実行され、例えば、実施の形態5におけるステップS74を実行することにより、第一のスピンオングラス膜形成工程が実施される。また、例えば、実施の形態5におけるステップS78を実行することにより、この発明の、平坦化工程が実行される。また、例えば、実施の形態5におけるステップS80を実行することにより、この発明の第二のスピンオングラス膜形成工程が実行され、例えば、実施の形態5におけるステップS86を実行することにより、第二のレジストパターン形成工程が実行される。また、例えば、実施の形態5のステップS90を実行することにより、この発明のスピンオングラス膜エッチング工程が実行され、例えば、ステップS92を実行することによりレジストパターンエッチング工程が実行される。また、例えば、実施の形態5のステップS98を実行することにより、この発明の下層膜エッチング工程が実行される。
【0099】
【発明の効果】
以上説明したように、この発明によれば、レジストパターンによりスピンオングラス膜に、パターンを形成し、スピンオングラス膜をマスクに下層膜のエッチングを行う。従って、パターン倒れを抑えつつ、より微細なラインパターンあるいはスペースパターンの形成を、簡単な工程により形成することができる。
【0100】
また、この発明において、第一のスピンオングラス膜、第二のスピンオングラス膜を積層して、これらにパターンを形成するものについては、終端部の後退を抑えつつ、微細なスペースパターンを形成することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1における半導体装置の製造方法を説明するためのフロー図である。
【図2】この発明の実施の形態1における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図3】この発明の実施の形態1における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図4】この発明の実施の形態2における半導体装置の製造方法を説明するためのフロー図である。
【図5】この発明の実施の形態2における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図6】この発明の実施の形態3における半導体装置の製造方法を説明するためのフロー図である。
【図7】この発明の実施の形態3における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図8】この発明の実施の形態3における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図9】この発明の実施の形態4における半導体装置の製造方法を説明するためのフロー図である。
【図10】この発明の実施の形態4における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図11】この発明の実施の形態4における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図12】この発明の実施の形態4における半導体装置の製造の各工程における状態を説明するための断面模式図である。
【図13】この発明の実施の形態5における半導体装置の製造方法を説明するためのフロー図である。
【図14】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図15】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図16】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図17】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図18】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図19】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図20】この発明の実施の形態5における半導体装置の製造の各工程における状態を説明するための模式図である。
【図21】この発明の実施の形態6における半導体装置の製造方法を説明するためのフロー図である。
【図22】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図23】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図24】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図25】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図26】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図27】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【図28】この発明の実施の形態6における半導体装置の製造の各工程における状態を説明するための模式図である。
【符号の説明】
2 シリコン基板、 4 シリコン酸化膜、 6 ポリシリコン膜、 8 有機反射防止膜、 10 レジスト膜、 12 レティクル、 14 ArFエキシマレーザ光、 16 レジストパターン、 18 レジストパターン、 20SOG膜、 22 SOG膜反転パターン、 24 スペースパターン、 26 レジストパターン、 28 SOG膜反転パターン、 30 スペースパターン、 32 レジストパターン、 34 有機ポリマー、 36 レジストパターン、 38 SOG膜反転パターン、 40 ラインパターン、 42 レジストパターン、 44 レジストパターン、 46 ArFレジスト膜、 48 レジストパターン、 50 SOG膜反転パターン、 52 パターン、 54 レジストパターン、 56 SOG膜、 58 レジストパターン、 62 レジストパターン、 64 レジストパターン。
Claims (15)
- 基板に下層膜を形成する下層膜形成工程と、
前記下層膜上に、レジストパターンを形成するレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、スピンオングラス膜を形成するスピンオングラス膜形成工程と、
前記レジストパターンを除去するレジストパターン除去工程と、
前記スピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに、イオン注入を行うイオン注入工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに、電子線キュアを行う電子線キュア工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに光キュアを行う光キュア工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程の後、
前記レジストパターンに有機膜による枠付けを行う枠付け工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記スピンオングラス膜形成工程後、前記レジストパターン除去工程の前に、さらに、
前記スピンオングラス膜に、上層レジストパターンを形成する上層レジストパターン形成工程と、
前記上層レジストパターンをマスクに、前記スピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
を備えることを特徴とする請求項1から5のいずれかに記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに、イオン注入を行うイオン注入工程を備えることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに、電子線キュアを行う電子線キュア工程を備えることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに光キュアを行う光キュア工程を備えることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記上層レジストパターン形成工程の後、
前記上層レジストパターンに有機膜による枠付けを行う枠付け工程を備えることを特徴とする請求項6に記載の半導体装置の製造方法。 - 基板に下層膜を形成する下層膜形成工程と、
前記下層膜上に、第一のレジストパターンを形成する第一のレジストパターン形成工程と、
前記下層膜の表面が露出した部分に、第一のスピンオングラス膜を形成する第一のスピンオングラス膜形成工程と、
前記第一のスピンオングラス膜の表面を、前記第一のレジストパターンの表面が露出するまで平坦化する平坦化工程と、
前記第一のスピンオングラス膜に、第二のスピンオングラス膜を形成する第二のスピンオングラス膜形成工程と、
前記第二のスピンオングラス膜に、第二のレジストパターンを形成する第二のレジストパターン形成工程と、
前記第二のレジストパターンをマスクに、前記第二のスピンオングラス膜をエッチングするスピンオングラス膜エッチング工程と、
前記第二のスピンオングラス膜をマスクに、前記第一のレジストパターンをエッチングするレジストパターンエッチング工程と、
前記第二のスピンオングラス膜及び前記第一のスピンオングラス膜をマスクに、前記下層膜をエッチングする下層膜エッチング工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第一及び/又は第二のレジストパターン形成工程の後、
前記第一及び/又は第二のレジストパターンにイオン注入を行うイオン注入工程を備えることを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記第一及び/又は第二のレジストパターン形成工程の後、前記第一及び/又は第二のレジストパターンに電子線キュアを行う電子線キュア工程を備えることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記第一及び/又は第二のレジストパターン形成工程の後、
前記第一及び/又は第二のレジストパターンに光キュアを行う光キュア工程を備えることを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記第一及び/又は第二のレジストパターン形成工程の後、
前記第一及び/又は第二のレジストパターンに有機膜による枠付けを行う枠付け工程を備えることを特徴とする請求項11に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002341304A JP2004179254A (ja) | 2002-11-25 | 2002-11-25 | 半導体装置の製造方法 |
TW092115040A TW200409234A (en) | 2002-11-25 | 2003-06-03 | Method for manufacturing semiconductor device |
US10/457,588 US20040102048A1 (en) | 2002-11-25 | 2003-06-10 | Method for manufacturing semiconductor device |
KR1020030051366A KR20040045276A (ko) | 2002-11-25 | 2003-07-25 | 반도체 장치의 제조 방법 |
CNA200310118368XA CN1521803A (zh) | 2002-11-25 | 2003-11-25 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002341304A JP2004179254A (ja) | 2002-11-25 | 2002-11-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004179254A true JP2004179254A (ja) | 2004-06-24 |
Family
ID=32321963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002341304A Withdrawn JP2004179254A (ja) | 2002-11-25 | 2002-11-25 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040102048A1 (ja) |
JP (1) | JP2004179254A (ja) |
KR (1) | KR20040045276A (ja) |
CN (1) | CN1521803A (ja) |
TW (1) | TW200409234A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4427562B2 (ja) * | 2007-06-11 | 2010-03-10 | 株式会社東芝 | パターン形成方法 |
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-
2002
- 2002-11-25 JP JP2002341304A patent/JP2004179254A/ja not_active Withdrawn
-
2003
- 2003-06-03 TW TW092115040A patent/TW200409234A/zh unknown
- 2003-06-10 US US10/457,588 patent/US20040102048A1/en not_active Abandoned
- 2003-07-25 KR KR1020030051366A patent/KR20040045276A/ko not_active Application Discontinuation
- 2003-11-25 CN CNA200310118368XA patent/CN1521803A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
KR20040045276A (ko) | 2004-06-01 |
CN1521803A (zh) | 2004-08-18 |
US20040102048A1 (en) | 2004-05-27 |
TW200409234A (en) | 2004-06-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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