KR100390999B1 - 반도체소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로,
반도체기판 상에 도프드 폴리, 텅스텐실리사이드, 캐핑 폴리 및 산화막 스페이서가 구비되는 게이트전극을 형성하고 전체표면상부에 랜딩 플러그용 도전층을 형성한 다음, 그 상부에 랜딩 플러그용 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하고 상기 감광막패턴을 리플로우시켜 패턴 간격을 좁힌 다음, 상기 감광막패턴을 마스크로 하는 상기 랜딩 플러그용 도전층 식각공정으로 랜딩 플러그 폴리를 형성하고 전체표면상부를 평탄화시키는 층간절연막을 형성하는 형성한 다음, 상기 층간절연막을 통하여 상기 랜딩 플러그 폴리, 게이트전극 및 반도체기판에 접속되는 콘택플러그를 형성하는 공정으로 반도체소자의 고집적화에 따른 랜딩 플러그 폴리를 용이하게 형성하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 형성방법{A method for forming of a semiconductor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 DRAM 과 로직 ( logic )을 동시에 형성하는 MDL ( Memory DRAM Logic ) 의 형성공정중 플러그 폴리 패드 ( pulg poly pad ) 와 게이트전극을 노출시키는 콘택식각공정에 관한 것이다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 상기 활성영역에 도프드 폴리(15), 텅스텐 실리사이드(17), 캐핑 폴리(19) 및 제1HLD막(21)을 적층한다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하고 그 측벽에 절연막 스페이서(22)를 형성하여 게이트전극을 형성한다.
그 다음, 콘택 영역에 랜딩 플러그 폴리(23)를 형성한다. 이때, 상기 랜딩 플러그 폴리(23)는 상부에 반사방지막(25)이 형성된 것이다.
도 1b를 참조하면, 전체표면 상부에 제2HLD 막(27)을 형성하고 그 상부를 평탄화시키는 층간절연막(29)을 형성한다.
그 다음, 상기 층간절연막(29) 상부에 제3HLD막(31)을 형성하고 그 상부에 감광막패턴(33)을 형성한다.
이때, 상기 감광막패턴(33)은 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
도 1c를 참조하면, 상기 감광막패턴(33)을 마스크로 하여 상기 랜딩 플러그 폴리(25) 및 게이트전극을 노출시키는 제1,2콘택홀(35,37)을 형성한다.
이때, 상기 랜딩 플러그 폴리(25) 상부의 반사방지막은 식각정지 현상으로 인하여 완전히 제거되지 않아 상기 랜딩 플러그 폴리(25)가 완전히 노출되지 못한다.
따라서, 상기 랜딩 플러그 폴리(25)를 노출시키는 식각공정을 실시할 때 상기 게이트전극의 캐핑 폴리(19)가 손상되는 문제점이 유발된다.
또한, 반도체소자가 고집적화됨에 따라 상기 랜딩 플러그 폴리(25) 간의 간격이 0.1 ㎛ 이하인 경우 마스크 CD를 크게 하면 랜딩 플러그 폴리용 마스크의 브릿지를 유발시켜 마스크 CD를 크게 할 수 없다. 그래서, 랜딩 플러그 폴리 식각 공정시 반사방지막인 산화질화막에서 폴리머를 발생시켜 인위적으로 CD를 키우고 있는데 이런 폴리머 발생에 의해서 공정 진행 챔버의 오염 및 웨이퍼 상의 오염 등을 유발시킬 수 있는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 반사방지막을 사용하지 않으며 0.1 ㎛ 이하의 패턴 간격을 갖는 랜딩 플러그 폴리 패턴을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 도프드 폴리 17,47 : 텅스텐 실리사이드
19 : 캐핑 폴리 21 : 제1HLD막
22 : 절연막 스페이서 23,59 : 랜딩 플러그 폴리
25 : 반사방지막 27 : 제2HLD 막
29,60 : 층간절연막 31 : 제3HLD막
33,55 : 감광막패턴 35 : 제1콘택홀
37 : 제2콘택홀 49 : 제1산화막 스페이서
51 : 제2산화막 스페이서 53 : 랜딩 플러그용 도전층
57 : 감광막패턴의 증가된 CD 61 : 제1콘택플러그
63 제2콘택플러그 65 : 제3콘택플러그
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상에 도프드 폴리, 텅스텐실리사이드, 캐핑 폴리 및 산화막 스페이서가 구비되는 게이트전극을 형성하는 공정과,
전체표면상부에 랜딩 플러그용 도전층을 형성하고 그 상부에 랜딩 플러그용 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 리플로우시켜 패턴 간격을 좁히는 공정과,
상기 감광막패턴을 마스크로 하는 상기 랜딩 플러그용 도전층 식각공정으로 랜딩 플러그 폴리를 형성하는 공정과,
전체표면상부를 평탄화시키는 층간절연막을 형성하는 형성하는 공정과,
상기 층간절연막을 통하여 상기 랜딩 플러그 폴리, 게이트전극 및 반도체기판에 접속되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 상기 활성영역에 도프드 폴리(45), 텅스텐 실리사이드(47), 캐핑 폴리(49)를 적층하고 그 측벽에 제1산화막 스페이서(49)를 형성한다.
그 다음, 전체표면상부에 제2산화막 스페이서(51)를 형성한다.
그리고, 전체표면상부에 랜딩 플러그용 도전층(53)을 형성하고 그 상부에 감광막패턴(55)을 형성한다.
이때, 상기 감광막패턴(55)은 랜딩 플러그용 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.
도 2b를 참조하면, 상기 감광막패턴(55)을 열처리하여 상기 감광막패턴(55)을 리플로우 ( re-flow ) 시킴으로써 상기 감광막패턴(55) 간의 간격을 0.1 ㎛ 이하의 크기로 유지할 수 있다.
여기서, "57" 은 리플로우 공정으로 증가된 CD를 도시한다.
도 2c를 참조하면, 상기 감광막패턴(55,57)을 마스크로 하여 상기 랜딩 플러그용 도전층(53)을 식각함으로써 랜딩 플러그 폴리(57)를 형성한다.
그 다음, 상기 식각공정후 남는 상기 감광막패턴(55,57)을 제거한다.
도 2d를 참조하면, 전체표면상부를 평탄화시키는 층간절연막(60)을 형성한다.
그 다음, 콘택마스크(도시안됨)를 이용한 사진식각공정을 이용하여 상기 랜딩 플러그 폴리(59), 게이트전극(61) 및 반도체기판(41)에 콘택되는 제1콘택플러그(61), 제2콘택플러그(63) 및 제3콘택플러그(65)를 형성한다.
이때, 상기 사진식각공정은 각 층간의 식각선택비 차이를 이용하여 실시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 형성방법은, 랜딩 플러그 폴리 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하고 이들을 리플로우시켜 랜딩 플러그 폴리 간의 간격을 좁히므로 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (2)

  1. 반도체기판 상에 도프드 폴리, 텅스텐실리사이드, 캐핑 폴리 및 산화막 스페이서가 구비되는 게이트전극을 형성하는 공정과,
    전체표면상부에 랜딩 플러그용 도전층을 형성하고 그 상부에 랜딩 플러그용 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 리플로우시켜 패턴 간격을 좁히는 공정과,
    상기 감광막패턴을 마스크로 하는 상기 랜딩 플러그용 도전층 식각공정으로 랜딩 플러그 폴리를 형성하는 공정과,
    전체표면상부를 평탄화시키는 층간절연막을 형성하는 형성하는 공정과,
    상기 층간절연막을 통하여 상기 랜딩 플러그 폴리, 게이트전극 및 반도체기판에 접속되는 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 리플로우 공정은 열처리공정으로 실시하는 것을 특징으로하는 반도체소자의 형성방법.
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* Cited by examiner, † Cited by third party
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KR930011098A (ko) * 1991-11-09 1993-06-23 김광호 반도체 장치의 미세 패턴 형성방법
JPH1012846A (ja) * 1996-06-27 1998-01-16 Nec Corp 半導体装置の製造方法
JPH10274854A (ja) * 1997-03-31 1998-10-13 Mitsubishi Chem Corp フォトレジストを用いるホールパターンの形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930011098A (ko) * 1991-11-09 1993-06-23 김광호 반도체 장치의 미세 패턴 형성방법
JPH1012846A (ja) * 1996-06-27 1998-01-16 Nec Corp 半導体装置の製造方法
JPH10274854A (ja) * 1997-03-31 1998-10-13 Mitsubishi Chem Corp フォトレジストを用いるホールパターンの形成方法

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