KR100400321B1 - 반도체소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로,
반도체기판 상의 활성영역에 도프드 폴리, 텅스텐실리사이드, 캐핑 폴리 및 제1HLD 막 적층구조로 구비되는 게이트전극을 형성하고 전체표면상부에 랜딩 플러그용 도전층을 형성한 다음, 그 상부에 랜딩 플러그용 마스크를 이용한 사진식각공정으로 제1질화막 패턴을 형성하고 상기 제1질화막 패턴 측벽에 제2질화막 스페이서를 형성한 다음, 상기 제1질화막 패턴과 제2질화막 스페이서를 마스크로 하여 상기 랜딩 플러그용 도전층을 형성식각하고 상기 제1,2질화막을 제거한 다음, 전체표면상부에 제2HLD 막, 평탄화된 층간절연막 및 제3HLD 막을 형성하고 콘택마스크를 이용한 사진식각공정으로 상기 랜딩 플러그 폴리 및 캐핑 폴리를 노출시키는 제1,2 콘택홀을 형성하되, CHF3 와 소량의 산소가스를 혼합하여 제1단계의 식각공정으로 실시함으로써 랜딩 플러그 폴리의 반사방지막에서 식각정지 현상 및 게이트전극의 캐핑 폴리 손상 등을 방지하여 소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 형성방법{A method for forming of a semiconductor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 DRAM 과 로직 ( logic )을 동시에 형성하는 MDL ( Memory DRAM Logic ) 의 형성공정중 플러그 폴리 패드 ( pulg poly pad ) 와 게이트전극을 노출시키는 콘택식각공정에 관한 것이다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 상기 활성영역에 도프드 폴리(15), 텅스텐 실리사이드(17), 캐핑 폴리(19) 및 제1HLD막(21)을 적층한다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하고 그 측벽에 절연막 스페이서(22)를 형성하여 게이트전극을 형성한다.
그 다음, 콘택 영역에 랜딩 플러그 폴리(23)를 형성한다. 이때, 상기 랜딩 플러그 폴리(23)는 상부에 반사방지막(25)이 형성된 것이다.
도 1b를 참조하면, 전체표면 상부에 제2HLD 막(27)을 형성하고 그 상부를 평탄화시키는 층간절연막(29)을 형성한다.
그 다음, 상기 층간절연막(29) 상부에 제3HLD막(31)을 형성하고 그 상부에감광막패턴(33)을 형성한다.
이때, 상기 감광막패턴(33)은 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
도 1c를 참조하면, 상기 감광막패턴(33)을 마스크로 하여 상기 랜딩 플러그 폴리(25) 및 게이트전극을 노출시키는 제1,2콘택홀(35,37)을 형성한다.
이때, 상기 랜딩 플러그 폴리(25) 상부의 반사방지막은 식각정지 현상으로 인하여 완전히 제거되지 않아 상기 랜딩 플러그 폴리(25)가 완전히 노출되지 못한다.
따라서, 상기 랜딩 플러그 폴리(25)를 노출시키는 식각공정을 실시할 때 상기 게이트전극의 캐핑 폴리(19)가 손상되는 문제점이 유발된다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 랜딩 플러그 폴리 상부의 반사방지막을 제거하여 게이트전극과 같은 상부구조를 형성함으로써 식각 선택비 차이를 감소시켜 콘택 식각공정시 소자의 특성 열화를 방지하고 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 도프드 폴리 17,47 : 텅스텐 실리사이드
19,49 : 캐핑 폴리 21,51 : 제1HLD막
22,53 : 절연막 스페이서 23,63 : 랜딩 플러그 폴리
25 : 반사방지막 27,65 : 제2HLD 막
29,67 : 층간절연막 31,69 : 제3HLD막
33 : 감광막패턴 35,73 : 제1콘택홀
37,75 : 제2콘택홀 55 : 도프드 폴리
57 : 제1질화막 59 : 제1감광막패턴
61 : 제2질화막 71 : 제2감광막패턴
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상의 활성영역에 도프드 폴리, 텅스텐실리사이드, 캐핑 폴리 및 제1HLD 막 적층구조로 구비되는 게이트전극을 형성하는 공정과,
전체표면상부에 랜딩 플러그용 도전층을 형성하고 그 상부에 랜딩 플러그용 마스크를 이용한 사진식각공정으로 제1질화막 패턴을 형성하는 공정과,
상기 제1질화막 패턴 측벽에 제2질화막 스페이서를 형성하는 공정과,
상기 제1질화막 패턴과 제2질화막 스페이서를 마스크로 하여 상기 랜딩 플러그용 도전층을 형성식각하는 공정과,
상기 제1,2질화막을 제거하고 전체표면상부에 제2HLD 막, 평탄화된 층간절연막 및 제3HLD 막을 형성하는 공정과,
콘택마스크를 이용한 사진식각공정으로 상기 랜딩 플러그 폴리 및 캐핑 폴리를 노출시키는 제1,2 콘택홀을 형성하되, CHF3 와 소량의 산소가스를 혼합하여 제1단계의 식각공정으로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41) 상부에 활성영역을 정의하는 소자분리막(43)을 형성한다.
그리고, 상기 활성영역에 도프드 폴리(45), 텅스텐 실리사이드(47), 캐핑 폴리(49) 및 제1HLD막(51)을 적층한다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하고 그 측벽에 절연막 스페이서(53)를 형성하여 게이트전극을 형성한다.
그리고, 전체표면상부에 랜딩 플러그용 도전층(55)을 전체표면상부에 일정두께 형성하고 그 상부에 제1질화막(57)을 형성한다.
이때, 상기 랜딩 플러그용 도전층(55)은 도프드 폴리실리콘(55)으로 형성한다.
그 다음, 상기 랜딩 플러그용 도전층(55) 상부에 제1감광막패턴(59)을 형성한다. 이때, 상기 제1감광막패턴(59)은 랜딩 플러그용 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.
도 2b를 참조하면, 상기 제1감광막패턴(59)을 마스크로 하여 상기 제1질화막(57)을 식각하여 질화막(57)패턴을 형성하고 상기 제1감광막패턴(59)을 제거한다.
도 2c를 참조하면, 전체표면상부에 제2질화막(61)을 일정두께 형성한다.
도 2d 및 도 2e 를 참조하면, 상기 제2질화막(61)을 증착된 두께만큼 이방성식각하거나 전면식각하여 상기 제1질화막(57)패턴 측벽에 제2질화막(61) 스페이서를 형성한다.
그리고, 상기 제1질화막(57)패턴과 제2질화막(61) 스페이서를 마스크로 하여 상기 랜딩 플러그용 도전층(55)을 식각하여 랜딩 플러그 폴리(63)를 형성한다.
도 2f를 참조하면, 전체표면상부에 제2HLD 막(65)을 형성하고 그 상부를 평탄화시키는 층간절연막(67)을 형성한다.
그 다음, 상기 층간절연막(67) 상부에 제3HLD막(69)을 형성하고 그 상부에 제2감광막패턴(71)을 형성한다.
이때, 상기 제2감광막패턴(71)은 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
도 2g를 참조하면, 상기 제2감광막패턴(71)을 마스크로 하여 상기 랜딩 플러그 폴리(63) 및 게이트전극을 노출시키는 제1,2콘택홀(73,75)을 형성한다.
이때, 상기 식각공정은, CHF3 와 소량의 산소가스를 혼합하여 제1단계의 식각공정으로 실시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 형성방법은, 단차가 높은 랜딩 플러그 폴리 상부의 반사방지막을 제거하여 게이트전극과 유사한 층구조를 형성함으로써 식각선택비 차이를 낮추어 콘택 식각공정을 용이하게 실시할 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (2)

  1. 반도체기판 상의 활성영역에 도프드 폴리, 텅스텐실리사이드, 캐핑 폴리 및 제1HLD 막 적층구조로 구비되는 게이트전극을 형성하는 공정과,
    전체표면상부에 랜딩 플러그용 도전층을 형성하고 그 상부에 랜딩 플러그용 마스크를 이용한 사진식각공정으로 제1질화막 패턴을 형성하는 공정과,
    상기 제1질화막 패턴 측벽에 제2질화막 스페이서를 형성하는 공정과,
    상기 제1질화막 패턴과 제2질화막 스페이서를 마스크로 하여 상기 랜딩 플러그용 도전층을 형성식각하는 공정과,
    상기 제1,2질화막을 제거하고 전체표면상부에 제2HLD 막, 평탄화된 층간절연막 및 제3HLD 막을 형성하는 공정과,
    콘택마스크를 이용한 사진식각공정으로 상기 랜딩 플러그 폴리 및 캐핑 폴리를 노출시키는 제1,2 콘택홀을 형성하되, CHF3 와 소량의 산소가스를 혼합하여 제1단계의 식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 제2질화막 스페이서는 300 ∼ 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
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