JP2000277610A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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Abstract
(57)【要約】 （修正有）
【課題】 工程数を増加することなくオーバエッチング
を防止し、安定したトランジスタ特性を得ることを可能
にした半導体装置の製造方法を提供する。 【解決手段】 半導体基板１０１上にポリシリコン膜１
０３、絶縁膜１０４を成膜した後、このポリシリコン膜
１０３、絶縁膜１０４を所定の形状にエッチングしてゲ
ート電極を形成し、その後、エッチングストッパ１０５
を全面に成膜する。
を防止し、安定したトランジスタ特性を得ることを可能
にした半導体装置の製造方法を提供する。 【解決手段】 半導体基板１０１上にポリシリコン膜１
０３、絶縁膜１０４を成膜した後、このポリシリコン膜
１０３、絶縁膜１０４を所定の形状にエッチングしてゲ
ート電極を形成し、その後、エッチングストッパ１０５
を全面に成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、オーバエッチングをなくして安定
したトランジスタ特性を得ることを可能にした半導体装
置の製造方法に関する。
方法に係わり、特に、オーバエッチングをなくして安定
したトランジスタ特性を得ることを可能にした半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の自己整合コンタクトを用い
た配線技術、特に、シリコン窒化膜をエッチングストッ
パーとして自己整合コンタクトを形成する方法に関し、
従来の方法では以下に示す問題があった。図８は一般的
な自己整合コンタクトプロセスをメモリデバイスに適用
した場合を説明した工程断面図である。
た配線技術、特に、シリコン窒化膜をエッチングストッ
パーとして自己整合コンタクトを形成する方法に関し、
従来の方法では以下に示す問題があった。図８は一般的
な自己整合コンタクトプロセスをメモリデバイスに適用
した場合を説明した工程断面図である。
【０００３】まず、図８（ａ）に示すように、シリコン
基板４０１、素子分離領域４０２上にゲート電極４０３
及びシリコン窒化膜からなる絶縁膜４０４を形成し、ゲ
ート及びシリコン基板を覆うように、セルフアラインコ
ンタクトのストッパとして、シリコン窒化膜４０５を成
膜し、更に、層間絶縁膜としてＢＰＳＧ膜４０６を形成
した後、セルフアラインコンタクトエッチングをおこな
うことで、コンタクトプラグ４１０を形成する。その
後、層間絶縁膜４１１をＣＶＤ法により成膜した後フォ
トレジスト４１２にコンタクトパターンを形成し、これ
をマスクにしてＢＰＳＧ膜のエッチングを行う。
基板４０１、素子分離領域４０２上にゲート電極４０３
及びシリコン窒化膜からなる絶縁膜４０４を形成し、ゲ
ート及びシリコン基板を覆うように、セルフアラインコ
ンタクトのストッパとして、シリコン窒化膜４０５を成
膜し、更に、層間絶縁膜としてＢＰＳＧ膜４０６を形成
した後、セルフアラインコンタクトエッチングをおこな
うことで、コンタクトプラグ４１０を形成する。その
後、層間絶縁膜４１１をＣＶＤ法により成膜した後フォ
トレジスト４１２にコンタクトパターンを形成し、これ
をマスクにしてＢＰＳＧ膜のエッチングを行う。
【０００４】その後、図８（ｂ）に示すように窒化シリ
コン膜４０５のエッチングを行うが、このときＣＦ4 等
のフロロカーボンガスを用いる通常の窒化膜エッチング
では、シリコン基板との選択比がとれないため、シリコ
ン基板４０１も同時にエッチングされてしまう。図９に
トランジスタ構造の概略図を示すように、例えばｐ型の
シリコン基板４１４の各トランジスタがフィールド酸化
膜４１５で素子分離されており、トランジスタはゲート
電極４１６及びソース、ドレインとなるｎ型拡散層４１
８及びコンタクト電極４１７から構成されている場合、
シリコンからなるｎ型拡散層が過剰にエッチングされる
と、図９のＡの方向に電流がリークするため、安定した
トランジスタ特性を得ることができない。
コン膜４０５のエッチングを行うが、このときＣＦ4 等
のフロロカーボンガスを用いる通常の窒化膜エッチング
では、シリコン基板との選択比がとれないため、シリコ
ン基板４０１も同時にエッチングされてしまう。図９に
トランジスタ構造の概略図を示すように、例えばｐ型の
シリコン基板４１４の各トランジスタがフィールド酸化
膜４１５で素子分離されており、トランジスタはゲート
電極４１６及びソース、ドレインとなるｎ型拡散層４１
８及びコンタクト電極４１７から構成されている場合、
シリコンからなるｎ型拡散層が過剰にエッチングされる
と、図９のＡの方向に電流がリークするため、安定した
トランジスタ特性を得ることができない。
【０００５】以上はゲート電極上の絶縁膜４０４がシリ
コン窒化膜の場合であるが、ゲート電極上の絶縁膜４０
４がシリコン酸化膜の場合であっても、上記と同じよう
な理由でフィールド酸化膜４１５がエッチングされ、こ
の場合、図９のＢ方向、或いはＣ方向に電流のリークが
発生するため、やはり安定したトランジスタ特性を得る
ことができない。
コン窒化膜の場合であるが、ゲート電極上の絶縁膜４０
４がシリコン酸化膜の場合であっても、上記と同じよう
な理由でフィールド酸化膜４１５がエッチングされ、こ
の場合、図９のＢ方向、或いはＣ方向に電流のリークが
発生するため、やはり安定したトランジスタ特性を得る
ことができない。
【０００６】また、特開平９−２０５１８５号公報で
は、ゲート上のシリコン窒化膜をあらかじめ除去する方
法が示されているが、この技術は余分にリソグラフィ工
程が必要であり、工程数が増加するという欠点があっ
た。
は、ゲート上のシリコン窒化膜をあらかじめ除去する方
法が示されているが、この技術は余分にリソグラフィ工
程が必要であり、工程数が増加するという欠点があっ
た。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、リソグラフィ工程
数を増加することなくオーバエッチングを防止し、安定
したトランジスタ特性を得ることを可能にした新規な半
導体装置の製造方法を提供するものである。
した従来技術の欠点を改良し、特に、リソグラフィ工程
数を増加することなくオーバエッチングを防止し、安定
したトランジスタ特性を得ることを可能にした新規な半
導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、コンタクトプラグを有する半導
体装置の製造方法であって、半導体基板上にポリシリコ
ン膜、絶縁膜を成膜した後、このポリシリコン膜、絶縁
膜を所定の形状にエッチングしてゲート電極を形成し、
その後、エッチングストッパを全面に成膜し、更に、全
面に層間絶縁膜を成膜する第１の工程と、前記層間絶縁
膜に前記半導体基板に達するコンタクトホールを開口
し、前記半導体基板上のエッチングストッパを露出せし
める第２の工程と、前記露出した半導体基板上のエッチ
ングストッパを除去する第３の工程と、前記コンタクト
ホールを埋め込みコンタクトプラグを形成する第４の工
程と、前記コンタクトプラグを形成する際、前記層間絶
縁膜上に堆積した膜を除去し、コンタクトプラグを露出
させる第５の工程と、前記層間絶縁膜をエッチングする
と共に、前記ゲート電極上のエッチングストッパを除去
する第６の工程と、全面に層間絶縁膜を形成する第７の
工程と、前記層間絶縁膜をエッチングし、前記拡散層上
のエッチングストッパを露出すると共に、前記ゲート電
極の絶縁膜をエッチングして、前記拡散層上及びゲート
電極上にコンタクトホールを形成する第８の工程と、前
記拡散層上に露出したエッチングストッパを除去する第
９の工程と、前記第８、９の工程で形成したコンタクト
ホールを埋め込みコンタクトプラグを形成する第１０の
工程と、を含むことを特徴とするものであり、又、第２
態様は、前記第６の工程では、エッチングガスとして、
ＣＦ4 ／ＣＨＦ3 ガスを用いることを特徴とするもので
あり、又、第３態様は、前記第６の工程では、前記層間
絶縁膜、エッチングストッパのエッチングレートが、前
記第４の工程で構成したコンタクトプラグのエッチング
レートに比べて大きいことを特徴とするものであり、
又、第４態様は、前記第８の工程では、エッチングガス
として、Ｃ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ2 ガスを用いること
を特徴とするものであり、又、第５態様は、前記第８の
工程では、前記層間絶縁膜のエッチングレートが、エッ
チングストッパのエッチングレートに比べて大きいこと
を特徴とするものであり、又、第６態様は、前記第９の
工程では、エッチングガスとして、ＣＨＦ3 ／Ａｒ／Ｏ
2 ガスを用いることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、コンタクトプラグを有する半導
体装置の製造方法であって、半導体基板上にポリシリコ
ン膜、絶縁膜を成膜した後、このポリシリコン膜、絶縁
膜を所定の形状にエッチングしてゲート電極を形成し、
その後、エッチングストッパを全面に成膜し、更に、全
面に層間絶縁膜を成膜する第１の工程と、前記層間絶縁
膜に前記半導体基板に達するコンタクトホールを開口
し、前記半導体基板上のエッチングストッパを露出せし
める第２の工程と、前記露出した半導体基板上のエッチ
ングストッパを除去する第３の工程と、前記コンタクト
ホールを埋め込みコンタクトプラグを形成する第４の工
程と、前記コンタクトプラグを形成する際、前記層間絶
縁膜上に堆積した膜を除去し、コンタクトプラグを露出
させる第５の工程と、前記層間絶縁膜をエッチングする
と共に、前記ゲート電極上のエッチングストッパを除去
する第６の工程と、全面に層間絶縁膜を形成する第７の
工程と、前記層間絶縁膜をエッチングし、前記拡散層上
のエッチングストッパを露出すると共に、前記ゲート電
極の絶縁膜をエッチングして、前記拡散層上及びゲート
電極上にコンタクトホールを形成する第８の工程と、前
記拡散層上に露出したエッチングストッパを除去する第
９の工程と、前記第８、９の工程で形成したコンタクト
ホールを埋め込みコンタクトプラグを形成する第１０の
工程と、を含むことを特徴とするものであり、又、第２
態様は、前記第６の工程では、エッチングガスとして、
ＣＦ4 ／ＣＨＦ3 ガスを用いることを特徴とするもので
あり、又、第３態様は、前記第６の工程では、前記層間
絶縁膜、エッチングストッパのエッチングレートが、前
記第４の工程で構成したコンタクトプラグのエッチング
レートに比べて大きいことを特徴とするものであり、
又、第４態様は、前記第８の工程では、エッチングガス
として、Ｃ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ2 ガスを用いること
を特徴とするものであり、又、第５態様は、前記第８の
工程では、前記層間絶縁膜のエッチングレートが、エッ
チングストッパのエッチングレートに比べて大きいこと
を特徴とするものであり、又、第６態様は、前記第９の
工程では、エッチングガスとして、ＣＨＦ3 ／Ａｒ／Ｏ
2 ガスを用いることを特徴とするものである。
【０００９】
【発明の実施の形態】本発明に係わる半導体装置の製造
方法は、図１に示すとおり、半導体基板１０１上にポリ
シリコン膜１０３、絶縁膜１０４を成膜した後、このポ
リシリコン膜、絶縁膜を所定の形状にエッチングしてゲ
ート電極を形成し、その後、エッチングストッパ１０５
を全面に成膜し、更に、全面に層間絶縁膜１０６を成膜
する第１の工程と、前記層間絶縁膜１０６に前記半導体
基板１０１に達するコンタクトホールを開口し、前記半
導体基板上のエッチングストッパ１０５を露出せしめる
第２の工程と、前記露出した半導体基板上のエッチング
ストッパ１０５を除去する第３の工程と、前記コンタク
トホールを埋め込みコンタクトプラグ１０８を形成する
第４の工程と、前記コンタクトプラグ１０８を形成する
際、前記層間絶縁膜１０６上に堆積した膜を除去し、コ
ンタクトプラグ１０８を露出させる第５の工程と、前記
層間絶縁膜１０６をエッチングすると共に、前記ゲート
電極上のエッチングストッパ１０５を除去する第６の工
程と、全面に層間絶縁膜１０９を形成する第７の工程
と、前記層間絶縁膜１０９、１０６をエッチングし、前
記拡散層上のエッチングストッパ１０５を露出すると共
に、前記ゲート電極の絶縁膜１０４をエッチングして、
前記拡散層上及びゲート電極上にコンタクトホール１１
１を形成する第８の工程と、前記拡散層上に露出したエ
ッチングストッパ１０５を除去する第９の工程と、前記
第８、９の工程で形成したコンタクトホール１１１を埋
め込みコンタクトプラグを形成する第１０の工程と、を
含むことを特徴とするものである。
方法は、図１に示すとおり、半導体基板１０１上にポリ
シリコン膜１０３、絶縁膜１０４を成膜した後、このポ
リシリコン膜、絶縁膜を所定の形状にエッチングしてゲ
ート電極を形成し、その後、エッチングストッパ１０５
を全面に成膜し、更に、全面に層間絶縁膜１０６を成膜
する第１の工程と、前記層間絶縁膜１０６に前記半導体
基板１０１に達するコンタクトホールを開口し、前記半
導体基板上のエッチングストッパ１０５を露出せしめる
第２の工程と、前記露出した半導体基板上のエッチング
ストッパ１０５を除去する第３の工程と、前記コンタク
トホールを埋め込みコンタクトプラグ１０８を形成する
第４の工程と、前記コンタクトプラグ１０８を形成する
際、前記層間絶縁膜１０６上に堆積した膜を除去し、コ
ンタクトプラグ１０８を露出させる第５の工程と、前記
層間絶縁膜１０６をエッチングすると共に、前記ゲート
電極上のエッチングストッパ１０５を除去する第６の工
程と、全面に層間絶縁膜１０９を形成する第７の工程
と、前記層間絶縁膜１０９、１０６をエッチングし、前
記拡散層上のエッチングストッパ１０５を露出すると共
に、前記ゲート電極の絶縁膜１０４をエッチングして、
前記拡散層上及びゲート電極上にコンタクトホール１１
１を形成する第８の工程と、前記拡散層上に露出したエ
ッチングストッパ１０５を除去する第９の工程と、前記
第８、９の工程で形成したコンタクトホール１１１を埋
め込みコンタクトプラグを形成する第１０の工程と、を
含むことを特徴とするものである。
【００１０】このように構成することで、ゲート電極上
にはエッチングストッパが存在しないため、コンタクト
エッチング時に拡散層及びフィールド酸化膜の過剰なエ
ッチングを防ぎ、安定した素子分離特性を持つデバイス
を形成することができる。
にはエッチングストッパが存在しないため、コンタクト
エッチング時に拡散層及びフィールド酸化膜の過剰なエ
ッチングを防ぎ、安定した素子分離特性を持つデバイス
を形成することができる。
【００１１】
【実施例】以下に、本発明に係わる半導体装置の製造方
法の具体例を図面を参照しながら詳細に説明する。図２
乃至図６は、本発明に係わる半導体装置の製造方法の具
体例の構造を示す図であって、これらの図には、コンタ
クトプラグを有する半導体装置の製造方法であって、半
導体基板２０１上にポリシリコン膜２０３、絶縁膜２０
４を成膜した後、このポリシリコン膜２０３、絶縁膜２
０４を所定の形状にエッチングしてゲート電極を形成
し、その後、エッチングストッパ２０５を全面に成膜
し、更に、全面に層間絶縁膜２０６を成膜する第１の工
程（図２（ａ））と、前記層間絶縁膜２０６に前記半導
体基板に達するコンタクトホール２０８を開口し、前記
半導体基板２０１上のエッチングストッパ２０５を露出
せしめる第２の工程（図２（ｃ））と、前記露出した半
導体基板２０１上のエッチングストッパ２０５を除去す
る第３の工程（図３（ａ））と、前記コンタクトホール
２０８を埋め込みコンタクトプラグ２１０を形成する第
４の工程（図３（ｂ））と、前記コンタクトプラグ２１
０を形成する際、前記層間絶縁膜２０６上に堆積した膜
を除去し、コンタクトプラグ２１０を露出させる第５の
工程（図３（ｃ））と、前記層間絶縁膜２０６をエッチ
ングすると共に、前記ゲート電極上のエッチングストッ
パ２０５を除去する第６の工程（図４（ａ））と、全面
に層間絶縁膜２１１を形成する第７の工程（図４
（ｂ））と、前記層間絶縁膜２１１、２０６をエッチン
グし、前記拡散層上のエッチングストッパ２０５を露出
すると共に、前記ゲート電極の絶縁膜２０４をエッチン
グして、前記拡散層上及びゲート電極上にコンタクトホ
ール２１３を形成する第８の工程（図５（ａ））と、前
記拡散層上に露出したエッチングストッパ２０５を除去
する第９の工程（図５（ｂ））と、前記第８、９の工程
で形成したコンタクトホール２１３を埋め込みコンタク
トプラグ２１５を形成する第１０の工程（図６（ａ））
と、を含むことを特徴とする半導体装置の製造方法が示
されている。
法の具体例を図面を参照しながら詳細に説明する。図２
乃至図６は、本発明に係わる半導体装置の製造方法の具
体例の構造を示す図であって、これらの図には、コンタ
クトプラグを有する半導体装置の製造方法であって、半
導体基板２０１上にポリシリコン膜２０３、絶縁膜２０
４を成膜した後、このポリシリコン膜２０３、絶縁膜２
０４を所定の形状にエッチングしてゲート電極を形成
し、その後、エッチングストッパ２０５を全面に成膜
し、更に、全面に層間絶縁膜２０６を成膜する第１の工
程（図２（ａ））と、前記層間絶縁膜２０６に前記半導
体基板に達するコンタクトホール２０８を開口し、前記
半導体基板２０１上のエッチングストッパ２０５を露出
せしめる第２の工程（図２（ｃ））と、前記露出した半
導体基板２０１上のエッチングストッパ２０５を除去す
る第３の工程（図３（ａ））と、前記コンタクトホール
２０８を埋め込みコンタクトプラグ２１０を形成する第
４の工程（図３（ｂ））と、前記コンタクトプラグ２１
０を形成する際、前記層間絶縁膜２０６上に堆積した膜
を除去し、コンタクトプラグ２１０を露出させる第５の
工程（図３（ｃ））と、前記層間絶縁膜２０６をエッチ
ングすると共に、前記ゲート電極上のエッチングストッ
パ２０５を除去する第６の工程（図４（ａ））と、全面
に層間絶縁膜２１１を形成する第７の工程（図４
（ｂ））と、前記層間絶縁膜２１１、２０６をエッチン
グし、前記拡散層上のエッチングストッパ２０５を露出
すると共に、前記ゲート電極の絶縁膜２０４をエッチン
グして、前記拡散層上及びゲート電極上にコンタクトホ
ール２１３を形成する第８の工程（図５（ａ））と、前
記拡散層上に露出したエッチングストッパ２０５を除去
する第９の工程（図５（ｂ））と、前記第８、９の工程
で形成したコンタクトホール２１３を埋め込みコンタク
トプラグ２１５を形成する第１０の工程（図６（ａ））
と、を含むことを特徴とする半導体装置の製造方法が示
されている。
【００１２】以下に、本発明を更に詳細に説明する。半
導体装置の製造手順を図２〜図６に示す。なお、図はメ
モリデバイスの断面図である。図２（ａ）に示すよう
に、シリコン基板２０１、素子分離領域２０２上の、例
えば、メモリセル部には幅が０．２μｍ、高さ２００ｎ
ｍのゲート電極２０３及びシリコン酸化膜、シリコン窒
化膜あるいは酸窒化膜からなる高さ２００ｎｍの絶縁膜
２０４を電極間隔０．２μｍで形成する。又、周辺回路
部には最小幅が０．３μｍのゲート電極２０３を電極間
隔０．８μｍで形成する。ゲート及びシリコン基板を覆
うように、セルフアラインコンタクトのストッパとして
シリコン窒化膜２０５を一般的なＣＶＤ法で成長し、Ｂ
ＰＳＧ膜２０６を層間絶縁膜として形成する。このとき
シリコン基板から層間絶縁膜上面までの厚さは、例えば
８００ｎｍである。
導体装置の製造手順を図２〜図６に示す。なお、図はメ
モリデバイスの断面図である。図２（ａ）に示すよう
に、シリコン基板２０１、素子分離領域２０２上の、例
えば、メモリセル部には幅が０．２μｍ、高さ２００ｎ
ｍのゲート電極２０３及びシリコン酸化膜、シリコン窒
化膜あるいは酸窒化膜からなる高さ２００ｎｍの絶縁膜
２０４を電極間隔０．２μｍで形成する。又、周辺回路
部には最小幅が０．３μｍのゲート電極２０３を電極間
隔０．８μｍで形成する。ゲート及びシリコン基板を覆
うように、セルフアラインコンタクトのストッパとして
シリコン窒化膜２０５を一般的なＣＶＤ法で成長し、Ｂ
ＰＳＧ膜２０６を層間絶縁膜として形成する。このとき
シリコン基板から層間絶縁膜上面までの厚さは、例えば
８００ｎｍである。
【００１３】図２（ｂ）のメモリセル部において、リソ
グラフィ技術をもちいてフォトレジスト２０７に、例え
ば、ゲート電極間隔よりも大きい０．３μｍのコンタク
トホールのパターニングを行う。そして、図２（ｃ）に
示すように、酸化膜エッチング装置を用いて、酸化膜対
窒化膜選択比の大きいエッチングを行った後、図３
（ａ）に示すように、半導体基板上のシリコン窒化膜２
０５のエッチング及びフォトレジスト２０７の剥離を行
い、コンタクトホール２０８を形成する。
グラフィ技術をもちいてフォトレジスト２０７に、例え
ば、ゲート電極間隔よりも大きい０．３μｍのコンタク
トホールのパターニングを行う。そして、図２（ｃ）に
示すように、酸化膜エッチング装置を用いて、酸化膜対
窒化膜選択比の大きいエッチングを行った後、図３
（ａ）に示すように、半導体基板上のシリコン窒化膜２
０５のエッチング及びフォトレジスト２０７の剥離を行
い、コンタクトホール２０８を形成する。
【００１４】図３（ｂ）に示すように、リンドープされ
たポリシリコンをＣＶＤ法によりコンタクトホール２０
８内及び層間膜２０６上に成膜する。層間膜２０６上の
ポリシリコンを除去するために、塩素、酸素等をエッチ
ングガスとするシリコンエッチング装置を用いて全面に
エッチングを行い、図３（ｃ）に示すようにコンタクト
プラグ２１０を形成する。
たポリシリコンをＣＶＤ法によりコンタクトホール２０
８内及び層間膜２０６上に成膜する。層間膜２０６上の
ポリシリコンを除去するために、塩素、酸素等をエッチ
ングガスとするシリコンエッチング装置を用いて全面に
エッチングを行い、図３（ｃ）に示すようにコンタクト
プラグ２１０を形成する。
【００１５】コンタクトプラグ２１０及び層間絶縁膜２
０６が露出した状態において、酸化膜ドライエッチング
装置を用いてＢＰＳＧ膜及びエッチングストッパのシリ
コン窒化膜２０５をゲート電極２０３に達する前までエ
ッチングする。ドライエッチング装置としては、例え
ば、プラズマ生成に用いるＲＦの周波数が１３．５６Ｍ
Ｈｚである平行平板のＲＩＥ装置を用い、エッチング条
件としては、圧力５Ｐａ、ガス流量ＣＦ4 ／ＣＨＦ3 ＝
５０／１０ｓｃｃｍ、電極温度５０℃、ＲＦパワー１２
００Ｗの条件を用い、シリコン酸化膜、シリコン窒化
膜、ポリシリコンのエッチレートがそれぞれ６００ｎｍ
／ｍｉｎ、５００ｎｍ／ｍｉｎ、１００ｎｍ／ｍｉｎで
ある。エッチング量を制御するために、プラズマからの
発光変化をモニタするエンドポイントディテクタを用
い、例えばＣＯの発光波長である４８３ｎｍ、ＣＮの発
光波長である３８８ｎｍの光の強度変化をモニタするこ
とで、ゲート電極２０３に達する前までエッチングす
る。
０６が露出した状態において、酸化膜ドライエッチング
装置を用いてＢＰＳＧ膜及びエッチングストッパのシリ
コン窒化膜２０５をゲート電極２０３に達する前までエ
ッチングする。ドライエッチング装置としては、例え
ば、プラズマ生成に用いるＲＦの周波数が１３．５６Ｍ
Ｈｚである平行平板のＲＩＥ装置を用い、エッチング条
件としては、圧力５Ｐａ、ガス流量ＣＦ4 ／ＣＨＦ3 ＝
５０／１０ｓｃｃｍ、電極温度５０℃、ＲＦパワー１２
００Ｗの条件を用い、シリコン酸化膜、シリコン窒化
膜、ポリシリコンのエッチレートがそれぞれ６００ｎｍ
／ｍｉｎ、５００ｎｍ／ｍｉｎ、１００ｎｍ／ｍｉｎで
ある。エッチング量を制御するために、プラズマからの
発光変化をモニタするエンドポイントディテクタを用
い、例えばＣＯの発光波長である４８３ｎｍ、ＣＮの発
光波長である３８８ｎｍの光の強度変化をモニタするこ
とで、ゲート電極２０３に達する前までエッチングす
る。
【００１６】このエッチングにより、図４（ａ）に示す
ように、ゲート上には窒化膜２０５が残らず、拡散層上
には窒化膜が残った状態になる。また、ポリシリコンの
エッチレートが低いため、コンタクトプラグ２１０は略
元の形状を保つことになる。なお、ドライエッチングの
方法として、シリコン窒化膜に対してシリコン酸化膜の
エッチレートが高い条件を用いてＢＰＳＧ膜２０６をエ
ッチングした後、シリコン窒化膜のエッチングを行って
も良い。
ように、ゲート上には窒化膜２０５が残らず、拡散層上
には窒化膜が残った状態になる。また、ポリシリコンの
エッチレートが低いため、コンタクトプラグ２１０は略
元の形状を保つことになる。なお、ドライエッチングの
方法として、シリコン窒化膜に対してシリコン酸化膜の
エッチレートが高い条件を用いてＢＰＳＧ膜２０６をエ
ッチングした後、シリコン窒化膜のエッチングを行って
も良い。
【００１７】その後、図４（ｂ）に示すように、ＢＰＳ
Ｇ膜をＣＶＤ法により成膜し、窒素雰囲気中で熱処理を
行うことでリフローし、層間絶縁膜２１１を形成した
後、フォトレジスト２１２を塗布し、コンタクトプラグ
２１０上、ゲート上及び拡散層上にリソグラフィ技術を
用いてコンタクトパターンの形成を行う。この後、例え
ば、図７に示すように、上部にガス供給機構、下部にガ
ス排気口を有するチャンバー３０１の内部に相対向する
２つの電極、上部電極３０２，下部電極３０３を備え、
それぞれの電極にマッチングボックス３０５，３０６を
介してＲＦ電源３０７，３０８が接続されているエッチ
ング装置を用いて、図５（ａ）に示すようにＢＰＳＧ膜
２１１、２０６、シリコン酸化膜２０４をエッチングす
る。この時、例えば、エッチング装置のそれぞれのＲＦ
周波数は、上部側が２７ＭＨｚ、下部側が８００ｋＨｚ
であり、ＲＦ電力は上部電極が２０００Ｗ、下部電極が
１４００Ｗ、圧力２５ｍＴｏｒｒ、ガス流量はＣ4 Ｆ8
／Ａｒ／ＣＯ／Ｏ2 がそれぞれ２０／３００／１００／
１０ｓｃｃｍであり、下部電極温度が−２０℃であるよ
うなエッチング条件を用いる。このときのＢＰＳＧ膜、
シリコン窒化膜のエッチレートはそれぞれ６００ｎｍ／
ｍｉｎ、５０ｎｍ／ｍｉｎである。このエッチレートの
差を利用すると、シリコン基板２０１上のシリコン窒化
膜２０５でエッチングを止めることが可能である。
Ｇ膜をＣＶＤ法により成膜し、窒素雰囲気中で熱処理を
行うことでリフローし、層間絶縁膜２１１を形成した
後、フォトレジスト２１２を塗布し、コンタクトプラグ
２１０上、ゲート上及び拡散層上にリソグラフィ技術を
用いてコンタクトパターンの形成を行う。この後、例え
ば、図７に示すように、上部にガス供給機構、下部にガ
ス排気口を有するチャンバー３０１の内部に相対向する
２つの電極、上部電極３０２，下部電極３０３を備え、
それぞれの電極にマッチングボックス３０５，３０６を
介してＲＦ電源３０７，３０８が接続されているエッチ
ング装置を用いて、図５（ａ）に示すようにＢＰＳＧ膜
２１１、２０６、シリコン酸化膜２０４をエッチングす
る。この時、例えば、エッチング装置のそれぞれのＲＦ
周波数は、上部側が２７ＭＨｚ、下部側が８００ｋＨｚ
であり、ＲＦ電力は上部電極が２０００Ｗ、下部電極が
１４００Ｗ、圧力２５ｍＴｏｒｒ、ガス流量はＣ4 Ｆ8
／Ａｒ／ＣＯ／Ｏ2 がそれぞれ２０／３００／１００／
１０ｓｃｃｍであり、下部電極温度が−２０℃であるよ
うなエッチング条件を用いる。このときのＢＰＳＧ膜、
シリコン窒化膜のエッチレートはそれぞれ６００ｎｍ／
ｍｉｎ、５０ｎｍ／ｍｉｎである。このエッチレートの
差を利用すると、シリコン基板２０１上のシリコン窒化
膜２０５でエッチングを止めることが可能である。
【００１８】次に、図７に示したエッチング装置を用い
て、例えば、上部及び下部のＲＦ電力がそれぞれ１５０
０Ｗ、１４００Ｗ、圧力５０ｍＴｏｒｒ、ガス流量はＣ
ＨＦ 3 ／Ａｒ／Ｏ2 がそれぞれ３０／２００／１０ｓｃ
ｃｍ、下部電極温度が−２０℃であるようなエッチング
条件を用いて、シリコン窒化膜２０５のエッチングを行
い、図５（ｂ）に示すようにシリコン基板２０１を露出
させる。この場合、シリコン基板２０１及び素子分離領
域２０２は過剰にエッチングされないように制御するこ
とができ、素子分離特性の悪化及びコンタクトリークを
防ぐことが可能である。
て、例えば、上部及び下部のＲＦ電力がそれぞれ１５０
０Ｗ、１４００Ｗ、圧力５０ｍＴｏｒｒ、ガス流量はＣ
ＨＦ 3 ／Ａｒ／Ｏ2 がそれぞれ３０／２００／１０ｓｃ
ｃｍ、下部電極温度が−２０℃であるようなエッチング
条件を用いて、シリコン窒化膜２０５のエッチングを行
い、図５（ｂ）に示すようにシリコン基板２０１を露出
させる。この場合、シリコン基板２０１及び素子分離領
域２０２は過剰にエッチングされないように制御するこ
とができ、素子分離特性の悪化及びコンタクトリークを
防ぐことが可能である。
【００１９】フォトレジストの剥離を行った後、電気的
導通を得るために図６（ａ）に示すように、バリアメタ
ルをスパッタし、タングステン２１４をＣＶＤ法により
成膜することでコンタクトプラグを形成する。この後、
図６（ｂ）に示すように、配線のパターニング及びエッ
チングによりコンタクトプラグ２１５、金属配線２１６
を形成することによりゲート電極、コンタクトプラグ及
び拡散層が電気的に接続される。
導通を得るために図６（ａ）に示すように、バリアメタ
ルをスパッタし、タングステン２１４をＣＶＤ法により
成膜することでコンタクトプラグを形成する。この後、
図６（ｂ）に示すように、配線のパターニング及びエッ
チングによりコンタクトプラグ２１５、金属配線２１６
を形成することによりゲート電極、コンタクトプラグ及
び拡散層が電気的に接続される。
【００２０】なお、本具体例の適用例は、構成材料およ
び各種の数値が上記に限定されるものではない。
び各種の数値が上記に限定されるものではない。
【００２１】
【発明の効果】本発明に係わる半導体装置の製造方法
は、上述のように構成したので、ＰＲ工程の増加をまね
くことなく、シリコン基板上の拡散層及びフィールド酸
化膜を過剰にエッチングすることを防止することができ
るため、コンタクトリークのないデバイスを安定して形
成することができるという優れた効果を有する。
は、上述のように構成したので、ＰＲ工程の増加をまね
くことなく、シリコン基板上の拡散層及びフィールド酸
化膜を過剰にエッチングすることを防止することができ
るため、コンタクトリークのないデバイスを安定して形
成することができるという優れた効果を有する。
【図１】本発明に係わる半導体装置の製造方法の実施の
形態を示す図である。
形態を示す図である。
【図２】本発明に係わる半導体装置の製造方法の各工程
を示す断面図である。
を示す断面図である。
【図３】図２に続く工程を示す断面図である。
【図４】図３に続く工程を示す断面図である。
【図５】図４に続く工程を示す断面図である。
【図６】図５に続く工程を示す断面図である。
【図７】本発明に用いるエッチング装置の概略を示す図
である。
である。
【図８】従来の半導体装置の製造方法を示す図である。
【図９】従来の半導体装置を示す図である。
２０１ 半導体基板 ２０３ ポリシリコン ２０４ 絶縁膜 ２０５ エッチングストッパ ２０６、２１１ 層間絶縁膜 ２０８、２１３ コンタクトホール ２１０、２１５ コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 5F004 BA04 BB13 CA04 CA06 CB02 DA00 DA01 DA04 DA16 DA23 DA26 DB02 DB06 DB07 EA23 EA25 EA30 EB01 EB03 5F033 HH04 HH07 HH19 JJ04 JJ19 KK01 MM15 NN06 NN07 NN08 NN20 NN29 PP06 PP15 QQ09 QQ10 QQ11 QQ12 QQ25 QQ35 QQ37 QQ74 QQ75 RR04 RR06 RR08 RR15 SS11 TT08 VV16 XX33 5F048 AA09 AB01 BA01 BB05 BF04 BF15 BF16 BF17 BG01 BG03 BG11 5F083 GA30 JA32 JA39 MA03 MA04 MA05 MA06 MA19 PR03 PR21 PR22 PR29 PR33 PR43 PR44 PR53 PR54
Claims (6)
- 【請求項１】 コンタクトプラグを有する半導体装置の
製造方法であって、 半導体基板上にポリシリコン膜、絶縁膜を成膜した後、
このポリシリコン膜、絶縁膜を所定の形状にエッチング
してゲート電極を形成し、その後、エッチングストッパ
を全面に成膜し、更に、全面に層間絶縁膜を成膜する第
１の工程と、 前記層間絶縁膜に前記半導体基板に達するコンタクトホ
ールを開口し、前記半導体基板上のエッチングストッパ
を露出せしめる第２の工程と、 前記露出した半導体基板上のエッチングストッパを除去
する第３の工程と、 前記コンタクトホールを埋め込みコンタクトプラグを形
成する第４の工程と、 前記コンタクトプラグを形成する際、前記層間絶縁膜上
に堆積した膜を除去し、コンタクトプラグを露出させる
第５の工程と、 前記層間絶縁膜をエッチングすると共に、前記ゲート電
極上のエッチングストッパを除去する第６の工程と、 全面に層間絶縁膜を形成する第７の工程と、 前記層間絶縁膜をエッチングし、前記拡散層上のエッチ
ングストッパを露出すると共に、前記ゲート電極の絶縁
膜をエッチングして、前記拡散層上及びゲート電極上に
コンタクトホールを形成する第８の工程と、 前記拡散層上に露出したエッチングストッパを除去する
第９の工程と、 前記第８、９の工程で形成したコンタクトホールを埋め
込みコンタクトプラグを形成する第１０の工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第６の工程では、エッチングガスと
して、ＣＦ4 ／ＣＨＦ3 ガスを用いることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第６の工程では、前記層間絶縁膜、
エッチングストッパのエッチングレートが、前記第４の
工程で構成したコンタクトプラグのエッチングレートに
比べて大きいことを特徴とする請求項１又は２に記載の
半導体装置の製造方法。 - 【請求項４】 前記第８の工程では、エッチングガスと
して、Ｃ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ2 ガスを用いることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第８の工程では、前記層間絶縁膜の
エッチングレートが、エッチングストッパのエッチング
レートに比べて大きいことを特徴とする請求項１又は４
に記載の半導体装置の製造方法。 - 【請求項６】 前記第９の工程では、エッチングガスと
して、ＣＨＦ3 ／Ａｒ／Ｏ2 ガスを用いることを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08430799A JP3241020B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置の製造方法 |
| KR10-2000-0014523A KR100400173B1 (ko) | 1999-03-26 | 2000-03-22 | 반도체소자 제조방법 |
| US09/533,033 US6309960B1 (en) | 1999-03-26 | 2000-03-22 | Method of fabricating a semiconductor device |
| TW089105407A TW451332B (en) | 1999-03-26 | 2000-03-23 | Method of fabricating a semiconductor device |
| CNB001035592A CN1136605C (zh) | 1999-03-26 | 2000-03-24 | 制造半导体器件的方法 |
| GB0007279A GB2349505B (en) | 1999-03-26 | 2000-03-24 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08430799A JP3241020B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277610A true JP2000277610A (ja) | 2000-10-06 |
| JP3241020B2 JP3241020B2 (ja) | 2001-12-25 |
Family
ID=13826845
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08430799A Expired - Fee Related JP3241020B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6309960B1 (ja) |
| JP (1) | JP3241020B2 (ja) |
| KR (1) | KR100400173B1 (ja) |
| CN (1) | CN1136605C (ja) |
| GB (1) | GB2349505B (ja) |
| TW (1) | TW451332B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002835A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 고선택비를 이용한 반도체소자의 식각방법 |
| KR100400321B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR100441998B1 (ko) * | 2002-07-06 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법 |
| US7816271B2 (en) | 2007-07-14 | 2010-10-19 | Samsung Electronics Co., Ltd. | Methods for forming contacts for dual stress liner CMOS semiconductor devices |
| US7868411B2 (en) | 2007-05-08 | 2011-01-11 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
| US9082820B2 (en) | 2012-09-28 | 2015-07-14 | Canon Kabushiki Kaisha | Manufacturing method of semiconductor apparatus |
| US9391112B2 (en) | 2012-09-28 | 2016-07-12 | Canon Kabushiki Kaisha | Semiconductor apparatus |
Families Citing this family (6)
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|---|---|---|---|---|
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