JPH0529246A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0529246A JPH0529246A JP18064291A JP18064291A JPH0529246A JP H0529246 A JPH0529246 A JP H0529246A JP 18064291 A JP18064291 A JP 18064291A JP 18064291 A JP18064291 A JP 18064291A JP H0529246 A JPH0529246 A JP H0529246A
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- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- contact
- conductive layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】隣接するトランジスタ間の素子分離を容易に
し、さらにコンタクトのオーバーエッチングによる突き
抜けを防ぎ、目合わせマージンを大きくする。 【構成】選択酸化法による素子分離絶縁膜１が形成され
ている。つぎにゲート絶縁膜２、ゲート電極３、絶縁膜
９が形成され、ゲート電極３の側面には側壁絶縁膜５が
形成されている。さらに素子分離絶縁膜１からゲート電
極３上の絶縁膜９にかかるポリシリコン８がＮ型導電層
４に並列接続されている。そのため層間絶縁膜６にコン
タクト７を開口するときオーバーエッチングしてもＮ型
導電層８でエッチングを止めることができるのでコンタ
クト７は導電層４を突き抜けることはない。さらにポリ
シリコン８は素子分離絶縁膜１およびゲート電極３上の
絶縁膜９までかかるように形成されているので、コンタ
クト７の目合わせマージンが大きくなる。
し、さらにコンタクトのオーバーエッチングによる突き
抜けを防ぎ、目合わせマージンを大きくする。 【構成】選択酸化法による素子分離絶縁膜１が形成され
ている。つぎにゲート絶縁膜２、ゲート電極３、絶縁膜
９が形成され、ゲート電極３の側面には側壁絶縁膜５が
形成されている。さらに素子分離絶縁膜１からゲート電
極３上の絶縁膜９にかかるポリシリコン８がＮ型導電層
４に並列接続されている。そのため層間絶縁膜６にコン
タクト７を開口するときオーバーエッチングしてもＮ型
導電層８でエッチングを止めることができるのでコンタ
クト７は導電層４を突き抜けることはない。さらにポリ
シリコン８は素子分離絶縁膜１およびゲート電極３上の
絶縁膜９までかかるように形成されているので、コンタ
クト７の目合わせマージンが大きくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート型電界効果トランジスタを含む半導体集積回
路に関するものである。
絶縁ゲート型電界効果トランジスタを含む半導体集積回
路に関するものである。
【０００２】
【従来の技術】半導体メモリの大容量化につれて、隣接
するトランジスタ間の間隔がますます狭くなってきてい
る。
するトランジスタ間の間隔がますます狭くなってきてい
る。
【０００３】従来技術によるＭＯＳメモリについて、図
２を参照して工程順に説明する。
２を参照して工程順に説明する。
【０００４】はじめにＰ型半導体基板表面（図示せず）
上に素子分離絶縁膜１を形成したのち、ゲート絶縁膜２
およびゲート電極３を形成する。つぎに素子分離絶縁膜
１およびゲート３上の絶縁膜９をマスクとして低濃度イ
オン注入によりＮ型のＬＤＤ層４ａを形成する。つぎに
ゲート電極３に側壁絶縁膜５を形成したのち、高濃度イ
オン注入によりＮ+ 型導電層４を形成し、全面に層間絶
縁膜６を堆積したのち、層間絶縁膜６にＮ型導電層４と
接続するためのコンタクト７を開口する。
上に素子分離絶縁膜１を形成したのち、ゲート絶縁膜２
およびゲート電極３を形成する。つぎに素子分離絶縁膜
１およびゲート３上の絶縁膜９をマスクとして低濃度イ
オン注入によりＮ型のＬＤＤ層４ａを形成する。つぎに
ゲート電極３に側壁絶縁膜５を形成したのち、高濃度イ
オン注入によりＮ+ 型導電層４を形成し、全面に層間絶
縁膜６を堆積したのち、層間絶縁膜６にＮ型導電層４と
接続するためのコンタクト７を開口する。
【０００５】
【発明が解決しようとする課題】図２に示す構造では、
隣接するトランジスタのＮ型導電層が互に接近して、電
気的絶縁が不完全になる。さらにＮ型導電層と接続する
ために層間絶縁膜をエッチングするとき、オーバーエッ
チングしてコンタクト開口がＮ型導電層を突き抜けてし
まうという問題が生じる。
隣接するトランジスタのＮ型導電層が互に接近して、電
気的絶縁が不完全になる。さらにＮ型導電層と接続する
ために層間絶縁膜をエッチングするとき、オーバーエッ
チングしてコンタクト開口がＮ型導電層を突き抜けてし
まうという問題が生じる。
【０００６】このとき目合わせずれが生じると素子分離
絶縁膜下のＰ型半導体基板表面にコンタクトが開いた
り、ゲート電極の側面がコンタクトに露出（突き抜け）
してショートするなどの問題が生じる。
絶縁膜下のＰ型半導体基板表面にコンタクトが開いた
り、ゲート電極の側面がコンタクトに露出（突き抜け）
してショートするなどの問題が生じる。
【０００７】本発明の目的は、隣接するトランジスタ間
の素子分離を容易にし、しかもオーバーエッチングによ
るコンタクトの突き抜けを防ぎ、コンタクトの目合わせ
余裕（マージン）を大きくすることにある。
の素子分離を容易にし、しかもオーバーエッチングによ
るコンタクトの突き抜けを防ぎ、コンタクトの目合わせ
余裕（マージン）を大きくすることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の一主面上に複数の素子分離絶縁膜
が形成され、前記素子分離絶縁膜の形成されていない領
域にゲート絶縁膜を隔ててゲート電極が形成され、前記
ゲート電極の側面および上面に絶縁膜が形成され、前記
半導体基板表面に形成された逆導電型層に接続された導
体膜が前記素子分離絶縁膜上から前記逆導電型層を経て
前記ゲート電極上の前記絶縁膜の一部を覆う、絶縁ゲー
ト型電界効果トランジスタを含むものである。
一導電型半導体基板の一主面上に複数の素子分離絶縁膜
が形成され、前記素子分離絶縁膜の形成されていない領
域にゲート絶縁膜を隔ててゲート電極が形成され、前記
ゲート電極の側面および上面に絶縁膜が形成され、前記
半導体基板表面に形成された逆導電型層に接続された導
体膜が前記素子分離絶縁膜上から前記逆導電型層を経て
前記ゲート電極上の前記絶縁膜の一部を覆う、絶縁ゲー
ト型電界効果トランジスタを含むものである。
【０００９】
【実施例】本発明の一実施例について、図１を参照して
工程順に説明する。
工程順に説明する。
【００１０】はじめにＰ型半導体基板表面（図示せず）
上に選択酸化法により素子分離絶縁膜１を形成したの
ち、ゲート絶縁膜２、ゲート電極３、絶縁膜９を形成す
る。
上に選択酸化法により素子分離絶縁膜１を形成したの
ち、ゲート絶縁膜２、ゲート電極３、絶縁膜９を形成す
る。
【００１１】つぎにゲート電極３に側壁絶縁膜５を設け
たのち、Ｐ型半導体基板表面に接続するためポリシリコ
ン８を全面に堆積する。つぎにポリシリコン８を通して
Ｎ型不純物をイオン注入することによりソース−ドレイ
ンとなるＮ型導電層４を形成する。
たのち、Ｐ型半導体基板表面に接続するためポリシリコ
ン８を全面に堆積する。つぎにポリシリコン８を通して
Ｎ型不純物をイオン注入することによりソース−ドレイ
ンとなるＮ型導電層４を形成する。
【００１２】ここでポリシリコン８を堆積するため、側
壁絶縁膜５は薄くする必要がある。薄い側壁絶縁膜８を
形成するためには、回り込みの優れた高温酸化（ＨＴ
Ｏ）または常圧ＣＶＤが用いられる。
壁絶縁膜５は薄くする必要がある。薄い側壁絶縁膜８を
形成するためには、回り込みの優れた高温酸化（ＨＴ
Ｏ）または常圧ＣＶＤが用いられる。
【００１３】Ｎ型導電層４にポリシリコン８が並列接続
されているので、ポリシリコン８の厚さ分だけＮ型導電
層４は横方向の拡がりが抑えられる。したがって、隣接
するトランジスタ間のＮ型導電層４の間隔が拡がって、
素子分離が容易になる。
されているので、ポリシリコン８の厚さ分だけＮ型導電
層４は横方向の拡がりが抑えられる。したがって、隣接
するトランジスタ間のＮ型導電層４の間隔が拡がって、
素子分離が容易になる。
【００１４】さらにポリシリコン層８が素子分離絶縁膜
１からゲート電極３上の絶縁膜９の一部にかかるように
パターンニングしたのち、全面に層間絶縁膜６を堆積
し、Ｎ型導電層４と接続するため層間絶縁膜６にコンタ
クト７を形成する。
１からゲート電極３上の絶縁膜９の一部にかかるように
パターンニングしたのち、全面に層間絶縁膜６を堆積
し、Ｎ型導電層４と接続するため層間絶縁膜６にコンタ
クト７を形成する。
【００１５】従来のＮ型拡散層４に加えてポリシリコン
８が並列接続されているので、絶縁膜６をオーバーエッ
チングしてもポリシリコン８でエッチングを止めること
ができる。たとえポリシリコン８を突き抜けてしまって
も、逆凸型の断面形状のＮ型導電層４を突き抜けること
はない。
８が並列接続されているので、絶縁膜６をオーバーエッ
チングしてもポリシリコン８でエッチングを止めること
ができる。たとえポリシリコン８を突き抜けてしまって
も、逆凸型の断面形状のＮ型導電層４を突き抜けること
はない。
【００１６】さらにポリシリコン８は素子分離絶縁膜１
およびゲート電極３上の絶縁膜９までかかるように形成
されているので、コンタクトの目合わせずれにより素子
分離絶縁膜１にコンタクトが開いたり、ゲート電極３に
コンタクトがショートすることはなく、目合わせマージ
ンが大きくなる。
およびゲート電極３上の絶縁膜９までかかるように形成
されているので、コンタクトの目合わせずれにより素子
分離絶縁膜１にコンタクトが開いたり、ゲート電極３に
コンタクトがショートすることはなく、目合わせマージ
ンが大きくなる。
【００１７】本実施例ではＮチャネルＭＯＳＦＥＴにつ
いて説明したが、ＰチャネルＭＯＳＦＥＴ、ＣＭＯＳ集
積回路、Ｂｉ−ＣＭＯＳ集積回路に適用しても同様の効
果を得ることができる。またポリシリコン８の代りに、
高融点金属シリサイドなどを用いることもできる。
いて説明したが、ＰチャネルＭＯＳＦＥＴ、ＣＭＯＳ集
積回路、Ｂｉ−ＣＭＯＳ集積回路に適用しても同様の効
果を得ることができる。またポリシリコン８の代りに、
高融点金属シリサイドなどを用いることもできる。
【００１８】本実施例ではソース−ドレインはＮ型導電
層４であったが、ソース−ドレインにＬＤＤ層を追加す
ることにより、さらに性能の向上をはかることができ
る。
層４であったが、ソース−ドレインにＬＤＤ層を追加す
ることにより、さらに性能の向上をはかることができ
る。
【００１９】
【発明の効果】隣接するトランジスタ間の素子分離を容
易になった。さらにオーバーエッチングによるコンタク
トの突き抜けを防ぐことができ、コンタクトの目合わせ
マージンが大きくなり、半導体集積回路の高速化・高集
積化が容易になった。
易になった。さらにオーバーエッチングによるコンタク
トの突き抜けを防ぐことができ、コンタクトの目合わせ
マージンが大きくなり、半導体集積回路の高速化・高集
積化が容易になった。
【図１】本発明の一実施例を示す断面図である。
【図２】従来のＮチャネルＭＯＳＦＥＴを示す断面図で
ある。
ある。
１ 素子分離絶縁膜 ２ ゲート絶縁膜 ３ ゲート電極 ４ Ｎ型導電層 ５ 側壁絶縁膜 ６ 層間絶縁膜 ７ コンタクト ８ ポリシリコン層 ９ 絶縁膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 一導電型半導体基板の一主面上に複数の
素子分離絶縁膜が形成され、前記素子分離絶縁膜の形成
されていない領域にゲート絶縁膜を隔ててゲート電極が
形成され、前記ゲート電極の側面および上面に絶縁膜が
形成され、前記半導体基板表面に形成された逆導電型層
に接続された導体膜が前記素子分離絶縁膜上から前記逆
導電型層を経て前記ゲート電極上の前記絶縁膜の一部を
覆う、絶縁ゲート型電界効果トランジスタを含む半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18064291A JPH0529246A (ja) | 1991-07-22 | 1991-07-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18064291A JPH0529246A (ja) | 1991-07-22 | 1991-07-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529246A true JPH0529246A (ja) | 1993-02-05 |
Family
ID=16086764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18064291A Pending JPH0529246A (ja) | 1991-07-22 | 1991-07-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529246A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6309960B1 (en) * | 1999-03-26 | 2001-10-30 | Nec Corporation | Method of fabricating a semiconductor device |
| KR100338090B1 (ko) * | 1995-11-15 | 2002-11-02 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100399965B1 (ko) * | 1996-12-30 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체 장치의 전하저장 전극 콘택 형성방법 |
-
1991
- 1991-07-22 JP JP18064291A patent/JPH0529246A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338090B1 (ko) * | 1995-11-15 | 2002-11-02 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100399965B1 (ko) * | 1996-12-30 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체 장치의 전하저장 전극 콘택 형성방법 |
| US6309960B1 (en) * | 1999-03-26 | 2001-10-30 | Nec Corporation | Method of fabricating a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |