JPH1050858A - Ｃｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｃｍｏｓトランジスタ及びその製造方法Info
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- JPH1050858A JPH1050858A JP9117993A JP11799397A JPH1050858A JP H1050858 A JPH1050858 A JP H1050858A JP 9117993 A JP9117993 A JP 9117993A JP 11799397 A JP11799397 A JP 11799397A JP H1050858 A JPH1050858 A JP H1050858A
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- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000012535 impurity Substances 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 52
- 150000002500 ions Chemical class 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 40
- 239000011229 interlayer Substances 0.000 claims description 19
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】素子間の分離距離の縮小による素子の誤動作を
防止すると共にコンタクトマ−ジンを確保する。 【解決手段】半導体基板１００に形成されたＮウェル５
６及びＰウェル５４と、半導体基板１０上にゲ−ト絶縁
膜５８を介して形成されたゲ−ト６２，６０と、ゲ−ト
の両側のウェル内に形成されたソ−ス／ドレイン７４，
７０とをそれぞれ備えるＮＭＯＳ及びＰＭＯＳトラジス
タと、ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ド
レインの上部に形成され、そのソ−ス／ドレインと配線
層８２とを連結するためのコンタクトホ−ル７８と、Ｎ
ＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレインの
うち少なくともいずれか一つに、その上部に形成された
コンタクトホ−ルに自己整合され、そのソ−ス／ドレイ
ンと反対の導電型を有する第１不純物層８０を備える。
ソ−ス／ドレインまたは隣接するウェルの不純物が拡散
した場合や活性領域のミスアラインが発生した場合にお
いても、ソ−ス／ドレインとウェルとの接触現象が発生
しないため、素子の誤動作を防止すると共に素子の電気
的特性及び収率を向上させることができる。
防止すると共にコンタクトマ−ジンを確保する。 【解決手段】半導体基板１００に形成されたＮウェル５
６及びＰウェル５４と、半導体基板１０上にゲ−ト絶縁
膜５８を介して形成されたゲ−ト６２，６０と、ゲ−ト
の両側のウェル内に形成されたソ−ス／ドレイン７４，
７０とをそれぞれ備えるＮＭＯＳ及びＰＭＯＳトラジス
タと、ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ド
レインの上部に形成され、そのソ−ス／ドレインと配線
層８２とを連結するためのコンタクトホ−ル７８と、Ｎ
ＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレインの
うち少なくともいずれか一つに、その上部に形成された
コンタクトホ−ルに自己整合され、そのソ−ス／ドレイ
ンと反対の導電型を有する第１不純物層８０を備える。
ソ−ス／ドレインまたは隣接するウェルの不純物が拡散
した場合や活性領域のミスアラインが発生した場合にお
いても、ソ−ス／ドレインとウェルとの接触現象が発生
しないため、素子の誤動作を防止すると共に素子の電気
的特性及び収率を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及びその製造方法に係り、特に高集積化のためのコン
タクトマ−ジンを確保し、素子の信頼性を向上させ得る
ＣＭＯＳトランジスタ及びその製造方法に関する。
タ及びその製造方法に係り、特に高集積化のためのコン
タクトマ−ジンを確保し、素子の信頼性を向上させ得る
ＣＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ素子等の高集積化に伴って
デザインル−ルが進化し、コンタクトホ−ルの寸法もサ
ブミクロンのレベルに至っている。
デザインル−ルが進化し、コンタクトホ−ルの寸法もサ
ブミクロンのレベルに至っている。
【０００３】図１は、通常のＣＭＯＳトランジスタの概
略レイアウト図である。同図において、参照符号Ｐ１及
びＰ２は夫々Ｎ型及びＰ型の活性領域を形成するための
マスクパタ−ンを示し、Ｐ３及びＰ４は夫々ＮＭＯＳ及
びＰＭＯＳトランジスタのゲ−トを形成するためのマス
クパタ−ンを示し、Ｐ５及びＰ６は夫々ＮＭＯＳ及びＰ
ＭＯＳトランジスタのソ−ス／ドレインと配線層とを連
結するコンタクトホ−ルを形成するためのマスクパタ−
ンを示している。
略レイアウト図である。同図において、参照符号Ｐ１及
びＰ２は夫々Ｎ型及びＰ型の活性領域を形成するための
マスクパタ−ンを示し、Ｐ３及びＰ４は夫々ＮＭＯＳ及
びＰＭＯＳトランジスタのゲ−トを形成するためのマス
クパタ−ンを示し、Ｐ５及びＰ６は夫々ＮＭＯＳ及びＰ
ＭＯＳトランジスタのソ−ス／ドレインと配線層とを連
結するコンタクトホ−ルを形成するためのマスクパタ−
ンを示している。
【０００４】また、参照符号Ｌは素子間の分離領域の距
離を、ｘ１はゲ−トとコンタクトとのマ−ジンの距離
を、ｘ２及びｙは夫々コンタクトに対するｘ及びｙ方向
の活性領域のオ−バ−ラップのマ−ジンを示す。
離を、ｘ１はゲ−トとコンタクトとのマ−ジンの距離
を、ｘ２及びｙは夫々コンタクトに対するｘ及びｙ方向
の活性領域のオ−バ−ラップのマ−ジンを示す。
【０００５】素子の高集積化によるデザインル−ルの進
歩は活性領域とコンタクトホ−ルとのマ−ジンの減少を
もたらし、例えば６４ＭのＤＲＡＭ級以上ではｘ１、ｘ
２及びｙが０．１μｍ以下にまで小さくなる。このデザ
インル−ルの減少を克服するための方法として、コンタ
クトホ−ルの寸法を縮めて工程のマ−ジンを確保する方
法、素子間の分離距離Ｌを縮小する方法、ゲ−トとコン
タクトとのマ−ジン距離ｘ１または活性領域のオ−バ−
ラップのマ−ジンｘ２，ｙを縮小する方法が用いられて
いる。
歩は活性領域とコンタクトホ−ルとのマ−ジンの減少を
もたらし、例えば６４ＭのＤＲＡＭ級以上ではｘ１、ｘ
２及びｙが０．１μｍ以下にまで小さくなる。このデザ
インル−ルの減少を克服するための方法として、コンタ
クトホ−ルの寸法を縮めて工程のマ−ジンを確保する方
法、素子間の分離距離Ｌを縮小する方法、ゲ−トとコン
タクトとのマ−ジン距離ｘ１または活性領域のオ−バ−
ラップのマ−ジンｘ２，ｙを縮小する方法が用いられて
いる。
【０００６】しかしながら、これらの方法では、工程間
において０．１μｍ以下にまでミスアラインを制御する
必要があり、量産工程に適用しにくいという問題があっ
た。さらに、特にコンタクトホ−ルの寸法を縮める方法
は、コンタクト抵抗の増加をもたらして素子の動作速度
を低下し、またコンタクトホ−ルのアスペクト比を増や
してコンタクトホ−ルの埋込みを困難にする問題があっ
た。
において０．１μｍ以下にまでミスアラインを制御する
必要があり、量産工程に適用しにくいという問題があっ
た。さらに、特にコンタクトホ−ルの寸法を縮める方法
は、コンタクト抵抗の増加をもたらして素子の動作速度
を低下し、またコンタクトホ−ルのアスペクト比を増や
してコンタクトホ−ルの埋込みを困難にする問題があっ
た。
【０００７】図２Ａ乃至図２Ｄは、従来のＣＭＯＳトラ
ンジスタの製造方法を説明するための断面図であって、
ＮＭＯＳのソ−ス／ドレインに対してＬＤＤ（Lightly
Doped Drain)構造を適用した場合を示している。
ンジスタの製造方法を説明するための断面図であって、
ＮＭＯＳのソ−ス／ドレインに対してＬＤＤ（Lightly
Doped Drain)構造を適用した場合を示している。
【０００８】図２Ａに示す工程では、先ず、半導体基板
２の表面に活性領域と非活性領域とを分離するためのフ
ィ−ルド酸化膜４を形成した後に、通常のウェル形成工
程を用いてＮウェル６及びＰウェルを形成する。次い
で、半導体基板２上にゲ−ト絶縁膜８を形成し、その上
に不純物のド−プされたポリシリコンを蒸着し、これを
パタニングしてゲ−ト電極１０を形成する。
２の表面に活性領域と非活性領域とを分離するためのフ
ィ−ルド酸化膜４を形成した後に、通常のウェル形成工
程を用いてＮウェル６及びＰウェルを形成する。次い
で、半導体基板２上にゲ−ト絶縁膜８を形成し、その上
に不純物のド−プされたポリシリコンを蒸着し、これを
パタニングしてゲ−ト電極１０を形成する。
【０００９】図２Ｂに示す工程では、先ず、ゲ−ト電極
１０をマスクとして用いて半導体基板２の全面にＮ型の
不純物イオンを低濃度で注入してＮ-ソ−ス／ドレイン
１２を形成する。このイオン注入工程は、ＮＭＯＳ領域
のみならずＰＭＯＳ領域に対しても行われる。これによ
り、ＰＭＯＳ領域にも、ＰＭＯＳトランジスタのショ−
トチャンネル効果を抑制するためのＮ-ソ−ス／ドレイ
ン１４が形成される。
１０をマスクとして用いて半導体基板２の全面にＮ型の
不純物イオンを低濃度で注入してＮ-ソ−ス／ドレイン
１２を形成する。このイオン注入工程は、ＮＭＯＳ領域
のみならずＰＭＯＳ領域に対しても行われる。これによ
り、ＰＭＯＳ領域にも、ＰＭＯＳトランジスタのショ−
トチャンネル効果を抑制するためのＮ-ソ−ス／ドレイ
ン１４が形成される。
【００１０】次に、半導体基板２の全面に絶縁物質を蒸
着・パタニングしてスペ−サ形状の絶縁層１６を形成す
る。そして、絶縁層１６とＮＭＯＳ及びＰＭＯＳ領域を
限定するフォトレジストパタ−ン（図示せず）をマスク
として用いて半導体基板２のＮＭＯＳ及びＰＭＯＳトラ
ンジスタ領域に不純物を高濃度で注入してＮ+ソ−ス／
ドレイン１８及びＰ+ソ−ス／ドレイン１９を形成す
る。
着・パタニングしてスペ−サ形状の絶縁層１６を形成す
る。そして、絶縁層１６とＮＭＯＳ及びＰＭＯＳ領域を
限定するフォトレジストパタ−ン（図示せず）をマスク
として用いて半導体基板２のＮＭＯＳ及びＰＭＯＳトラ
ンジスタ領域に不純物を高濃度で注入してＮ+ソ−ス／
ドレイン１８及びＰ+ソ−ス／ドレイン１９を形成す
る。
【００１１】図２Ｃに示す工程では、結果物上に高温酸
化膜（ＨＴＯ）のような絶縁物質を所定の厚さで積層し
て層間絶縁層２０を形成した後に、ソ−ス／ドレインの
上部の該層間絶縁層を取り除くことにより、トランジス
タのソ−ス／ドレインと配線層とを連結するためのコン
タクトホ−ル２２を形成する。
化膜（ＨＴＯ）のような絶縁物質を所定の厚さで積層し
て層間絶縁層２０を形成した後に、ソ−ス／ドレインの
上部の該層間絶縁層を取り除くことにより、トランジス
タのソ−ス／ドレインと配線層とを連結するためのコン
タクトホ−ル２２を形成する。
【００１２】図２Ｄに示す工程では、コンタクトホ−ル
２２の形成された結果物の全面に配線層を形成するため
の導電物質を蒸着してから、それをパタニングして基板
の活性領域と接続された配線層２４を形成することによ
り、ＣＭＯＳトランジスタを完成させる。
２２の形成された結果物の全面に配線層を形成するため
の導電物質を蒸着してから、それをパタニングして基板
の活性領域と接続された配線層２４を形成することによ
り、ＣＭＯＳトランジスタを完成させる。
【００１３】従来は、ＮＭＯＳトランジスタにＬＤＤ構
造を採用する工程が、その優れた信頼性のために広く適
用されてきたが、最近では各種の利点のためにＰＭＯＳ
トランジスタにもＬＤＤ構造が採用されている。
造を採用する工程が、その優れた信頼性のために広く適
用されてきたが、最近では各種の利点のためにＰＭＯＳ
トランジスタにもＬＤＤ構造が採用されている。
【００１４】ところで、半導体素子の高集積化の過程の
初期においては、素子間の分離距離が十分に長かったた
めにＮ-またはＰ-ソ−ス／ドレインにＬＤＤ構造を適用
することに問題がなかった。しかしながら、半導体素子
の超高集積化に伴って、Ｎ-ソ−ス／ドレイン及びＰウ
ェルまたはＰ-ソ−ス／ドレイン及びＮウェルとのマ−
ジンが１μｍ以下にまで縮まるに至り、Ｎウェルまたは
Ｐウェルが０．１５μｍほどミスアラインされた場合に
おいても、半導体素子の動作に好ましくない影響を及ぼ
すようになってきた。
初期においては、素子間の分離距離が十分に長かったた
めにＮ-またはＰ-ソ−ス／ドレインにＬＤＤ構造を適用
することに問題がなかった。しかしながら、半導体素子
の超高集積化に伴って、Ｎ-ソ−ス／ドレイン及びＰウ
ェルまたはＰ-ソ−ス／ドレイン及びＮウェルとのマ−
ジンが１μｍ以下にまで縮まるに至り、Ｎウェルまたは
Ｐウェルが０．１５μｍほどミスアラインされた場合に
おいても、半導体素子の動作に好ましくない影響を及ぼ
すようになってきた。
【００１５】素子間の分離距離の縮小による素子の誤動
作を図３Ａ及び３Ｂ、図４Ａ及び４Ｂを参照しながら説
明する。
作を図３Ａ及び３Ｂ、図４Ａ及び４Ｂを参照しながら説
明する。
【００１６】図３Ａは、ＣＭＯＳトランジスタのＮ-ソ
−ス／ドレインとＮウェルとの連結に起因する素子の誤
動作を説明するための断面図であり、図３Ｂは、図３Ａ
の一部を拡大した図である。
−ス／ドレインとＮウェルとの連結に起因する素子の誤
動作を説明するための断面図であり、図３Ｂは、図３Ａ
の一部を拡大した図である。
【００１７】ＮＭＯＳトランジスタのＮ-ソ−ス／ドレ
イン１２に注入されているＮ型の不純物またはＮウェル
６に注入されているＮ型の不純物が、後続の熱工程によ
り側面に拡散されてＮ-ソ−ス／ドレイン１２とＮウェ
ル６とが接するようになる。これをさらに詳しく説明す
る。
イン１２に注入されているＮ型の不純物またはＮウェル
６に注入されているＮ型の不純物が、後続の熱工程によ
り側面に拡散されてＮ-ソ−ス／ドレイン１２とＮウェ
ル６とが接するようになる。これをさらに詳しく説明す
る。
【００１８】Ｎ-ソ−ス／ドレイン１２の不純物の濃度
が２．０×１０13イオン／ｃｍ2、注入エネルギ−が３
０ｋｅＶであると仮定すると、Ｎ-ソ−ス／ドレインの
形成後に８５０℃でアニーリングを施すと、Ｎ-ソ−ス
／ドレイン内の不純物の拡散の長さは０．２５μｍ程度
となる。したがって、素子間の分離距離Ｌ（図１参照）
が１．０μｍの場合は、この拡散により工程マ−ジンの
１／４が占められる。また、Ｎウェル６が２．０×１０
13イオン／ｃｍ2の濃度で注入されている場合は、Ｎウ
ェル６に注入されている不純物も後続の熱工程により
０．２５μｍ程度拡散される。したがって、Ｎ-ソ−ス
／ドレイン１２とＮウェル６の不純物との両方が拡散さ
れる場合は、その拡散の長さが０．５μｍとなり、Ｎ-
ソ−ス／ドレイン１２とＮウェル６は相互に接する。
が２．０×１０13イオン／ｃｍ2、注入エネルギ−が３
０ｋｅＶであると仮定すると、Ｎ-ソ−ス／ドレインの
形成後に８５０℃でアニーリングを施すと、Ｎ-ソ−ス
／ドレイン内の不純物の拡散の長さは０．２５μｍ程度
となる。したがって、素子間の分離距離Ｌ（図１参照）
が１．０μｍの場合は、この拡散により工程マ−ジンの
１／４が占められる。また、Ｎウェル６が２．０×１０
13イオン／ｃｍ2の濃度で注入されている場合は、Ｎウ
ェル６に注入されている不純物も後続の熱工程により
０．２５μｍ程度拡散される。したがって、Ｎ-ソ−ス
／ドレイン１２とＮウェル６の不純物との両方が拡散さ
れる場合は、その拡散の長さが０．５μｍとなり、Ｎ-
ソ−ス／ドレイン１２とＮウェル６は相互に接する。
【００１９】このとき、ＣＭＯＳトランジスタの動作を
見ると、Ｎ-ドレインが出力端子ＶOUTであり、Ｎウェル
にウェルバイアスを印加するＮ+領域の電圧がＶDDであ
ると仮定すると、出力電圧ＶOUT はＶDDと同一電位にな
り、誤動作が発生する。
見ると、Ｎ-ドレインが出力端子ＶOUTであり、Ｎウェル
にウェルバイアスを印加するＮ+領域の電圧がＶDDであ
ると仮定すると、出力電圧ＶOUT はＶDDと同一電位にな
り、誤動作が発生する。
【００２０】図４Ａは、ＣＭＯＳトランジスタのＰ+ソ
−ス／ドレインのミスアラインによる素子の誤動作を説
明するための断面図であり、図４Ｂは、図４Ａの一部を
拡大した図である。
−ス／ドレインのミスアラインによる素子の誤動作を説
明するための断面図であり、図４Ｂは、図４Ａの一部を
拡大した図である。
【００２１】図４Ａ及び図４Ｂに示すように、Ｎ型のイ
オンが低濃度でＮＭＯＳ及びＰＭＯＳトランジスタの全
面に注入された状態で、Ｐ+ソ−ス／ドレインを形成す
るためにＰ型のイオンを高濃度で注入する場合を考える
と、ミスアラインによりＰ型のイオンがＮ型のイオンを
完全に補償しない現象が発生する。この場合、配線層を
形成した後に電圧を印加すると、残存するＮ-ソ−ス／
ドレイン１２がＮウェル６と接することにより、ＮＭＯ
Ｓトランジスタの逆バイアス電圧ＶBBがＰＭＯＳトラン
ジスタのＶDDと導通する。
オンが低濃度でＮＭＯＳ及びＰＭＯＳトランジスタの全
面に注入された状態で、Ｐ+ソ−ス／ドレインを形成す
るためにＰ型のイオンを高濃度で注入する場合を考える
と、ミスアラインによりＰ型のイオンがＮ型のイオンを
完全に補償しない現象が発生する。この場合、配線層を
形成した後に電圧を印加すると、残存するＮ-ソ−ス／
ドレイン１２がＮウェル６と接することにより、ＮＭＯ
Ｓトランジスタの逆バイアス電圧ＶBBがＰＭＯＳトラン
ジスタのＶDDと導通する。
【００２２】半導体素子の高集積化の初期の過程では、
このようなミスアラインは問題とならなかったが、半導
体素子の寸法の縮小に伴って、Ｐ+領域のミスアライン
が０．１μｍ程度発生した場合においても素子の誤動作
が生じて素子の信頼性を低下させる。
このようなミスアラインは問題とならなかったが、半導
体素子の寸法の縮小に伴って、Ｐ+領域のミスアライン
が０．１μｍ程度発生した場合においても素子の誤動作
が生じて素子の信頼性を低下させる。
【００２３】
【発明が解決しようとする課題】本発明の１つの目的
は、素子間の分離距離の縮小による素子の誤動作を防止
すると共にコンタクトマ−ジンを確保した構造のＣＭＯ
Ｓトランジスタを提供することにある。また、本発明の
他の目的は、該ＣＭＯＳトランジスタに好適な製造方法
を提供することにある。
は、素子間の分離距離の縮小による素子の誤動作を防止
すると共にコンタクトマ−ジンを確保した構造のＣＭＯ
Ｓトランジスタを提供することにある。また、本発明の
他の目的は、該ＣＭＯＳトランジスタに好適な製造方法
を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に本発明によるＣＭＯＳトランジスタは、半導体基板に
形成されたＮウェル及びＰウェルと、前記半導体基板上
にゲ−ト絶縁膜を介して形成されたゲ−トと、前記ゲ−
トの両側のウェル内に形成されたソ−ス／ドレインとを
それぞれ備えるＮＭＯＳ及びＰＭＯＳトラジスタと、前
記ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレイ
ンの上部に形成され、前記ソ−ス／ドレインと配線層と
を連結するためのコンタクトホ−ルと、前記ＮＭＯＳ及
びＰＭＯＳトランジスタのソ−ス／ドレインのうち少な
くともいずれか一つに、その上部に形成されたコンタク
トホ−ルに自己整合され、そのソ−ス／ドレインと反対
の導電型を有する第１不純物層を備えることを特徴とす
る。
に本発明によるＣＭＯＳトランジスタは、半導体基板に
形成されたＮウェル及びＰウェルと、前記半導体基板上
にゲ−ト絶縁膜を介して形成されたゲ−トと、前記ゲ−
トの両側のウェル内に形成されたソ−ス／ドレインとを
それぞれ備えるＮＭＯＳ及びＰＭＯＳトラジスタと、前
記ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレイ
ンの上部に形成され、前記ソ−ス／ドレインと配線層と
を連結するためのコンタクトホ−ルと、前記ＮＭＯＳ及
びＰＭＯＳトランジスタのソ−ス／ドレインのうち少な
くともいずれか一つに、その上部に形成されたコンタク
トホ−ルに自己整合され、そのソ−ス／ドレインと反対
の導電型を有する第１不純物層を備えることを特徴とす
る。
【００２５】前記第１不純物層は、ＮＭＯＳトランジス
タのソ−ス／ドレイン内に形成されているＰ-不純物層
であり、前記ＮＭＯＳトランジスタのソ−ス／ドレイン
は、前記ゲ−トから見てＮ-、Ｎ+、Ｐ-の順序に不純物
が形成され、前記第１不純物層が前記Ｎ-不純物層を完
全に取り囲むように形成されることが望ましい。この
際、前記Ｎ-不純物層は１．０×１０13〜５．０×１０
13イオン／ｃｍ2の濃度で不純物がド−プされており、
前記第１不純物層は前記Ｎ-不純物層の１．５倍の濃度
で不純物がド−プされていることが望ましい。
タのソ−ス／ドレイン内に形成されているＰ-不純物層
であり、前記ＮＭＯＳトランジスタのソ−ス／ドレイン
は、前記ゲ−トから見てＮ-、Ｎ+、Ｐ-の順序に不純物
が形成され、前記第１不純物層が前記Ｎ-不純物層を完
全に取り囲むように形成されることが望ましい。この
際、前記Ｎ-不純物層は１．０×１０13〜５．０×１０
13イオン／ｃｍ2の濃度で不純物がド−プされており、
前記第１不純物層は前記Ｎ-不純物層の１．５倍の濃度
で不純物がド−プされていることが望ましい。
【００２６】前記他の目的を達成するために本発明によ
るＣＭＯＳトランジスタの製造方法は、半導体基板に活
性領域及び非活性領域を限定する素子分離膜を形成する
段階と、前記半導体基板にＮウェル及びＰウェルを形成
する段階と、前記Ｎウェル及びＰウェルの上にゲ−ト絶
縁膜を介在するゲ−ト電極を形成する段階と、前記ゲ−
ト電極の両側のＮウェル及びＰウェルの内にＮ型及びＰ
型のソ−ス／ドレインをそれぞれ形成する段階と、結果
物上に層間絶縁膜を形成する段階と、前記ソ−ス／ドレ
インの上部に形成された前記層間絶縁膜を食刻してソ−
ス／ドレインと配線層とを連結するコンタクトホ−ルを
形成する段階と、前記コンタクトホ−ルを通して不純物
イオンを注入することにより前記ＮＭＯＳ及びＰＭＯＳ
トランジスタのソ−ス／ドレインのうち少なくともいず
れか一つの領域に、そのソ−ス／ドレインと反対の導電
型を有する第１不純物層を形成する段階とを含むことを
特徴とする。
るＣＭＯＳトランジスタの製造方法は、半導体基板に活
性領域及び非活性領域を限定する素子分離膜を形成する
段階と、前記半導体基板にＮウェル及びＰウェルを形成
する段階と、前記Ｎウェル及びＰウェルの上にゲ−ト絶
縁膜を介在するゲ−ト電極を形成する段階と、前記ゲ−
ト電極の両側のＮウェル及びＰウェルの内にＮ型及びＰ
型のソ−ス／ドレインをそれぞれ形成する段階と、結果
物上に層間絶縁膜を形成する段階と、前記ソ−ス／ドレ
インの上部に形成された前記層間絶縁膜を食刻してソ−
ス／ドレインと配線層とを連結するコンタクトホ−ルを
形成する段階と、前記コンタクトホ−ルを通して不純物
イオンを注入することにより前記ＮＭＯＳ及びＰＭＯＳ
トランジスタのソ−ス／ドレインのうち少なくともいず
れか一つの領域に、そのソ−ス／ドレインと反対の導電
型を有する第１不純物層を形成する段階とを含むことを
特徴とする。
【００２７】本発明の好適な実施の形態に拠れば、前記
ゲ−ト電極を形成する段階の後に、前記ゲ−ト電極をマ
スクとして用いて前記半導体基板の全面にＮ型の不純物
を１．０×１０13イオン／ｃｍ2〜５．０×１０13イオ
ン／ｃｍ2の濃度で注入する段階をさらに含むことが望
ましい。
ゲ−ト電極を形成する段階の後に、前記ゲ−ト電極をマ
スクとして用いて前記半導体基板の全面にＮ型の不純物
を１．０×１０13イオン／ｃｍ2〜５．０×１０13イオ
ン／ｃｍ2の濃度で注入する段階をさらに含むことが望
ましい。
【００２８】そして、前記第１不純物層を形成するため
の不純物イオンは１．０×１０13イオン／ｃｍ2〜１．
０×１０15イオン／ｃｍ2の濃度で注入することが望ま
しい。
の不純物イオンは１．０×１０13イオン／ｃｍ2〜１．
０×１０15イオン／ｃｍ2の濃度で注入することが望ま
しい。
【００２９】前記第１不純物層を形成する段階におい
て、前記コンタクトホ−ルを通して前記結果物上の全面
に不純物イオンを注入するか、写真食刻工程によりＮＭ
ＯＳまたはＰＭＯＳ領域を限定した後に、その限定され
たＮＭＯＳまたはＰＭＯＳ領域にのみ当該領域と反対の
導電型の不純物を注入することを特徴とする。
て、前記コンタクトホ−ルを通して前記結果物上の全面
に不純物イオンを注入するか、写真食刻工程によりＮＭ
ＯＳまたはＰＭＯＳ領域を限定した後に、その限定され
たＮＭＯＳまたはＰＭＯＳ領域にのみ当該領域と反対の
導電型の不純物を注入することを特徴とする。
【００３０】そして、前記不純物イオンを注入する段階
の後に、４５０〜９００℃程度の温度で高速熱処理工程
またはアニ−リングを施す段階をさらに含むことが望ま
しい。
の後に、４５０〜９００℃程度の温度で高速熱処理工程
またはアニ−リングを施す段階をさらに含むことが望ま
しい。
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態を詳しく説明する。
の好適な実施の形態を詳しく説明する。
【００３１】図５は、本発明の好適な実施の形態に係る
ＣＭＯＳトランジスタの構造を示す断面図である。同図
において、１００は半導体基板、５２は素子間の分離の
ためのフィ−ルド酸化膜、５４はＮＭＯＳトランジスタ
を形成するためのＰウェル、５６はＰＭＯＳトランジス
タを形成するためのＮウェル、５８はゲ−ト絶縁膜、６
０はＮＭＯＳトランジスタのゲ−ト電極、６２はＰＭＯ
Ｓトランジスタのゲ−ト電極、６４はＮ-ソ−ス／ドレ
イン、６６，７６は層間絶縁膜、７０はＮ+ソ−ス／ド
レイン、７４はＰ+ソ−ス／ドレイン、８０はＰ-プラ
グ、８２は配線層を夫々示す。
ＣＭＯＳトランジスタの構造を示す断面図である。同図
において、１００は半導体基板、５２は素子間の分離の
ためのフィ−ルド酸化膜、５４はＮＭＯＳトランジスタ
を形成するためのＰウェル、５６はＰＭＯＳトランジス
タを形成するためのＮウェル、５８はゲ−ト絶縁膜、６
０はＮＭＯＳトランジスタのゲ−ト電極、６２はＰＭＯ
Ｓトランジスタのゲ−ト電極、６４はＮ-ソ−ス／ドレ
イン、６６，７６は層間絶縁膜、７０はＮ+ソ−ス／ド
レイン、７４はＰ+ソ−ス／ドレイン、８０はＰ-プラ
グ、８２は配線層を夫々示す。
【００３２】フィ−ルド酸化膜５２により活性領域と非
活性領域とに分離された半導体基板１００にＰウェル５
４及びＮウェル５６が夫々隣接して形成されており、半
導体基板１００上にはゲ−ト絶縁膜５８を介してＮＭＯ
Ｓ及びＰＭＯＳトランジスタのゲ−ト電極６０，６２が
夫々形成されている。
活性領域とに分離された半導体基板１００にＰウェル５
４及びＮウェル５６が夫々隣接して形成されており、半
導体基板１００上にはゲ−ト絶縁膜５８を介してＮＭＯ
Ｓ及びＰＭＯＳトランジスタのゲ−ト電極６０，６２が
夫々形成されている。
【００３３】ＮＭＯＳトランジスタのゲ−ト電極６０の
両側の半導体基板にはＮ-ソ−ス／ドレイン６４及びＮ+
ソ−ス／ドレイン７０がＬＤＤの構造をなすように形成
されており、ＰＭＯＳトランジスタのゲ−ト電極６２の
両側の半導体基板にはＰ+ソ−ス／ドレイン７４が形成
されている。ＮＭＯＳ及びＰＭＯＳトランジスタのソ−
ス／ドレインの上部には、層間絶縁膜７６を部分的に食
刻して形成されたコンタクトホ−ルと、該コンタクトホ
−ルを埋め込む配線層８２とが形成されている。
両側の半導体基板にはＮ-ソ−ス／ドレイン６４及びＮ+
ソ−ス／ドレイン７０がＬＤＤの構造をなすように形成
されており、ＰＭＯＳトランジスタのゲ−ト電極６２の
両側の半導体基板にはＰ+ソ−ス／ドレイン７４が形成
されている。ＮＭＯＳ及びＰＭＯＳトランジスタのソ−
ス／ドレインの上部には、層間絶縁膜７６を部分的に食
刻して形成されたコンタクトホ−ルと、該コンタクトホ
−ルを埋め込む配線層８２とが形成されている。
【００３４】図６は、図５に示すＮＭＯＳのソ−ス／ド
レインの拡大図である。図６において、ゲ−ト電極６０
の下部のチャンネルから見るとＮ-（６４），Ｎ+（７
０），Ｐ-（８０）の順序に不純物層が形成されてお
り、Ｎウェル５６側から見るとＮ-ソ−ス／ドレイン６
４を完全に取り囲むようにＰ-プラグ８０が形成されて
いる。そして、配線層８２はＮＭＯＳトランジスタのゲ
−ト電極６０からは一定の距離だけ離間し、フィ−ルド
酸化膜５２には近接するように形成されている。これ
は、層間絶縁層７６を部分的に食刻してコンタクトホ−
ルを形成して、該コンタクトホールを通してＰ-型のイ
オンを注入する際に、ゲ−ト電極６０の下部のチャンネ
ルから見てＮ-，Ｎ+，Ｐ-の順序に不純物領域を形成
し、Ｎウェル５６側から見てＮ-ソ−ス／ドレイン６４
を完全に取り囲むようにＰ-プラグ８０を形成するため
である。
レインの拡大図である。図６において、ゲ−ト電極６０
の下部のチャンネルから見るとＮ-（６４），Ｎ+（７
０），Ｐ-（８０）の順序に不純物層が形成されてお
り、Ｎウェル５６側から見るとＮ-ソ−ス／ドレイン６
４を完全に取り囲むようにＰ-プラグ８０が形成されて
いる。そして、配線層８２はＮＭＯＳトランジスタのゲ
−ト電極６０からは一定の距離だけ離間し、フィ−ルド
酸化膜５２には近接するように形成されている。これ
は、層間絶縁層７６を部分的に食刻してコンタクトホ−
ルを形成して、該コンタクトホールを通してＰ-型のイ
オンを注入する際に、ゲ−ト電極６０の下部のチャンネ
ルから見てＮ-，Ｎ+，Ｐ-の順序に不純物領域を形成
し、Ｎウェル５６側から見てＮ-ソ−ス／ドレイン６４
を完全に取り囲むようにＰ-プラグ８０を形成するため
である。
【００３５】Ｎ-ソ−ス／ドレイン６４には、Ｎ型の不
純物（例えば、リンイオン）が１．０×１０13イオン／
ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度で、Ｎ+ソ
−ス／ドレイン７０には砒素イオンが１．０×１０15イ
オン／ｃｍ2〜５．０×１０1 5イオン／ｃｍ2の濃度で、
そしてＰ-プラグ８０にはＮ-ソ−ス／ドレイン６４の不
純物の１．５倍程度の濃度でＰ型のイオンが注入されて
いる。
純物（例えば、リンイオン）が１．０×１０13イオン／
ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度で、Ｎ+ソ
−ス／ドレイン７０には砒素イオンが１．０×１０15イ
オン／ｃｍ2〜５．０×１０1 5イオン／ｃｍ2の濃度で、
そしてＰ-プラグ８０にはＮ-ソ−ス／ドレイン６４の不
純物の１．５倍程度の濃度でＰ型のイオンが注入されて
いる。
【００３６】この実施の形態に係るＣＭＯＳトラトラン
ジスタによれば、Ｎウェルと隣接する部位のＮ-ソ−ス
／ドレイン６４をＰ-プラグ８０が完全に取り囲んでい
る。したがって、後続の工程によりソ−ス／ドレインま
たはウェルの不純物が拡散した場合やＰ+ソ−ス／ドレ
インにミスアラインが発生した場合においても、Ｎ-ソ
−ス／ドレインとＮウェルとが接触する現象が発生しな
い。したがって、素子の誤動作を防止すると共に素子の
信頼性を向上させることができる。
ジスタによれば、Ｎウェルと隣接する部位のＮ-ソ−ス
／ドレイン６４をＰ-プラグ８０が完全に取り囲んでい
る。したがって、後続の工程によりソ−ス／ドレインま
たはウェルの不純物が拡散した場合やＰ+ソ−ス／ドレ
インにミスアラインが発生した場合においても、Ｎ-ソ
−ス／ドレインとＮウェルとが接触する現象が発生しな
い。したがって、素子の誤動作を防止すると共に素子の
信頼性を向上させることができる。
【００３７】上記の実施の形態においては、ＮＭＯＳト
ランジスタのソ−ス／ドレインにＰ -プラグを形成する
例について説明したが、その反対の場合、すなわち、Ｐ
+ソ−ス／ドレインを遮るためにＮプラグを形成するこ
とも有効である。さらに、ＮＭＯＳとＰＭＯＳの両側に
それぞれソ−ス／ドレインと反対の導電型でド−プされ
たプラグを形成することも有効である。
ランジスタのソ−ス／ドレインにＰ -プラグを形成する
例について説明したが、その反対の場合、すなわち、Ｐ
+ソ−ス／ドレインを遮るためにＮプラグを形成するこ
とも有効である。さらに、ＮＭＯＳとＰＭＯＳの両側に
それぞれソ−ス／ドレインと反対の導電型でド−プされ
たプラグを形成することも有効である。
【００３８】図７Ａ乃至図７Ｆは、本発明の好適な実施
の形態に係るＣＭＯＳトランジスタの製造方法を工程順
に説明するための断面図である。
の形態に係るＣＭＯＳトランジスタの製造方法を工程順
に説明するための断面図である。
【００３９】図７Ａはフィ−ルド酸化膜５２及びゲ−ト
電極６０，６２を形成する段階を示す。この段階は、半
導体基板１００の表面に活性領域を限定するフィ−ルド
酸化膜を形成する第１工程と、半導体基板１００にＰウ
ェル及びＮウェルを形成する第２工程と、半導体基板１
００の表面にゲ−ト絶縁膜を形成する第３工程と、該ゲ
−ト絶縁膜上にゲ−ト導電層を形成する第４工程と、該
ゲ−ト導電層と該ゲ−ト絶縁膜をパタニングしてゲ−ト
電極を形成する第５工程とを含む。
電極６０，６２を形成する段階を示す。この段階は、半
導体基板１００の表面に活性領域を限定するフィ−ルド
酸化膜を形成する第１工程と、半導体基板１００にＰウ
ェル及びＮウェルを形成する第２工程と、半導体基板１
００の表面にゲ−ト絶縁膜を形成する第３工程と、該ゲ
−ト絶縁膜上にゲ−ト導電層を形成する第４工程と、該
ゲ−ト導電層と該ゲ−ト絶縁膜をパタニングしてゲ−ト
電極を形成する第５工程とを含む。
【００４０】具体的には、半導体基板１００の表面に選
択的酸化（ＬＯＣＯＳ）のような通常の素子分離工程を
適用して、活性領域と非活性領域を限定するためのフィ
−ルド酸化膜５２を１０００〜５０００Å程度の厚さに
形成する。次に、フィ−ルド酸化膜５２の形成された結
果物の所定の領域に通常の写真食刻工程及びイオン注入
技術を用いてＰ-不純物を注入した後に、高温熱処理し
て所望の深さまで該不純物を拡散させることによりＰウ
ェル５４を形成し、またＰウェル５４の形成工程と同様
にしてＮウェル５６を形成する。
択的酸化（ＬＯＣＯＳ）のような通常の素子分離工程を
適用して、活性領域と非活性領域を限定するためのフィ
−ルド酸化膜５２を１０００〜５０００Å程度の厚さに
形成する。次に、フィ−ルド酸化膜５２の形成された結
果物の所定の領域に通常の写真食刻工程及びイオン注入
技術を用いてＰ-不純物を注入した後に、高温熱処理し
て所望の深さまで該不純物を拡散させることによりＰウ
ェル５４を形成し、またＰウェル５４の形成工程と同様
にしてＮウェル５６を形成する。
【００４１】次に、フィ−ルド酸化膜の形成された半導
体基板上に６０〜２００Å程度の薄い熱酸化膜を成長さ
せてゲ−ト絶縁膜５８を形成する。その後、その結果物
の全面に、例えば不純物のド−プされたポリシリコン膜
を形成して、該ポリシリコン膜とゲ−ト絶縁膜を異方性
食刻することにより、ＮＭＯＳ及びＰＭＯＳトランジス
タのゲ−ト電極６０，６２をそれぞれ形成する。
体基板上に６０〜２００Å程度の薄い熱酸化膜を成長さ
せてゲ−ト絶縁膜５８を形成する。その後、その結果物
の全面に、例えば不純物のド−プされたポリシリコン膜
を形成して、該ポリシリコン膜とゲ−ト絶縁膜を異方性
食刻することにより、ＮＭＯＳ及びＰＭＯＳトランジス
タのゲ−ト電極６０，６２をそれぞれ形成する。
【００４２】図７Ｂは、Ｎ-ソ−ス／ドレインを形成す
るためのイオン注入段階を示す。具体的には、半導体基
板の全面にＮ型の不純物、例えばリンイオンを１．０×
１０ 13イオン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の
濃度、２０ＫｅＶ〜６０ＫｅＶのエネルギ−で注入する
ことにより、Ｎ-ソ−ス／ドレイン６４を形成する。こ
こで、写真食刻工程を適用してＮＭＯＳ領域にのみＮ-
ソ−ス／ドレインを形成することもできる。しかしなが
ら、前記のようにＮＭＯＳ及びＰＭＯＳの全面にＮ-不
純物を注入した後に、後続の工程でＰ+ソ−ス／ドレイ
ンを形成した場合にはショ−トチャンネル効果を低減す
ることができるという長所がある。
るためのイオン注入段階を示す。具体的には、半導体基
板の全面にＮ型の不純物、例えばリンイオンを１．０×
１０ 13イオン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の
濃度、２０ＫｅＶ〜６０ＫｅＶのエネルギ−で注入する
ことにより、Ｎ-ソ−ス／ドレイン６４を形成する。こ
こで、写真食刻工程を適用してＮＭＯＳ領域にのみＮ-
ソ−ス／ドレインを形成することもできる。しかしなが
ら、前記のようにＮＭＯＳ及びＰＭＯＳの全面にＮ-不
純物を注入した後に、後続の工程でＰ+ソ−ス／ドレイ
ンを形成した場合にはショ−トチャンネル効果を低減す
ることができるという長所がある。
【００４３】図７Ｃは、層間絶縁膜及びＮ+ソ−ス／ド
レインを形成する段階を示す。この段階は、ゲ−ト電極
を取り囲むスペ−サ形状の層間絶縁膜を形成する第１工
程と、ＮＭＯＳ領域を限定する第１フォトレジストパタ
−ンを形成する第２工程と、該ＮＭＯＳ領域に不純物イ
オンを注入してＮ+ソ−ス／ドレインを形成する第３工
程とを含む。
レインを形成する段階を示す。この段階は、ゲ−ト電極
を取り囲むスペ−サ形状の層間絶縁膜を形成する第１工
程と、ＮＭＯＳ領域を限定する第１フォトレジストパタ
−ンを形成する第２工程と、該ＮＭＯＳ領域に不純物イ
オンを注入してＮ+ソ−ス／ドレインを形成する第３工
程とを含む。
【００４４】具体的には、図７Ｂに示すような結果物上
に高温酸化膜（ＨＴＯ）のような絶縁物質を蒸着し、こ
れを異方性食刻してゲ−ト電極６０，６２を取り囲むス
ペ−サ形状の層間絶縁膜６６を形成する。次いで、層間
絶縁膜の形成された結果物上にフォトレジストを塗布し
た後に、マスク露光及び現像工程によりＮＭＯＳ領域を
開放する第１フォトレジストパタ−ン６８を形成する。
次に、第１フォトレジストパタ−ン６８をマスクとして
用いて、開放された領域の半導体基板にＮ型の不純物、
例えば砒素イオンを１．０×１０15イオン／ｃｍ2〜
５．０×１０15イオン／ｃｍ2の濃度と２０ｋｅＶ〜６
０ｋｅＶのエネルギ−で注入することにより、Ｎ+ソ−
ス／ドレイン７０を形成する。
に高温酸化膜（ＨＴＯ）のような絶縁物質を蒸着し、こ
れを異方性食刻してゲ−ト電極６０，６２を取り囲むス
ペ−サ形状の層間絶縁膜６６を形成する。次いで、層間
絶縁膜の形成された結果物上にフォトレジストを塗布し
た後に、マスク露光及び現像工程によりＮＭＯＳ領域を
開放する第１フォトレジストパタ−ン６８を形成する。
次に、第１フォトレジストパタ−ン６８をマスクとして
用いて、開放された領域の半導体基板にＮ型の不純物、
例えば砒素イオンを１．０×１０15イオン／ｃｍ2〜
５．０×１０15イオン／ｃｍ2の濃度と２０ｋｅＶ〜６
０ｋｅＶのエネルギ−で注入することにより、Ｎ+ソ−
ス／ドレイン７０を形成する。
【００４５】図７Ｄは、Ｐ+ソ−ス／ドレインを形成す
る段階を示す。この段階は、第１フォトレジストパタ−
ン６８を取り除く第１工程と、その結果物上に写真食刻
工程によりＰＭＯＳ領域を限定する第２フォトレジスト
パタ−ン７２を形成する第２工程と、イオン注入により
Ｐ+ソ−ス／ドレイン７４を形成する第３工程とを含
む。
る段階を示す。この段階は、第１フォトレジストパタ−
ン６８を取り除く第１工程と、その結果物上に写真食刻
工程によりＰＭＯＳ領域を限定する第２フォトレジスト
パタ−ン７２を形成する第２工程と、イオン注入により
Ｐ+ソ−ス／ドレイン７４を形成する第３工程とを含
む。
【００４６】具体的には、第１フォトレジストパタ−ン
６８（図７Ｃ参照）を取り除いた後に、その結果物上に
フォトレジストを塗布し、マスク露光及び現像工程によ
りＰＭＯＳ領域を開放する第２フォトレジストパタ−ン
７２を形成する。次いで、第２フォトレジストパタ−ン
７２をマスクとして用いて半導体基板にＰ-不純物、例
えばＢＦ2を１．０×１０15イオン／ｃｍ2〜５．０×１
０15イオン／ｃｍ2の濃度、２０ＫｅＶ〜６０ＫｅＶの
エネルギ−で注入する。これによりＰＭＯＳ領域に注入
されているＮ-不純物は完全に補償されてＰ+ソ−ス／ド
レイン７４が形成される。
６８（図７Ｃ参照）を取り除いた後に、その結果物上に
フォトレジストを塗布し、マスク露光及び現像工程によ
りＰＭＯＳ領域を開放する第２フォトレジストパタ−ン
７２を形成する。次いで、第２フォトレジストパタ−ン
７２をマスクとして用いて半導体基板にＰ-不純物、例
えばＢＦ2を１．０×１０15イオン／ｃｍ2〜５．０×１
０15イオン／ｃｍ2の濃度、２０ＫｅＶ〜６０ＫｅＶの
エネルギ−で注入する。これによりＰＭＯＳ領域に注入
されているＮ-不純物は完全に補償されてＰ+ソ−ス／ド
レイン７４が形成される。
【００４７】次に、Ｎ+ソ−ス／ドレイン７０及びＰ+ソ
−ス／ドレイン７４の不純物を活性化するために８００
〜９００℃でアニ−リングを施す。
−ス／ドレイン７４の不純物を活性化するために８００
〜９００℃でアニ−リングを施す。
【００４８】図７Ｅは、コンタクトホ−ルの形成及びプ
ラグイオン注入の段階を示す。この段階は、第２フォト
レジストパタ−ン７２を取り除く第１工程と、層間絶縁
膜を形成する第２工程と、コンタクトホ−ルを形成する
第３工程と、プラグイオンを注入する第４工程とを含
む。
ラグイオン注入の段階を示す。この段階は、第２フォト
レジストパタ−ン７２を取り除く第１工程と、層間絶縁
膜を形成する第２工程と、コンタクトホ−ルを形成する
第３工程と、プラグイオンを注入する第４工程とを含
む。
【００４９】具体的には、第２フォトレジストパタ−ン
７２を取り除いた後に、その結果物の全面に高温酸化膜
（ＨＴＯ）のような絶縁物質を蒸着して層間絶縁膜７６
を形成し、通常の写真食刻工程により層間絶縁膜７６を
部分的に食刻することにより、半導体基板の活性領域と
配線層とを連結するためのコンタクトホ−ル７８を形成
する。
７２を取り除いた後に、その結果物の全面に高温酸化膜
（ＨＴＯ）のような絶縁物質を蒸着して層間絶縁膜７６
を形成し、通常の写真食刻工程により層間絶縁膜７６を
部分的に食刻することにより、半導体基板の活性領域と
配線層とを連結するためのコンタクトホ−ル７８を形成
する。
【００５０】次いで、コンタクトホ−ル７８を通して半
導体基板が露出した領域にＰ-不純物、例えばＢＦ2また
はボロンイオンを注入することにより、コンタクトホ−
ルの形成された部位の半導体基板の表面にＰ-プラグ８
０を形成する。この際、Ｐ-プラグ８０の形成のための
イオンの注入を、写真食刻工程によりＰＭＯＳ領域を遮
った後に行うことによりＮＭＯＳ領域にのみ局部的に施
すことができる。
導体基板が露出した領域にＰ-不純物、例えばＢＦ2また
はボロンイオンを注入することにより、コンタクトホ−
ルの形成された部位の半導体基板の表面にＰ-プラグ８
０を形成する。この際、Ｐ-プラグ８０の形成のための
イオンの注入を、写真食刻工程によりＰＭＯＳ領域を遮
った後に行うことによりＮＭＯＳ領域にのみ局部的に施
すことができる。
【００５１】Ｐ-プラグ８０を形成するための不純物イ
オンの注入は、Ｎ-ソ−ス／ドレインにド−プされた不
純物の濃度の約１．５倍程度で施すことが好ましい。
オンの注入は、Ｎ-ソ−ス／ドレインにド−プされた不
純物の濃度の約１．５倍程度で施すことが好ましい。
【００５２】ＮＭＯＳトランジスタのソ−ス／ドレイン
において、ＬＤＤ構造を形成しつつＰ-プラグ８０がＮ-
ソ−ス／ドレイン６４を完全に取り囲んでＮ-ソ−ス／
ドレイン６４をＮウェル５６と接触しないようにするた
めに、コンタクトホ−ル７８をゲ−ト電極６０から一定
の距離ほど隔てて形成し、フィ−ルド酸化膜５２には近
接するように形成することが好ましい。
において、ＬＤＤ構造を形成しつつＰ-プラグ８０がＮ-
ソ−ス／ドレイン６４を完全に取り囲んでＮ-ソ−ス／
ドレイン６４をＮウェル５６と接触しないようにするた
めに、コンタクトホ−ル７８をゲ−ト電極６０から一定
の距離ほど隔てて形成し、フィ−ルド酸化膜５２には近
接するように形成することが好ましい。
【００５３】図７Ｆは配線層を形成する段階を示す。具
体的には、半導体基板に対して４５０〜９００℃程度の
温度で急速熱処理工程（ＲＴＰ）またはアニ−リングを
施してＰ-プラグ８０に注入された不純物を活性化す
る。次いで、結果物の全面にアルミニウム（Ａｌ）のよ
うな配線金属を蒸着してからパタニングして配線層８２
を形成することにより、ＣＭＯＳトランジスタを完成す
る。
体的には、半導体基板に対して４５０〜９００℃程度の
温度で急速熱処理工程（ＲＴＰ）またはアニ−リングを
施してＰ-プラグ８０に注入された不純物を活性化す
る。次いで、結果物の全面にアルミニウム（Ａｌ）のよ
うな配線金属を蒸着してからパタニングして配線層８２
を形成することにより、ＣＭＯＳトランジスタを完成す
る。
【００５４】以上、本発明の好適な実施の形態としてＮ
ＭＯＳトランジスタのソ−ス／ドレインにＰ-プラグを
形成する例について説明したが、その反対の場合、すな
わち、ＰＭＯＳトランジスタのソ−ス／ドレインにＮ-
プラグを形成することも有効である。さらに、ＮＭＯＳ
及びＰＭＯＳのソ−ス／ドレインにそれぞれ反対の導電
型の不純物でド−プされたプラグを形成することも有効
である。
ＭＯＳトランジスタのソ−ス／ドレインにＰ-プラグを
形成する例について説明したが、その反対の場合、すな
わち、ＰＭＯＳトランジスタのソ−ス／ドレインにＮ-
プラグを形成することも有効である。さらに、ＮＭＯＳ
及びＰＭＯＳのソ−ス／ドレインにそれぞれ反対の導電
型の不純物でド−プされたプラグを形成することも有効
である。
【００５５】上述の実施の形態に係るＣＭＯＳトランジ
スタ及びその製造方法によれば、ＮＭＯＳまたはＰＭＯ
Ｓトランジスタのソ−ス／ドレインのうち少なくともい
ずれか一つの領域内に、隣接するウェルとソ−ス／ドレ
インが接触しないように、その反対の導電型のプラグを
形成することにより、従来の問題点を解決する。
スタ及びその製造方法によれば、ＮＭＯＳまたはＰＭＯ
Ｓトランジスタのソ−ス／ドレインのうち少なくともい
ずれか一つの領域内に、隣接するウェルとソ−ス／ドレ
インが接触しないように、その反対の導電型のプラグを
形成することにより、従来の問題点を解決する。
【００５６】すなわち、例えばＮＭＯＳトランジスタの
ソ−ス／ドレインにＰ-プラグを形成する場合は、Ｎウ
ェルと隣接する部位のＮ+ソ−ス／ドレインを完全に取
り囲むように該Ｐ-プラグを形成することにより、ソ−
ス／ドレインまたは隣接するウェルの不純物が拡散した
場合又は活性領域のミスアラインが発生した場合におい
ても、ソ−ス／ドレインとウェルとの接触現象が発生し
ないため、素子の誤動作を防止することができる。
ソ−ス／ドレインにＰ-プラグを形成する場合は、Ｎウ
ェルと隣接する部位のＮ+ソ−ス／ドレインを完全に取
り囲むように該Ｐ-プラグを形成することにより、ソ−
ス／ドレインまたは隣接するウェルの不純物が拡散した
場合又は活性領域のミスアラインが発生した場合におい
ても、ソ−ス／ドレインとウェルとの接触現象が発生し
ないため、素子の誤動作を防止することができる。
【００５７】したがって、この実施の形態に拠れば、素
子の電気的特性の改善と共に収率を向上させることがで
きる。
子の電気的特性の改善と共に収率を向上させることがで
きる。
【００５８】本発明は上記の特定の実施の形態に限定さ
れず、本発明の技術的思想の範囲内において様々な変形
をなし得る。
れず、本発明の技術的思想の範囲内において様々な変形
をなし得る。
【００５９】
【発明の効果】本発明に拠れば、素子間の分離距離の縮
小による素子の誤動作を防止すると共にコンタクトマ−
ジンを確保することができる。
小による素子の誤動作を防止すると共にコンタクトマ−
ジンを確保することができる。
【００６０】
【図１】通常のＣＭＯＳトランジスタの概略レイアウト
である。
である。
【図２Ａ】従来のＣＭＯＳトランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図２Ｂ】従来のＣＭＯＳトランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図２Ｃ】従来のＣＭＯＳトランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図２Ｄ】従来のＣＭＯＳトランジスタの製造方法を説
明するための断面図である。
明するための断面図である。
【図３Ａ】ＣＭＯＳトランジスタのＮ-ソ−ス／ドレイ
ンとＮウェルとが連結されることによる素子の誤動作を
説明するための図である。
ンとＮウェルとが連結されることによる素子の誤動作を
説明するための図である。
【図３Ｂ】図３Ａの一部を拡大した図である。
【図４Ａ】ＣＭＯＳトランジスタのＰ+ソ−ス／ドレイ
ンのミスアラインによる素子の誤動作を説明するための
図である。
ンのミスアラインによる素子の誤動作を説明するための
図である。
【図４Ｂ】図４Ａの一部を拡大した図である。
【図５】本発明の好適な実施の形態に係るＣＭＯＳトラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図６】図５の一部を拡大した図である。
【図７Ａ】本発明の好適な実施の形態に係るＣＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図７Ｂ】本発明の好適な実施の形態に係るＣＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図７Ｃ】本発明の好適な実施の形態に係るＣＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図７Ｄ】本発明の好適な実施の形態に係るＣＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図７Ｅ】本発明の好適な実施の形態に係るＣＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図７Ｆ】本発明の好適な実施の形態に係るＣＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
２ 半導体基板 ４ フィールド酸化膜 ５ Ｐウェル ６ Ｎウェル １０ ゲート電極 １２ Ｎ-ソ−ス／ドレイン １４ Ｎ-ソ−ス／ドレイン １６ 絶縁層 １８ Ｎ+ソ−ス／ドレイン １９ Ｐ+ソ−ス／ドレイン ２０ 層間絶縁層 ２４ 配線層 ５２ フィ−ルド酸化膜 ５４ Ｐウェル ５６ Ｎウェル ５８ ゲート絶縁膜 ６０ ゲート電極 ６２ ゲート ６４ Ｎ-ソ−ス／ドレイン ６６ 層間絶縁層 ６８ 第１フォトレジストパタ−ン ７０ Ｎ+ソ−ス／ドレイン ７２ 第２フォトレジストパタ−ン ７４ Ｐ+ソ−ス／ドレイン ７６ 層間絶縁層 ７８ コンタクトホール ８０ Ｐ-プラグ ８２ 配線層 １００ 半導体基板
Claims (11)
- 【請求項１】 半導体基板に形成されたＮウェル及びＰ
ウェルと、 前記半導体基板上にゲ−ト絶縁膜を介して形成されたゲ
−トと、前記ゲ−トの両側のウェル内に形成されたソ−
ス／ドレインとをそれぞれ備えるＮＭＯＳ及びＰＭＯＳ
トラジスタと、 前記ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレ
インの上部に形成され、前記ソ−ス／ドレインと配線層
とを連結するためのコンタクトホ−ルと、 前記ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレ
インのうち少なくともいずれか一つに対して、その上部
に形成されたコンタクトホ−ルに自己整合して形成さ
れ、そのソ−ス／ドレインと反対の導電型を有する第１
不純物層と、 を備えることを特徴とするＣＭＯＳトランジスタ。 - 【請求項２】 前記第１不純物層はＮＭＯＳトランジス
タのソ−ス／ドレイン内に形成されているＰ型の不純物
層であることを特徴とする請求項１に記載のＣＭＯＳト
ランジスタ。 - 【請求項３】 前記ＮＭＯＳトランジスタのソ−ス／ド
レインは、前記ゲ−トから見てＮ-、Ｎ+、Ｐ-の順序に
不純物層が形成され、前記第１不純物層が前記Ｎ-不純
物層を完全に取り囲むように形成されることを特徴とす
る請求項２に記載のＣＭＯＳトランジスタ。 - 【請求項４】 前記Ｎ-不純物層は１．０×１０13イオ
ン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度で不純
物がド−プされており、前記第１不純物層は前記Ｎ-不
純物層の１．５倍の濃度で不純物がド−プされているこ
とを特徴とする請求項３に記載のＣＭＯＳトランジス
タ。 - 【請求項５】 半導体基板に活性領域及び非活性領域を
限定する素子分離膜を形成する段階と、 前記半導体基板にＮウェル及びＰウェルを形成する段階
と、 前記Ｎウェル及びＰウェルの上にゲ−ト絶縁膜を介して
ゲ−ト電極を形成する段階と、 前記ゲ−ト電極の両側のＮウェル及びＰウェルの内にＮ
型及びＰ型のソ−ス／ドレインをそれぞれ形成する段階
と、 その結果物上に層間絶縁膜を形成する段階と、 前記ソ−ス／ドレインの上部に形成された前記層間絶縁
膜を食刻してソ−ス／ドレインと配線層とを連結するコ
ンタクトホ−ルを形成する段階と、 前記コンタクトホ−ルを通して不純物イオンを注入する
ことにより前記ＮＭＯＳ及びＰＭＯＳトランジスタのソ
−ス／ドレインのうち少なくともいずれか一つの領域
に、そのソ−ス／ドレインと反対の導電型を有する第１
不純物層を形成する段階と、 を含むことを特徴とするＣＭＯＳトランジスタの製造方
法。 - 【請求項６】 前記ゲ−ト電極を形成する段階の後に、
前記ゲ−ト電極をマスクとして用いて前記半導体基板の
全面にＮ型の不純物を低濃度で注入する段階をさらに含
むことを特徴とする請求項５に記載のＣＭＯＳトランジ
スタの製造方法。 - 【請求項７】 前記Ｎ型の不純物イオンを１．０×１０
13イオン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度
で注入することを特徴とする請求項６に記載のＣＭＯＳ
トランジスタの製造方法。 - 【請求項８】 前記第１不純物層を形成するための不純
物イオンを、１．０×１０13イオン／ｃｍ2〜１．０×
１０15イオン／ｃｍ2の濃度で注入することを特徴とす
る請求項５に記載のＣＭＯＳトランジスタの製造方法。 - 【請求項９】 前記第１不純物層を形成する段階におい
て、前記コンタクトホ−ルを通して結果物上の全面に不
純物イオンを注入することを特徴とする請求項５に記載
のＣＭＯＳトランジスタの製造方法。 - 【請求項１０】 前記第１不純物層を形成する段階は、
写真食刻工程によりＮＭＯＳまたはＰＭＯＳ領域を限定
した後に、その限定されたＮＭＯＳまたはＰＭＯＳ領域
にのみ当該領域と反対の導電型の不純物を注入すること
を特徴とする請求項５に記載のＣＭＯＳトランジスタの
製造方法。 - 【請求項１１】 前記不純物イオンを注入する段階の後
に、４５０〜９００℃程度の温度で高速熱処理工程また
はアニ−リングを施す段階をさらに含むことを特徴とす
る請求項５、請求項８乃至請求項１０のいずれか１項に
記載のＣＯＭＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016261A KR100213201B1 (ko) | 1996-05-15 | 1996-05-15 | 씨모스 트랜지스터 및 그 제조방법 |
| KR96-16261 | 1996-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050858A true JPH1050858A (ja) | 1998-02-20 |
| JP4458442B2 JP4458442B2 (ja) | 2010-04-28 |
Family
ID=19458806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11799397A Expired - Fee Related JP4458442B2 (ja) | 1996-05-15 | 1997-05-08 | Ｃｍｏｓトランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6274914B1 (ja) |
| JP (1) | JP4458442B2 (ja) |
| KR (1) | KR100213201B1 (ja) |
| GB (1) | GB2313233B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10832943B2 (en) | 2019-04-02 | 2020-11-10 | International Business Machines Corporation | Gate contact over active region with self-aligned source/drain contact |
Families Citing this family (17)
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| BRPI0617751A2 (pt) * | 2005-10-25 | 2011-08-02 | Aegera Therapeutics Inc | compostos de ligação do domìnio iap bir |
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1996
- 1996-05-15 KR KR1019960016261A patent/KR100213201B1/ko not_active IP Right Cessation
-
1997
- 1997-05-08 JP JP11799397A patent/JP4458442B2/ja not_active Expired - Fee Related
- 1997-05-13 US US08/855,024 patent/US6274914B1/en not_active Expired - Lifetime
- 1997-05-14 GB GB9709785A patent/GB2313233B/en not_active Expired - Fee Related
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2001
- 2001-06-20 US US09/885,432 patent/US6423589B2/en not_active Expired - Fee Related
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| US10832943B2 (en) | 2019-04-02 | 2020-11-10 | International Business Machines Corporation | Gate contact over active region with self-aligned source/drain contact |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100213201B1 (ko) | 1999-08-02 |
| GB2313233A (en) | 1997-11-19 |
| US6274914B1 (en) | 2001-08-14 |
| US6423589B2 (en) | 2002-07-23 |
| GB2313233B (en) | 2001-04-04 |
| KR970077733A (ko) | 1997-12-12 |
| GB9709785D0 (en) | 1997-07-09 |
| US20010035557A1 (en) | 2001-11-01 |
| JP4458442B2 (ja) | 2010-04-28 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050107 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050407 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050418 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050705 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060811 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061106 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070115 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070216 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080208 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091124 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100205 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |