JP5001522B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、高耐圧のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と低耐圧のＭＩＳＦＥＴとが同一の半導体基板上に形成された半導体集積回路装置およびその製造工程に適用して有効な技術に関するものである。
特開２００２−１７０８８８号公報（特許文献１）には、高耐圧ＭＩＳＦＥＴのソース、ドレイン領域周辺に電界緩和層を設けることによってドレイン耐圧を向上させる技術が開示されている。
特開２００２−１７０８８８号公報
本発明者らは、同一の半導体基板（以下、単に基板と記す）に高耐圧のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と低耐圧のＭＩＳＦＥＴとを形成する技術について検討している。その中で、本発明者らは、以下のような課題を見出した。その課題について図３１〜図３５を用いて説明する。
図３１〜図３５において、Ａ−Ａで示される断面は高耐圧のＭＩＳＦＥＴが形成される領域、Ｂ−Ｂで示される領域は低耐圧のＭＩＳＦＥＴが形成される領域、Ｃ−Ｃで示される領域は容量が形成される領域を図示したものである。また、図３１〜図３５に示される基板にはｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成されるものとするが、ｎチャネル型ＭＩＳＦＥＴが形成される領域の図示およびその説明については省略する。
同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとを形成する際には、まず図３１に示すように、基板１０１の主面に素子分離領域１０２、ｎ型分離領域１０３、およびｐ型ウエル１０４を形成する。続いて、図３２に示すように、基板１０１上に酸化シリコン膜１０５を堆積した後、低耐圧のＭＩＳＦＥＴが形成される領域の酸化シリコン膜１０５をエッチングにより除去する。次いで、低耐圧ＭＩＳＦＥＴが形成される領域を再酸化し、たとえばＰ（リン）がドープされた多結晶シリコン膜１０６を基板１０１上に堆積する。次いで、基板１０１に熱酸化処理を施すことによってその多結晶シリコン膜１０６の表面に酸化シリコン膜を形成した後、その酸化シリコン膜上に窒化シリコン膜を堆積し、さらに熱酸化処理によってその窒化シリコン膜の表面に酸化シリコン膜を形成することにより、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層からなる絶縁膜１０７を形成する。次いで、絶縁膜１０７および多結晶シリコン膜１０６をエッチングによりパターニングすることによって、低耐圧のＭＩＳＦＥＴが形成される領域の絶縁膜１０７および多結晶シリコン膜１０６を除去する。この時、容量が形成される領域では、多結晶シリコン膜１０６からなる容量の下部電極１０６Ａが形成される。次いで、図３３に示すように、フォトレジスト膜をマスクとしてたとえばＰ（リン）等のイオンを基板１０１に選択的に導入することにより、高耐圧のＭＩＳＦＥＴが形成される領域にｎ型の導電型の不純物を有するｎ型半導体層１０８を形成し、低耐圧のＭＩＳＦＥＴが形成される領域にｎ型ウエル１０９を形成する。次いで、図３４に示すように、基板１０１に熱処理を施すことによって、低耐圧のＭＩＳＦＥＴが形成される領域の基板１０１の表面にゲート酸化膜１１０を形成する。続いて、基板１０１上に多結晶シリコン膜を堆積した後、その多結晶シリコン膜をエッチングによりパターニングし、低耐圧のＭＩＳＦＥＴのゲート電極１１１および容量の上部電極１１２を形成する。次いで、図３５に示すように、高耐圧のＭＩＳＦＥＴが形成される領域の絶縁膜１０７、多結晶シリコン膜１０６および酸化シリコン膜１０５をエッチングによりパターニングし、高耐圧のＭＩＳＦＥＴのゲート電極１０６Ｂを形成する。このように、低耐圧のＭＩＳＦＥＴのゲート電極１１１を先に形成し、高耐圧のＭＩＳＦＥＴのゲート電極１０６Ｂを後で形成したのは、高耐圧のＭＩＳＦＥＴが形成される領域を絶縁膜１０７、多結晶シリコン膜１０６および酸化シリコン膜１０５の３層の薄膜で覆っておくことにより、基板１０１への不純物イオン導入工程にて高耐圧のＭＩＳＦＥＴが形成される領域に不必要な不純物イオンが導入されてしまうのを防ぎ、高耐圧のＭＩＳＦＥＴの耐圧が低下してしまうのを防ぐためである。
しかしながら、上記工程を経た場合には、高耐圧のＭＩＳＦＥＴのゲート電極１０６Ｂと低耐圧のＭＩＳＦＥＴのゲート電極１１１と容量の下部電極１０６Ａとを別々の工程でパターニングすることにより、工程数を増加させる原因となっている。そのため、これらゲート電極１０６Ｂ、１１１および容量の下部電極１０６Ａの加工に要する工程数を削減することが課題となっている。
本発明の目的は、同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成される半導体集積回路装置の製造工程数を削減できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積回路装置は、同一の半導体基板上に第１の耐圧の第１ＭＩＳＦＥＴと前記第１の耐圧より低い第２の耐圧の第２ＭＩＳＦＥＴとが形成された半導体集積回路装置であって、
前記第１ＭＩＳＦＥＴは、前記半導体基板上にて第１導電性膜から形成された第１ゲート電極、第１ゲート絶縁膜およびソース、ドレインが形成される第１半導体領域を有し、
前記第２ＭＩＳＦＥＴは、前記半導体基板上にて第２導電性膜から形成された第２ゲート電極を有し、
前記第１ゲート電極の側壁下の前記半導体基板には素子分離領域が形成され、
前記第１ゲート電極の延在方向と直行する第１の方向での前記素子分離領域の幅は、平面で前記第１ゲート電極と重ならない領域で前記第２導電性膜の膜厚より大きいものである。
また、本発明による半導体集積回路装置の製造方法は、同一の半導体基板上において、第１領域に第１の耐圧の第１ＭＩＳＦＥＴが形成され、第２領域に前記第１の耐圧より低い第２の耐圧の第２ＭＩＳＦＥＴが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主面に素子分離領域を形成する工程、
（ｂ）前記半導体基板の前記第１領域に不純物イオンを導入して前記第１ＭＩＳＦＥＴのソース、ドレインが形成される第１半導体領域を形成する工程、
（ｃ）前記半導体基板の前記第１領域の前記主面に第１ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上に第１導電性膜を堆積し、前記第１導電性膜をパターニングすることによって前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の前記第２領域の前記主面に第２ゲート絶縁膜を形成する工程、
（ｆ）前記第２ゲート絶縁膜上に第２導電性膜を堆積し、前記第２導電性膜をパターニングすることによって前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｇ）前記半導体基板の前記第２領域に不純物イオンを導入して前記第２ＭＩＳＦＥＴのソース、ドレインとなる第３半導体領域を形成する工程、
を含み、
前記素子分離領域は、前記第１ゲート電極の側壁下に配置され、前記第１ゲート電極の延在方向と直行する第１の方向での幅が平面で前記第１ゲート電極と重ならない領域で前記第２導電性膜の膜厚より大きくなるように形成するものである。
また、本発明による半導体集積回路装置の製造方法は、同一の半導体基板上において、第１領域にドレインの耐圧が第１の耐圧でありソースの耐圧が前記第１の耐圧より低い第２の耐圧の第１ＭＩＳＦＥＴと、第２領域に前記第２の耐圧のソースと同じ耐圧のウエルを有する第２ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主面に素子分離領域を形成する工程、
（ｂ）前記半導体基板の前記第１領域に不純物イオンを導入して前記第１ＭＩＳＦＥＴのドレインが形成される第１半導体領域を形成する工程、
（ｃ）前記半導体基板の前記第１領域の前記主面に第１ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上に第１導電性膜を堆積し、前記第１導電性膜をパターニングすることによって前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｅ）前記半導体基板に不純物イオンを導入し、前記第２領域に第１ウエル領域を形成し、前記第１領域に前記第１ＭＩＳＦＥＴのソースが形成される第２半導体領域を形成する工程、
（ｆ）前記第２半導体領域の下部に不純物イオンを導入し、前記第２半導体領域を前記素子分離領域より深く拡張する工程、
（ｇ）前記（ｄ）工程後、前記半導体基板の前記第２領域の前記主面に第２ゲート絶縁膜を形成する工程、
（ｈ）前記第２ゲート絶縁膜上に第２導電性膜を堆積し、前記第２導電性膜をパターニングすることによって前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｉ）前記半導体基板の前記第２領域に不純物イオンを導入して前記第２ＭＩＳＦＥＴのソース、ドレインとなる第３半導体領域を形成する工程、
を含み、
前記素子分離領域は、前記第１ゲート電極の側壁下に配置され、前記第１ゲート電極の延在方向と直行する第１の方向での幅が平面で前記第１ゲート電極と重ならない領域で前記第２導電性膜の膜厚より大きくなるように形成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成される半導体集積回路装置の製造工程数を削減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態の半導体集積装置は、たとえばＬＣＤ（Liquid Crystal Display）ドライバを含むものである。この本実施の形態の半導体集積回路装置の製造工程を説明する前に、本発明者らが本実施の形態の半導体集積回路装置の製造工程と比較および検討した半導体集積回路装置の製造工程について図１〜図１２を用いて説明する。
本発明者らが本実施の形態の半導体集積回路装置の製造工程と比較および検討した半導体集積回路装置の製造工程では、まず、図１および図２に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１の主面に素子分離溝（素子分離領域）２を形成する。ここで、図１および図２中において、ＨＮと示した領域は高耐圧（２７Ｖ〜３７Ｖ程度（第１の耐圧））のｎチャネル型ＭＩＳＦＥＴが形成される領域であり、ＨＰと示した領域は高耐圧のｐチャネル型ＭＩＳＦＥＴが形成される領域であり、ＯＨＮと示した領域（第１領域）はドレインが高耐圧のｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）が形成される領域であり、ＯＨＰと示した領域（第１領域）はドレインが高耐圧のｐチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）が形成される領域であり、ＭＮと示した領域は中耐圧（６Ｖ程度）のｎチャネル型ＭＩＳＦＥＴが形成される領域であり、ＭＰと示した領域は中耐圧のｐチャネル型ＭＩＳＦＥＴが形成される領域であり、ＬＮと示した領域（第２領域）は低耐圧（１．５Ｖ程度（第２の耐圧））のｎチャネル型ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）が形成される領域であり、ＬＰと示した領域（第２領域）は低耐圧のｐチャネル型ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）が形成される領域であり、ＣＡＰと示した領域は容量素子が形成される領域である。
ここで、ＯＨＮ領域のｎチャネル型ＭＩＳＦＥＴは、領域ＨＮのｎチャネル型ＭＩＳＦＥＴと比較して、ドレイン構造は同じであるが、ソース構造が異なる形状に形成されている。領域ＯＨＮのｎチャネル型ＭＩＳＦＥＴのドレインは、その領域内に素子分離領域２が形成されており、これによりゲート電極とドレインとの間に発生する電界に対して高い耐圧まで耐えることできるように工夫された構造である。ソースはドレインに対して低い電圧が印加されるため、ドレインの構造のようにその領域内に素子分離領域２を形成しなくても耐圧が確保される。また、領域ＯＨＰのｐチャネル型ＭＩＳＦＥＴも同様である。このように領域ＯＨＮ、ＯＨＰのＭＩＳＦＥＴを形成することで、ソース領域の寸法を小さくレイアウトすることが可能となる。すなわち、ゲート長方向において、ソース領域の長さをドレイン領域の長さよりも小さくすることができる。従って、半導体装置の微細化を促進させることができる。
素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜を化学的機械研磨（Chemical Mechanical Polishing;ＣＭＰ）法で研磨、除去することによって、溝の内部に絶縁膜を残す。この素子分離溝２を形成することにより、基板１の主面には、素子分離溝２によって周囲を規定された活性領域が形成される。
続いて、フォトレジスト膜をマスクとして基板１にたとえばＢ（ホウ素）やＢＦ２（二フッ化ホウ素）等のイオンを２００ｋｅＶ程度のエネルギーで導入することにより、ｐ型の導電性を示す不純物を有する第１ｐ型ウエル３およびｐ型分離領域４を形成する。次いで、第１ｐ型ウエル３およびｐ型分離領域４の形成に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして基板１にたとえばＰ（リン）やＡｓ（ヒ素）等のイオンを３６０ｋｅＶ程度のエネルギーで導入することにより、ｎ型の導電性を示す不純物を有する第１ｎ型ウエル５を形成する。
次に、図３に示すように、フォトレジスト膜をマスクとして基板１にたとえばＰやＡｓ等のイオンを３６０ｋｅＶ程度のエネルギーで導入することにより、領域ＨＮ、ＯＨＮにｎ型の導電性を示す不純物を有する第２ｎ型ウエル６を形成する。続いて、第２ｎ型ウエル６の形成に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして基板１にたとえばＢやＢＦ２等のイオンを２００ｋｅＶ程度のエネルギーで導入することにより、領域ＨＰ、ＯＨＰにｐ型の導電性を示す不純物を有する第２ｐ型ウエル７を形成する。
次に、図４および図５に示すように、基板１に酸化処理を施した後、基板１の主面上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜を堆積することによってゲート絶縁膜８を形成する。続いて、フォトレジスト膜をマスクとしたウエットエッチングによってそのゲート絶縁膜８のうちＣＶＤ法で堆積した酸化シリコン膜をパターニングし、領域ＨＮ、ＨＰ、ＯＨＮ、ＯＨＰにゲート絶縁膜（第１ゲート絶縁膜）８を残す。
続いて、基板１上にＰやＡｓ等の不純物がドープされた多結晶シリコン膜（第１導電性膜）を堆積する。次いで、その多結晶シリコン膜に熱酸化処理を施してその表面に酸化シリコン膜を形成する。次いで、その酸化シリコン膜上に窒化シリコン膜を堆積した後、その窒化シリコン膜に熱酸化処理を施してその表面に酸化シリコン膜を形成することにより、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層から絶縁膜９を形成する。次いで、フォトレジスト膜をマスクとしたドライエッチングによりその窒化シリコン膜および多結晶シリコン膜をパターニングし、領域ＨＮにゲート電極１０Ａを形成し、領域ＨＰにゲート電極１０Ｂを形成し、領域ＯＨＮにゲート電極（第１ゲート電極）１０Ｃを形成し、領域ＯＨＰにゲート電極（第１ゲート電極）１０Ｄを形成し、領域ＣＡＰに容量素子の下部電極１０Ｅを形成する。
次に、図６および図７に示すように、フォトレジスト膜をマスクとして領域ＯＨＮおよび領域ＭＰにたとえばＰやＡｓ等のイオンを導入し、領域ＯＨＮにｎ型の導電性を示す不純物を有する第３ｎ型ウエル１１を形成し、領域ＭＰにｎ型の導電性を示す不純物を有する第４ｎ型ウエル１２を形成する。この時、ＰやＡｓ等のイオンの基板１への導入は複数回（たとえば３回）に分け、各回毎に導入時のエネルギーを変えることにより、各回毎にイオンの導入する深さを制御する。それにより、熱処理によって基板１内で不純物を拡散させる手段に比べて、不純物が不必要に拡散してしまう不具合を防ぐことが可能となる。
続いて、第３ｎ型ウエル１１および第４ｎ型ウエル１２の形成時に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして領域ＯＨＰおよび領域ＭＮにたとえばＢやＢＦ２等のイオンを導入し、領域ＯＨＰにｐ型の導電性を示す不純物を有する第３ｐ型ウエル１３を形成し、領域ＭＮにｐ型の導電性を示す不純物を有する第４ｐ型ウエル１４を形成する。この時も、第３ｎ型ウエル１１および第４ｎ型ウエル１２の形成時と同様に、ＢやＢＦ２等のイオンの基板１への導入は複数回に分け、各回毎に導入時のエネルギーを変えることにより、各回毎にイオンの導入する深さを制御する。
次に、図８および図９に示すように、フォトレジスト膜をマスクとして基板１にたとえばＢ等のイオンを導入し、領域ＬＮにｐ型の導電性を示す不純物を有する第５ｐ型ウエル１５を形成し、領域ＨＮ、ＯＨＮ、ＬＮにｐ型の導電性を示す不純物を有するｐ型半導体層１６を形成する。この時も、第３ｐ型ウエル１３および第４ｐ型ウエル１４の形成時と同様に、ＢやＢＦ２等のイオンの不純物の基板１への導入は複数回に分け、各回毎に導入時のエネルギーを変えることにより、各回毎にイオンの導入する深さを制御する。
続いて、フォトレジスト膜をマスクとして基板１にたとえばＰやＡｓ等のイオンを導入し、領域ＬＰにｎ型の導電性を示す不純物を有する第５ｎ型ウエル１７を形成し、領域ＨＰ、ＯＨＰ、ＬＰにｎ型の導電性を示す不純物を有するｎ型半導体層１８を形成する。この時も、第３ｎ型ウエル１１および第４ｎ型ウエル１２の形成時と同様に、ＰやＡｓ等のイオンの基板１への導入は複数回に分け、各回毎に導入時のエネルギーを変えることにより、各回毎にイオンの導入する深さを制御する。
次に、図１０および図１１に示すように、基板１に熱酸化処理を施すことにより、基板１の表面にゲート絶縁膜１９を形成する。続いて、基板１上に多結晶シリコン膜（第２導電性膜）を堆積した後、フォトレジスト膜をマスクとしたドライエッチングによってその多結晶シリコン膜をパターニングし、領域ＭＮにゲート電極２０Ａを形成し、領域ＭＰにゲート電極２０Ｂを形成し、領域ＬＮにゲート電極２０Ｃを形成し、領域ＬＰにゲート電極２０Ｄを形成し、領域ＣＡＰに容量素子の上部電極２０Ｅを形成する。ここまでの工程により、領域ＣＡＰには、下部電極１０Ｅおよび上部電極２０Ｅを容量電極とし、絶縁膜９を容量絶縁膜とする容量素子Ｃ１が形成される。
上記のような工程によれば、高耐圧のＭＩＳＦＥＴのゲート電極、ドレインが高耐圧のＭＩＳＦＥＴのゲート電極、および容量素子Ｃ１の下部電極１０Ｅを同一工程で一括して形成するので、これらを個別にパターニングする場合に比べて工程数を削減することができる。
しかしながら、ゲート電極２０Ａ〜２０Ｄとなる多結晶シリコン膜をパターニングした際には、多結晶シリコン膜は異方的にエッチングされるので、たとえば領域ＯＨＰを拡大した図１２に示すように、その多結晶シリコン膜は、ゲート電極１０Ｄの側壁にてサイドウォール２０Ｆとなって残る。後の工程において、第３ｐ型ウエル１３には、領域ＯＨＰのｐチャネル型ＭＩＳＦＥＴのソースとなるｐ型半導体領域が形成されるが、このｐ型半導体領域とゲート電極１０Ｄとがサイドウォール２０Ｆによって短絡されてしまう不具合が懸念される。
そこで、上記不具合を避けるために本発明者らが考えた本実施の形態の半導体集積回路装置の製造工程について図１３〜図３０を用いて説明する。
まず、図１３に示すように、前記図１および図２を用いて説明した工程と同様に、基板１の主面に素子分離溝２を形成する。この時、領域ＯＨＮ、ＯＨＰにおいては、基板１の主面に素子分離溝２Ａも形成する。この素子分離溝２Ａの役割および詳細な形成位置については、後の工程を説明する際に併せて説明する。続いて、前述の第１ｐ型ウエル３、ｐ型分離領域４および第１ｎ型ウエル５を形成する。
次に、図１４および図１５に示すように、フォトレジスト膜をマスクとして基板１にたとえばＰやＡｓ等のイオンを３６０ｋｅＶ程度のエネルギーで導入することにより、領域ＨＮ、ＯＨＮに第２ｎ型ウエル（第１半導体領域）６を形成し、領域ＭＰに前記図８で示した第４ｎ型ウエル１２と同様の機能を有する第４ｎ型ウエル６Ａを形成し、領域ＨＰ、ＯＨＰに前記図８で示したｎ型半導体層１８と同様の機能を有するｎ型半導体層６Ｂを形成する。続いて、第２ｎ型ウエル６、第４ｎ型ウエル６Ａおよびｎ型半導体層６Ｂの形成に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして基板１にたとえばＰやＡｓ等のイオンを２００ｋｅＶ程度のエネルギーで導入することにより、領域ＨＰ、ＯＨＰにｐ型の導電性を示す不純物を有する第２ｐ型ウエル（第１半導体領域）７を形成し、領域ＭＮに前記図７で示した第４ｐ型ウエル１４と同様の機能を有する第４ｐ型ウエル７Ａを形成し、領域ＨＮ、ＯＨＮに前記図８で示したｐ型半導体層１６と同様の機能を有するｐ型半導体層７Ｂを形成する。図１〜図１２を用いて説明した工程では、第２ｎ型ウエル６（第２ｐ型ウエル７）を形成する工程と、第４ｎ型ウエル６Ａおよびｎ型半導体層６Ｂ（第４ｐ型ウエル７Ａおよびｐ型半導体層７Ｂ）を形成する工程とは別工程であったが、これらを一括して形成することにより本実施の形態の半導体集積回路装置の製造工程数を削減することができる。また、第２ｎ型ウエル６および第４ｎ型ウエル６Ａの深さは等しい。第２ｐ型ウエル７および第４ｐ型ウエル７Ａの深さも同様である。
次に、図１６および図１７に示すように、前記図４および図５を用いて説明した工程と同様の工程により、ゲート絶縁膜８、ゲート電極１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、容量素子の下部電極１０Ｅ、および絶縁膜９を形成する。この時、ゲート長方向における、領域ＨＮ、ＨＰ、ＯＨＮ、ＯＨＰのＭＩＳＦＥＴのゲート電極１０Ａ、１０Ｂ、１０Ｃ、１０Ｄの端部は、素子分離溝２上に配置されるように形成される。すなわち、後の工程で形成される領域ＯＨＮ、ＯＨＰのＭＩＳＦＥＴのソース・ドレイン領域内に素子分離溝２を含む構造としており、その理由は先の図１〜１２で説明したものと同様である。また、先の図１〜１２に示した領域ＯＨＮ、ＯＨＰのＭＩＳＦＥＴでは、そのソース領域内に素子分離溝２が形成されていないが、本例ではソース領域内にも素子分離溝２（後述の素子分離溝２Ａ）を形成している。その理由は図１２で示した問題点を解決するためのものである。また、本例の領域ＯＨＮ、ＯＨＰのＭＩＳＦＥＴでは、そのゲート長方向において、ソース領域に形成された素子分離溝２Ａの幅は、ドレイン領域に形成された素子分離溝２の幅よりも小さい。この時、領域ＨＮ、ＨＰのＭＩＳＦＥＴのソース・ドレイン領域内に形成された素子分離溝２は、領域ＯＨＮ、ＯＨＰのＭＩＳＦＥＴのドレイン領域内に形成された素子分離溝２の幅と同サイズである。従って、ソース領域の素子分離溝２Ａをこのように形成することで、前述の短絡問題を解決すると共に、ＭＩＳＦＥＴのサイズを可能な限り縮小することができる。すなわち、半導体集積装置の歩留まりを向上させると共に、微細化を促進させることができる。
次に、図１８および図１９に示すように、前記図８および図９を用いて説明した工程と同様の工程により領域ＬＮに第５ｐ型ウエル（第１ウエル領域）１５を形成する。また、この時、領域ＯＨＰにおいては、ｐ型ＭＩＳＦＥＴのソースとしてｐ型半導体層１５Ａが形成される。すなわち、このｐ型半導体層１５ＡはＬＮ領域の第５ｐ型ウエル１５と同工程で形成される。また、このｐ型半導体層１５Ａと第５ｐ型ウエル１５の深さは等しい。これは、後述する領域ＬＰのｎ型半導体層１７およびＯＨＮ領域のソース領域となるｎ型半導体層１７Ａについても同様である。
この第５ｐ型ウエル１５およびｐ型半導体層１５Ａは濃度の異なる３層のウエルから構成されている。この３層のウエルの濃度は、基板の表面から深さ方向に向かって、１層目（基板に近い層）、３層目（基板表面から最も深い位置の層）、２層目（１層目と３層目の間の層）の順に高濃度となるように形成されている。
１層目のウエルは主に領域ＬＮのＭＩＳＦＥＴのしきい値調整用として形成されており、ＢＦ２等をイオン注入することで形成されている。また、１層目のウエルの深さは、素子分離溝２（２Ａ）の深さよりも浅い位置に形成されている。
３層目のウエルは素子分離溝２（２Ａ）の深さよりも深い位置に形成されており、Ｂ等をイオン注入することで形成されている。この３層目のウエルを高濃度とする理由は、素子分離溝２上に形成されるゲート電極２０と基板間の寄生容量を低減させるためである。すなわち、この３層目の不純物濃度が、たとえば、２層目のウエルと比較して薄く形成されると、上記の寄生容量が増加し、リーク電流が発生するおそれがある。
また、後述する領域ＬＰのｎ型半導体層１７および領域ＯＨＮのソース領域となるｎ型半導体層１７Ａも同様な目的で形成されている。
領域ＯＨＰを拡大した図２０に示すように、ｐ型半導体層１５Ａを形成する際のフォトレジスト膜をマスクとして基板１にたとえばＢやＢＦ２等のイオンを導入することにより、ｐ型半導体層１５Ａの下部にｐ型の導電性を示すｐ型半導体層１５Ｂを形成し、これらｐ型半導体層１５Ａ、１５Ｂから前記図６を用いて説明した第３ｐ型ウエル１３と同様の機能を有する第３ｐ型ウエル（第２半導体領域）１５Ｃを形成する。第３ｐ型ウエル１５Ｃは、素子分離溝２Ａより深く形成する必要があるが、ｐ型半導体層１５Ａのみから第３ｐ型ウエル１５Ｃを形成しようとすると、第３ｐ型ウエル１５Ｃが素子分離溝２Ａより深く形成されない不具合が懸念される。そこで、ｐ型半導体層１５Ａを形成した時より大きいエネルギーでＢやＢＦ２等のイオンを基板１に導入することでｐ型半導体層１５Ｂを形成することにより、第３ｐ型ウエル１５Ｃを素子分離溝２Ａより深く形成することが可能となる。
続いて、前記図８および図９を用いて説明した工程と同様の工程により領域ＬＰに第５ｎ型ウエル（第１ウエル領域）１７を形成する。また、この時、領域ＯＨＮにおいては前記図８に示した第３ｎ型ウエル１１と同様の機能を有する第３ｎ型ウエル１７Ａを形成する（図１８および図１９参照）。この時も領域ＬＮに第５ｐ型ウエルを形成した時と同様に、ｎ型半導体層１７Ａを形成する際のフォトレジスト膜をマスクとして基板１にｎ型半導体層１７Ａを形成した時より大きいエネルギーでＰやＡｓ等のイオンを導入することにより、ｎ型半導体層１７Ａの下部にｎ型の導電性を示す不純物を有するｎ型半導体層１７Ｂを形成する。
次に、図２１および図２２に示すように、前記図１０および図１１を用いて説明した工程と同様の工程によりゲート絶縁膜（第２ゲート絶縁膜）１９、ゲート電極（第２ゲート電極）２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、および容量素子の上部電極２０Ｅを形成する。ここまでの工程により、領域ＣＡＰには、下部電極１０Ｅおよび上部電極２０Ｅを容量電極とし、絶縁膜９を容量絶縁膜とする容量素子Ｃ１を形成することができる。また、各ゲート電極１０、２０のゲート長方向における長さは、ゲート電極１０Ａ〜１０Ｄが最も長く、次いでゲート電極２０Ａ〜２０Ｂが長く、ゲート電極１０Ｃ〜１０Ｄが最も短く形成されている。
ここで、領域ＯＨＰを拡大した図２３に示すように、本実施の形態においては、ゲート電極１０Ｄの側壁下の素子分離溝２Ａの幅ｗ１が、ゲート電極１０Ｄの延在する方向と直行する方向、すなわちゲート長方向（第１の方向）において、ゲート電極２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、および容量素子の上部電極２０Ｅとなった多結晶シリコン膜の膜厚（ｔ１）と、ゲート絶縁膜８の膜厚（ｔ２）と、ゲート電極１０Ｄの加工上の位置合わせ余裕寸法（ｔ３）との和より大きくなるようにし、平面においてゲート電極１０Ｄと重ならない領域ではその多結晶シリコン膜の膜厚（ｔ１）より大きくなるように素子分離溝２Ａを予め形成しておく。それにより、サイドウォール２０Ｆは、素子分離溝２Ａ上にのみ残すことが可能となるので、ドレインが高耐圧のｐチャネル型ＭＩＳＦＥＴのソースとなるｐ型半導体領域とゲート電極１０Ｄとがサイドウォール２０Ｆによって短絡されてしまう不具合を防ぐことが可能となる。
次に、図２４に示すように、フォトレジスト膜をマスクとして領域ＭＰにＢやＢＦ２等のイオンを導入することにより、ｐ型の導電性を示す不純物を有するｐ−型半導体領域２１を形成する。次いで、そのｐ−型半導体領域２１の形成に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして領域ＭＮにＰやＡｓ等のイオンを導入することにより、ｎ型の導電性を示す不純物を有するｎ−型半導体領域２２を形成する。
続いて、フォトレジスト膜をマスクとして領域ＬＰにＢやＢＦ２等のイオンを導入することにより、ｐ型の導電性を示す不純物を有するｐ−型半導体領域（第３半導体領域）２３を形成する。次いで、そのｐ−型半導体領域２３の形成に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして領域ＬＮにＰやＡｓ等のイオンを導入することにより、ｎ型の導電性を示す不純物を有するｎ−型半導体領域（第３半導体領域）２４を形成する。
次に、図２５および図２６に示すように、基板１上に酸化シリコン膜を堆積した後、その酸化シリコン膜を異方的にエッチングすることによって、ゲート電極２０Ａ、２０Ｂ、２０Ｃ、２０Ｄの側壁にサイドウォールスペーサを形成する。次いで、フォトレジスト膜をマスクとして基板１にＰやＡｓ等のイオンを導入することにより、ｎ型の導電性を示す不純物を有するｎ＋型半導体領域（第３半導体領域）２５を形成する。次いで、そのｎ＋型半導体領域２５の形成に用いたフォトレジスト膜を除去した後、改めてフォトレジスト膜をマスクとして基板１にＢやＢＦ２等のイオンを導入することにより、ｐ型の導電性を示す不純物を有するｐ＋型半導体領域（第３半導体領域）２６を形成する。ここまでの工程により、領域ＨＮにはｎ＋型半導体領域２５および第３ｎ型ウエル１７Ａをソースまたはドレインとする高耐圧のｎチャネル型ＭＩＳＦＥＴを形成し、領域ＨＰにはｐ＋型半導体領域２６および第２ｐ型ウエル７をソースまたはドレインとする高耐圧のｐチャネル型ＭＩＳＦＥＴを形成し、領域ＯＨＮにはｎ＋型半導体領域２５、第３ｎ型ウエル１７Ａおよびｎ型半導体層１７Ｂをソースとし、ｎ＋型半導体領域２５および第２ｎ型ウエル６をドレインとするドレインが高耐圧のｎチャネル型ＭＩＳＦＥＴを形成し、領域ＯＨＰにはｐ＋型半導体領域２６、ｐ型ウエル１５Ａおよびｐ型半導体層１５Ｂをソースとし、ｐ＋型半導体領域２６および第２ｐ型ウエル７をドレインとするドレインが高耐圧のｐチャネル型ＭＩＳＦＥＴを形成し、領域ＭＮにはｎ＋型半導体領域２５およびｎ−型半導体領域２２をソースまたはドレインとする中耐圧（６Ｖ程度）のｎチャネル型ＭＩＳＦＥＴを形成し、領域ＭＰにはｐ＋型半導体領域２６およびｐ−型半導体領域２１をソースまたはドレインとする中耐圧のｐチャネル型ＭＩＳＦＥＴを形成し、領域ＬＮにはｎ＋型半導体領域２５およびｎ−型半導体領域２４をソースまたはドレインとする低耐圧（１．５Ｖ程度）のｎチャネル型ＭＩＳＦＥＴを形成し、領域ＬＰにはｐ＋型半導体領域２６およびｐ−型半導体領域２３をソースまたはドレインとする低耐圧のｐチャネル型ＭＩＳＦＥＴを形成することができる。
次に、図２７および図２８に示すように、基板１上に金属膜としてＣｏ（コバルト）膜を堆積する。次いで、基板１に熱処理を施すことによってＣｏ膜とＳｉ（シリコン）とを反応させることにより、ゲート電極２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、上部電極２０Ｅ、ｎ＋型半導体領域２５、およびｐ＋型半導体領域２６の表面にシリサイド膜としてＣｏＳｉ２膜２７を形成する。これらのシリサイド膜を形成することで、各ゲート電極表面および半導体領域表面の接触抵抗を低減することができる。また、本実施の形態では、シリサイド膜としてＣｏを用いたＣｏＳｉ２膜を例示したが、他の材料としてＮｉ(ニッケル)、Ｍｏ（モリブデン）等を用いても同様の効果を得られる。
このようにして、各領域のＭＩＳＦＥＴが完成する。領域ＯＨＮ、ＯＨＰのＭＩＳＦＥＴについては、そのソース領域の構造とドレイン領域の構造が異なっている。すなわち、ソース領域内とドレイン領域内には素子分離溝２Ａが形成されているが、ソース、ドレイン領域で各々そのサイズが異なっている。この理由および効果については前述した通りである。
また、ソース領域を構成する半導体層はドレイン領域を構成する半導体層とは別工程で形成されたものであり、別構造となっている。言い換えれば、ソース領域とドレイン領域は非対称の構造であり、その濃度分布も異なるように形成されている。この理由および効果については前述した通りである。
次に、図２９および図３０に示すように、基板１上に膜厚５０ｎｍ程度の窒化シリコン膜および膜厚１５００ｎｍ程度の酸化シリコン膜を順次堆積することにより絶縁膜２８を形成する。次いで、フォトレジスト膜をマスクとしてその絶縁膜２８をエッチングすることにより、絶縁膜２８にｎ＋型半導体領域２５およびｐ＋型半導体領域２６のそれぞれに達するコンタクトホールを形成する。
続いて、上記コンタクトホール内を含む基板１上に窒化チタン膜を堆積する。次いで、基板１上にコンタクトホール内を埋め込むＷ（タングステン）膜を堆積する。次いで、基板１上のＷ膜および窒化チタン膜をＣＭＰ（Chemical Mechanical Polishing）法で除去し、Ｗ膜および窒化チタン膜をコンタクトホール内に残すことにより、コンタクトホール内にｎ＋型半導体領域２５およびｐ＋型半導体領域２６のそれぞれに電気的に接続するプラグ２９を形成する。
続いて、基板１上に膜厚１０ｎｍ程度のＴｉ（チタン）膜、膜厚３０ｎｍ程度の窒化チタン膜、膜厚４００ｎｍ程度のＡｌ（アルミニウム）膜、膜厚１０ｎｍ程度のＴｉ膜、および膜厚２０ｎｍ程度の窒化チタン膜を順次積層する。次いで、この積層膜をフォトレジスト膜をマスクとしてエッチングすることにより、各プラグ２９と電気的に接続する配線３０を形成し、本実施の形態の半導体集積回路装置を製造する。なお、配線３０の主導電層をＡｌ膜とした場合について説明したが、Ｃｕ（銅）を所定量含んだＡｌ合金膜を用いてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体集積回路装置およびその製造方法は、たとえばＬＣＤドライバを含む半導体集積回路装置をはじめとする、同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成された半導体集積回路装置およびその製造工程に適用することができる。
本発明の一実施の形態である半導体集積回路装置の製造方法と比較検討した半導体集積回路装置の製造方法を説明する要部断面図である。 本発明の一実施の形態である半導体集積回路装置の製造方法と比較検討した半導体集積回路装置の製造方法を説明する要部断面図である。 図１に続く半導体集積回路装置の製造工程中の要部断面図である。 図３に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の製造方法と比較検討した半導体集積回路装置の製造方法を説明する要部断面図である。 図４に続く半導体集積回路装置の製造工程中の要部断面図である。 図５に続く半導体集積回路装置の製造工程中の要部断面図である。 図６に続く半導体集積回路装置の製造工程中の要部断面図である。 図７に続く半導体集積回路装置の製造工程中の要部断面図である。 図８に続く半導体集積回路装置の製造工程中の要部断面図である。 図９に続く半導体集積回路装置の製造工程中の要部断面図である。 図１０中の要部領域を拡大して示した断面図である。 本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。 図１３に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。 図１４に続く半導体集積回路装置の製造工程中の要部断面図である。 図１５に続く半導体集積回路装置の製造工程中の要部断面図である。 図１６に続く半導体集積回路装置の製造工程中の要部断面図である。 図１７に続く半導体集積回路装置の製造工程中の要部断面図である。 図１８中の要部領域を拡大して示した断面図である。 図１８に続く半導体集積回路装置の製造工程中の要部断面図である。 図１９に続く半導体集積回路装置の製造工程中の要部断面図である。 図２１中の要部領域を拡大して示した断面図である。 図２２に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。 図２４に続く半導体集積回路装置の製造工程中の要部断面図である。 図２５に続く半導体集積回路装置の製造工程中の要部断面図である。 図２６に続く半導体集積回路装置の製造工程中の要部断面図である。 図２７に続く半導体集積回路装置の製造工程中の要部断面図である。 図２８に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明者らが検討した同一の基板上に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとを形成する工程について説明する要部断面図である。 図３１に続く本発明者らが検討した同一の基板上に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとを形成する工程について説明する要部断面図である。 図３２に続く本発明者らが検討した同一の基板上に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとを形成する工程について説明する要部断面図である。 図３３に続く本発明者らが検討した同一の基板上に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとを形成する工程について説明する要部断面図である。 図３４に続く本発明者らが検討した同一の基板上に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとを形成する工程について説明する要部断面図である。
符号の説明
１ 基板
２ 素子分離溝
２Ａ 素子分離溝（素子分離領域）
３ 第１ｐ型ウエル
４ ｐ型分離領域
５ 第１ｎ型ウエル
６ 第２ｎ型ウエル（第１半導体領域）
６Ａ 第４ｎ型ウエル
６Ｂ ｎ型半導体層
７ 第２ｐ型ウエル（第１半導体領域）
７Ａ 第４ｐ型ウエル
８ ゲート絶縁膜（第１ゲート絶縁膜）
９ 絶縁膜
１０Ａ、１０Ｂ ゲート電極
１０Ｃ、１０Ｄ ゲート電極（第１ゲート電極）
１０Ｅ 下部電極
１１ 第３ｎ型ウエル
１２ 第４ｎ型ウエル
１３ 第３ｐ型ウエル
１４ 第４ｐ型ウエル
１５ 第５ｐ型ウエル（第１ウエル領域）
１５Ａ ｐ型半導体層
１５Ｂ ｐ型半導体層
１５Ｃ 第３ｐ型ウエル（第２半導体領域）
１６ ｐ型半導体層
１７ 第５ｎ型ウエル（第１ウエル領域）
１７Ａ 第３ｎ型ウエル
１７Ｂ ｎ型半導体層
１８ ｎ型半導体層
１９ ゲート絶縁膜（第２ゲート絶縁膜）
２０Ａ〜２０Ｄ ゲート電極（第２ゲート電極）
２０Ｅ 上部電極
２０Ｆ サイドウォール
２１ ｐ−型半導体領域
２２ ｎ−型半導体領域
２３ ｐ−型半導体領域（第３半導体領域）
２４ ｎ−型半導体領域（第３半導体領域）
２５ ｎ＋型半導体領域（第３半導体領域）
２６ ｐ＋型半導体領域（第３半導体領域）
２７ ＣｏＳｉ２膜
２８ 絶縁膜
２９ プラグ
３０ 配線
１０１ 基板
１０２ 素子分離領域
１０３ ｎ型分離領域
１０４ ｐ型ウエル
１０５ 酸化シリコン膜
１０６ 多結晶シリコン膜
１０６Ａ 下部電極
１０６Ｂ ゲート電極
１０７ 絶縁膜
１０８ ｎ型半導体層
１０９ ｎ型ウエル
１１０ ゲート酸化膜
１１１ ゲート電極
１１２ 上部電極
Ｃ１ 容量素子

Claims (5)

  1. 同一の半導体基板上において、第１領域にドレインの耐圧がソースの耐圧より低い第１ＭＩＳＦＥＴと、第２領域に前記第１ＭＩＳＦＥＴよりも耐圧の低い第２ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
    （ａ）前記半導体基板の主面に素子分離領域を形成する工程、
    （ｂ）前記半導体基板の前記第１領域に不純物イオンを導入して前記第１ＭＩＳＦＥＴのドレインが形成される第１半導体領域を形成する工程、
    （ｃ）前記半導体基板の前記第１領域の前記主面に第１ゲート絶縁膜を形成する工程、
    （ｄ）前記第１ゲート絶縁膜上に第１導電性膜を堆積し、前記第１導電性膜をパターニングすることによって前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
    （ｅ）前記半導体基板に不純物イオンを導入し、前記第２領域に第１ウエル領域を形成し、前記第１領域に前記第１ＭＩＳＦＥＴのソースが形成される第２半導体領域を形成する工程、
    （ｆ）前記第２半導体領域の下部に不純物イオンを導入し、前記第２半導体領域を前記素子分離領域より深く拡張する工程、
    （ｇ）前記（ｄ）工程後、前記半導体基板の前記第２領域の前記主面に第２ゲート絶縁膜を形成する工程、
    （ｈ）前記第２ゲート絶縁膜上に第２導電性膜を堆積し、前記第２導電性膜をパターニングすることによって前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    （ｉ）前記半導体基板の前記第２領域に不純物イオンを導入して前記第２ＭＩＳＦＥＴのソース、ドレインとなる第３半導体領域を形成する工程、
    を含み、
    前記素子分離領域は、前記第１ゲート電極の側壁下に配置され、前記第１ゲート電極の延在方向と直行する第１の方向での幅が平面で前記第１ゲート電極と重ならない領域で前記第２導電性膜の膜厚より大きくなるように形成することを特徴とする半導体集積回路装置の製造方法。
  2. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第２半導体領域は、前記第１ゲート電極下において平面で前記素子分離領域と隣接するように形成することを特徴とする半導体集積回路装置の製造方法。
  3. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第２半導体領域は、前記第２ＭＩＳＦＥＴのウエル領域で形成することを特徴とする半導体集積回路装置の製造方法。
  4. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第１の方向において、前記第２半導体領域側の前記素子分離領域の幅は、前記第１半導体領域側の前記素子分離領域の幅よりも小さいことを特徴とする半導体集積回路装置の製造方法。
  5. 請求項１記載の半導体集積回路装置の製造方法において、
    前記（ｈ）工程においては、前記第１ゲート電極の側壁に、前記第２導電性膜よりなるサイドウォールが形成されていることを特徴とする半導体集積回路装置の製造方法。
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