JP2002198439A - 半導体装置および携帯電子機器 - Google Patents
半導体装置および携帯電子機器Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ＤＴＭＯＳおよび基板バイアス可変トランジ
スタを用いた半導体装置および携帯電子機器を低消費電
力化すること。 【解決手段】 １つのＰ型の半導体基板１１にＮ型の深
いウェル領域１２を複数個形成する。Ｎ型の深いウェル
領域１２，１２をＰ型の半導体基板１１によって電気的
に分離する。Ｎ型の深いウェル領域１２の上に、Ｐ型の
深いウェル領域１３とＰ型の浅いウェル領域１５を形成
して、Ｎ型の基板バイアス可変トランジスタ２６を形成
する。Ｎ型の深いウェル領域１２の上に、Ｎ型の浅いウ
ェル領域１４を形成して、Ｐ型の基板バイアス可変トラ
ンジスタ２５を形成する。更に、Ｐ型のＤＴＭＯＳ２８
とＮ型のＤＴＭＯＳ２７を形成する。
スタを用いた半導体装置および携帯電子機器を低消費電
力化すること。 【解決手段】 １つのＰ型の半導体基板１１にＮ型の深
いウェル領域１２を複数個形成する。Ｎ型の深いウェル
領域１２，１２をＰ型の半導体基板１１によって電気的
に分離する。Ｎ型の深いウェル領域１２の上に、Ｐ型の
深いウェル領域１３とＰ型の浅いウェル領域１５を形成
して、Ｎ型の基板バイアス可変トランジスタ２６を形成
する。Ｎ型の深いウェル領域１２の上に、Ｎ型の浅いウ
ェル領域１４を形成して、Ｐ型の基板バイアス可変トラ
ンジスタ２５を形成する。更に、Ｐ型のＤＴＭＯＳ２８
とＮ型のＤＴＭＯＳ２７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
携帯電子機器に関する。より具体的には、動的閾値トラ
ンジスタおよび基板バイアス可変トランジスタを用いた
半導体装置と、この半導体装置を用いた携帯電子機器に
関する。
携帯電子機器に関する。より具体的には、動的閾値トラ
ンジスタおよび基板バイアス可変トランジスタを用いた
半導体装置と、この半導体装置を用いた携帯電子機器に
関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴを用いたＣＭＯＳ（相補型
ＭＯＳ）回路において消費電力を減少させるには、電源
電圧を下げることがもっとも有効である。しかし、単に
電源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下
して、回路の動作速度が遅くなる。この現象は、電源電
圧がトランジスタの閾値の３倍以下になると顕著になる
ことが知られている。この現象を防ぐためには、閾値を
低くすればよいが、そうするとＭＯＳＦＥＴのオフ時の
リーク電流が増大するという問題が生じることとなる。
そのため、上記問題が生じない範囲で閾値の下限が規定
される。この閾値の下限は、電源電圧の下限に対応する
ため、低消費電力化の限界を規定することとなる。
ＭＯＳ）回路において消費電力を減少させるには、電源
電圧を下げることがもっとも有効である。しかし、単に
電源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下
して、回路の動作速度が遅くなる。この現象は、電源電
圧がトランジスタの閾値の３倍以下になると顕著になる
ことが知られている。この現象を防ぐためには、閾値を
低くすればよいが、そうするとＭＯＳＦＥＴのオフ時の
リーク電流が増大するという問題が生じることとなる。
そのため、上記問題が生じない範囲で閾値の下限が規定
される。この閾値の下限は、電源電圧の下限に対応する
ため、低消費電力化の限界を規定することとなる。
【０００３】従来、上記問題を緩和するために、バルク
基板を用いたダイナミック閾値動作をする動的閾値トラ
ンジスタ（以下、ＤＴＭＯＳと言う。）が提案されてい
る（特開平１０−２２４６２号公報、Novel Bulk Thres
hold Voltage MOSFET(B-DTMOS) with Advanced Isolati
on(SITOS) and Gate to Shallow Well Contact(SSS-C)
Processes for Ultra Low Power Dual Gate CMOS, H.Ko
taki et al., IEDM Tech. Dig., p459, 1996）。上記Ｄ
ＴＭＯＳは、オン時に実効的な閾値が低下するため、低
電源電圧で高駆動電流が得られるという特徴を持つ。Ｄ
ＴＭＯＳの実効的な閾値が、オン時に低下するのは、ゲ
ート電極とウェル領域が電気的に短絡されているからで
ある。
基板を用いたダイナミック閾値動作をする動的閾値トラ
ンジスタ（以下、ＤＴＭＯＳと言う。）が提案されてい
る（特開平１０−２２４６２号公報、Novel Bulk Thres
hold Voltage MOSFET(B-DTMOS) with Advanced Isolati
on(SITOS) and Gate to Shallow Well Contact(SSS-C)
Processes for Ultra Low Power Dual Gate CMOS, H.Ko
taki et al., IEDM Tech. Dig., p459, 1996）。上記Ｄ
ＴＭＯＳは、オン時に実効的な閾値が低下するため、低
電源電圧で高駆動電流が得られるという特徴を持つ。Ｄ
ＴＭＯＳの実効的な閾値が、オン時に低下するのは、ゲ
ート電極とウェル領域が電気的に短絡されているからで
ある。
【０００４】以下、Ｎ型のＤＴＭＯＳの動作原理を説明
する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすること
で同様の動作をする。上記Ｎ型のＤＴＭＯＳにおいて、
ゲート電極の電位がローレベルにあるとき（オフ時）は
Ｐ型のウェル領域の電位もローレベルにあり、実効的な
閾値は通常のＭＯＳＦＥＴの場合と変わりない。したが
って、オフ電流値（オフリーク）は通常のＭＯＳＦＥＴ
の場合と同じである。
する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすること
で同様の動作をする。上記Ｎ型のＤＴＭＯＳにおいて、
ゲート電極の電位がローレベルにあるとき（オフ時）は
Ｐ型のウェル領域の電位もローレベルにあり、実効的な
閾値は通常のＭＯＳＦＥＴの場合と変わりない。したが
って、オフ電流値（オフリーク）は通常のＭＯＳＦＥＴ
の場合と同じである。
【０００５】一方、ゲート電極の電位がハイレベルにあ
る時（オン時）はＰ型のウェル領域の電位もハイレベル
になり、基板バイアス効果により実効的な閾値が低下
し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加
する。このため、低電源電圧で低リーク電流を維持しな
がら大きな駆動電流を得ることができる。
る時（オン時）はＰ型のウェル領域の電位もハイレベル
になり、基板バイアス効果により実効的な閾値が低下
し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加
する。このため、低電源電圧で低リーク電流を維持しな
がら大きな駆動電流を得ることができる。
【０００６】ＤＴＭＯＳはゲート電極とウェル領域が電
気的に短絡されている。このため、ゲート電極の電位が
変化すると、ウェルの電位も同様に変化する。したがっ
て、各ＤＴＭＯＳのウェル領域は、隣接するＭＯＳＦＥ
Ｔのウェル領域と互いに電気的に分離されていなければ
ならない。そのため、ウェル領域は、互いに導電型の異
なる浅いウェル領域と深いウェル領域とからなる。なお
かつ、各ＤＴＭＯＳの浅いウェル領域は、素子分離領域
により互いに電気的に分離されている。
気的に短絡されている。このため、ゲート電極の電位が
変化すると、ウェルの電位も同様に変化する。したがっ
て、各ＤＴＭＯＳのウェル領域は、隣接するＭＯＳＦＥ
Ｔのウェル領域と互いに電気的に分離されていなければ
ならない。そのため、ウェル領域は、互いに導電型の異
なる浅いウェル領域と深いウェル領域とからなる。なお
かつ、各ＤＴＭＯＳの浅いウェル領域は、素子分離領域
により互いに電気的に分離されている。
【０００７】低電圧駆動でオフリークを抑え、かつ高駆
動電流を得るための従来の方法としては、スタンバイ時
とアクティブ時でウェルバイアスを変化させる方法もあ
る（特開平６−２１６３４６号公報、特開１０−３４０
９９８号公報）。
動電流を得るための従来の方法としては、スタンバイ時
とアクティブ時でウェルバイアスを変化させる方法もあ
る（特開平６−２１６３４６号公報、特開１０−３４０
９９８号公報）。
【０００８】以下、スタンバイ時とアクティブ時でウェ
ルバイアスを変化させるＭＯＳＦＥＴを、基板バイアス
可変トランジスタと言う。
ルバイアスを変化させるＭＯＳＦＥＴを、基板バイアス
可変トランジスタと言う。
【０００９】以下、Ｎ型の基板バイアス可変トランジス
タの動作原理を説明する。なお、Ｐ型の基板バイアス可
変トランジスタは、極性を逆にすることで同様の動作を
する。Ｎ型の基板バイアス可変トランジスタにおいて、
回路がアクティブ状態にあるときは、バイアス発生回路
よりＰ型のウェル領域に０Ｖまたは正の電圧を印加する
（ソースの電位を基準とする）。Ｐ型のウェル領域に正
の電圧を印加した場合は、基板バイアス効果により実効
的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場
合に比べて増加する。また、回路がスタンドバイ状態に
あるときは、バイアス発生回路よりＰ型のウェル領域に
負の電圧を印加する。これにより、基板バイアス効果に
より実効的な閾値が増大し、オフリークは通常のＭＯＳ
ＦＥＴまたはＤＴＭＯＳに比べて減少する。
タの動作原理を説明する。なお、Ｐ型の基板バイアス可
変トランジスタは、極性を逆にすることで同様の動作を
する。Ｎ型の基板バイアス可変トランジスタにおいて、
回路がアクティブ状態にあるときは、バイアス発生回路
よりＰ型のウェル領域に０Ｖまたは正の電圧を印加する
（ソースの電位を基準とする）。Ｐ型のウェル領域に正
の電圧を印加した場合は、基板バイアス効果により実効
的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場
合に比べて増加する。また、回路がスタンドバイ状態に
あるときは、バイアス発生回路よりＰ型のウェル領域に
負の電圧を印加する。これにより、基板バイアス効果に
より実効的な閾値が増大し、オフリークは通常のＭＯＳ
ＦＥＴまたはＤＴＭＯＳに比べて減少する。
【００１０】通常、基板バイアス可変トランジスタを用
いた回路では、回路ブロック毎にアクティブ状態かスタ
ンドバイ状態かが選択される。これは、各素子毎にバイ
アス発生回路を設けた場合、素子数と回路面積が著しく
増大するためである。以上の理由から、回路ブロック内
では、Ｎ型ＭＯＳＦＥＴのＰ型のウェル領域は共通であ
る（Ｐ型ＭＯＳＦＥＴのＮ型のウェル領域も同様であ
る）。したがって、アクティブ状態にある回路ブロック
内では、全てのＮ型ＭＯＳＦＥＴのウェル領域に０Ｖま
たは正の電圧が印加されており、通常のＭＯＳＦＥＴま
たはＤＴＭＯＳに比べてオフリークが増大する（Ｐ型Ｍ
ＯＳＦＥＴも同様である）。
いた回路では、回路ブロック毎にアクティブ状態かスタ
ンドバイ状態かが選択される。これは、各素子毎にバイ
アス発生回路を設けた場合、素子数と回路面積が著しく
増大するためである。以上の理由から、回路ブロック内
では、Ｎ型ＭＯＳＦＥＴのＰ型のウェル領域は共通であ
る（Ｐ型ＭＯＳＦＥＴのＮ型のウェル領域も同様であ
る）。したがって、アクティブ状態にある回路ブロック
内では、全てのＮ型ＭＯＳＦＥＴのウェル領域に０Ｖま
たは正の電圧が印加されており、通常のＭＯＳＦＥＴま
たはＤＴＭＯＳに比べてオフリークが増大する（Ｐ型Ｍ
ＯＳＦＥＴも同様である）。
【００１１】基板バイアス可変トランジスタを用いた回
路では、回路ブロック内のＭＯＳＦＥＴのウェル領域は
共通にしなければならない。そのため素子分離領域の底
面の深さは、ＭＯＳＦＥＴのソース領域およびドレイン
領域と浅いウェル領域との接合の深さよりも深く、か
つ、ウェル領域の下端の深さより浅く設定される。
路では、回路ブロック内のＭＯＳＦＥＴのウェル領域は
共通にしなければならない。そのため素子分離領域の底
面の深さは、ＭＯＳＦＥＴのソース領域およびドレイン
領域と浅いウェル領域との接合の深さよりも深く、か
つ、ウェル領域の下端の深さより浅く設定される。
【００１２】上記ＤＴＭＯＳと上記基板バイアス可変ト
ランジスタを組み合わせて、それぞれの長所を生かす技
術が開示されている（特開平１０−３４０９９８号公
報）。
ランジスタを組み合わせて、それぞれの長所を生かす技
術が開示されている（特開平１０−３４０９９８号公
報）。
【００１３】この技術で作成された素子の断面図を図１
０に示す。図１０中、１１は半導体Ｐ型基板、１２はＮ
型の深いウェル領域、１３はＰ型の深いウェル領域、１
４はＮ型の浅いウェル領域、１５はＰ型の浅いウェル領
域、１６は素子分離領域、１７はＮ型ＭＯＳＦＥＴのソ
ース領域、１８はＮ型ＭＯＳＦＥＴのドレイン領域、１
９はＰ型ＭＯＳＦＥＴのソース領域、２０はＰ型ＭＯＳ
ＦＥＴのドレイン領域、２１はＮ型の浅いウェル領域に
コンタクトをとるためのＮ+拡散層、２２はＰ型の浅い
ウェル領域にコンタクトをとるためのＰ+拡散層、２３
はゲート絶縁膜、２４はゲート電極、２５はＰ型の基板
バイアス可変トランジスタ、２６はＮ型の基板バイアス
可変トランジスタ、２７はＮ型のＤＴＭＯＳ、２８はＰ
型のＤＴＭＯＳ、２９はＰ型の基板バイアス可変トラン
ジスタへのウェルバイアス入力端子、３０はＮ型の基板
バイアス可変トランジスタへのウェルバイアス入力端
子、３１はＰ型の深いウェル領域の固定バイアス入力端
子をそれぞれ示している。なお、図示してはいないが、
Ｎ型のＤＴＭＯＳ２７ではゲート電極２４とＰ型の浅い
ウェル領域１５が、Ｐ型のＤＴＭＯＳ２８ではゲート電
極２４とＮ型の浅いウェル領域１４が、それぞれ電気的
に短絡されている。
０に示す。図１０中、１１は半導体Ｐ型基板、１２はＮ
型の深いウェル領域、１３はＰ型の深いウェル領域、１
４はＮ型の浅いウェル領域、１５はＰ型の浅いウェル領
域、１６は素子分離領域、１７はＮ型ＭＯＳＦＥＴのソ
ース領域、１８はＮ型ＭＯＳＦＥＴのドレイン領域、１
９はＰ型ＭＯＳＦＥＴのソース領域、２０はＰ型ＭＯＳ
ＦＥＴのドレイン領域、２１はＮ型の浅いウェル領域に
コンタクトをとるためのＮ+拡散層、２２はＰ型の浅い
ウェル領域にコンタクトをとるためのＰ+拡散層、２３
はゲート絶縁膜、２４はゲート電極、２５はＰ型の基板
バイアス可変トランジスタ、２６はＮ型の基板バイアス
可変トランジスタ、２７はＮ型のＤＴＭＯＳ、２８はＰ
型のＤＴＭＯＳ、２９はＰ型の基板バイアス可変トラン
ジスタへのウェルバイアス入力端子、３０はＮ型の基板
バイアス可変トランジスタへのウェルバイアス入力端
子、３１はＰ型の深いウェル領域の固定バイアス入力端
子をそれぞれ示している。なお、図示してはいないが、
Ｎ型のＤＴＭＯＳ２７ではゲート電極２４とＰ型の浅い
ウェル領域１５が、Ｐ型のＤＴＭＯＳ２８ではゲート電
極２４とＮ型の浅いウェル領域１４が、それぞれ電気的
に短絡されている。
【００１４】前記ＤＴＭＯＳ２７および２８では、浅い
ウェル領域１４および１５の電位がゲート電極２４の電
位に応じて変動する。浅いウェル領域１４および１５の
電位の変動が他の素子の浅いウェル領域に影響を与える
のを防ぐため、浅いウェル領域１４および１５の下に
は、浅いウェル領域１４および１５とは反対導電型の深
いウェル領域１３および１２を形成する。かつ、素子分
離領域１６を、互いに隣接する素子の浅いウェル領域１
４，１５を電気的に分離するに足る深さで形成する。こ
れにより、浅いウェル領域１４および１５は、隣接する
素子の浅いウェル領域１４および１５と電気的に分離さ
れる。一方、１つの回路ブロック内にある基板バイアス
可変トランジスタ２５，２６の浅いウェル領域１４，１
５は共通でなくてはならない。そのため、図１０中、Ｎ
型基板バイアス可変トランジスタ２６のＰ型の浅いウェ
ル領域１５の下部にはＰ型の深いウェル領域１３が形成
されており、このＰ型の深いウェル領域１３はＰ型の浅
いウェル領域１５と一体となって共通のウェル領域を構
成している。このＰ型の共通ウェル領域にはＮ型の基板
バイアス可変トランジスタ２６へのウェルバイアス入力
３０を介してアクティブ時とスタンドバイ時で異なる電
位が与えられる。他の回路ブロックもしくはＤＴＭＯＳ
部の素子に影響を与えないために、更に基板深くにＮ型
の深いウェル領域１２を形成している。これにより、Ｐ
型の深いウェル領域１３を電気的に分離している。
ウェル領域１４および１５の電位がゲート電極２４の電
位に応じて変動する。浅いウェル領域１４および１５の
電位の変動が他の素子の浅いウェル領域に影響を与える
のを防ぐため、浅いウェル領域１４および１５の下に
は、浅いウェル領域１４および１５とは反対導電型の深
いウェル領域１３および１２を形成する。かつ、素子分
離領域１６を、互いに隣接する素子の浅いウェル領域１
４，１５を電気的に分離するに足る深さで形成する。こ
れにより、浅いウェル領域１４および１５は、隣接する
素子の浅いウェル領域１４および１５と電気的に分離さ
れる。一方、１つの回路ブロック内にある基板バイアス
可変トランジスタ２５，２６の浅いウェル領域１４，１
５は共通でなくてはならない。そのため、図１０中、Ｎ
型基板バイアス可変トランジスタ２６のＰ型の浅いウェ
ル領域１５の下部にはＰ型の深いウェル領域１３が形成
されており、このＰ型の深いウェル領域１３はＰ型の浅
いウェル領域１５と一体となって共通のウェル領域を構
成している。このＰ型の共通ウェル領域にはＮ型の基板
バイアス可変トランジスタ２６へのウェルバイアス入力
３０を介してアクティブ時とスタンドバイ時で異なる電
位が与えられる。他の回路ブロックもしくはＤＴＭＯＳ
部の素子に影響を与えないために、更に基板深くにＮ型
の深いウェル領域１２を形成している。これにより、Ｐ
型の深いウェル領域１３を電気的に分離している。
【００１５】図１０中、Ｐ型基板バイアス可変トランジ
スタ２５のＮ型の浅いウェル領域１４の下部にはＮ型の
深いウェル領域１２が形成されており、このＮ型の深い
ウェル領域１２はＮ型の浅いウェル領域１４と一体とな
って共通のウェル領域を構成している。このＮ型の共通
ウェル領域にはＰ型の基板バイアス可変トランジスタ２
５へのウェルバイアスを与える入力端子２９を介してア
クティブ時とスタンドバイ時で異なる電位が与えられ
る。
スタ２５のＮ型の浅いウェル領域１４の下部にはＮ型の
深いウェル領域１２が形成されており、このＮ型の深い
ウェル領域１２はＮ型の浅いウェル領域１４と一体とな
って共通のウェル領域を構成している。このＮ型の共通
ウェル領域にはＰ型の基板バイアス可変トランジスタ２
５へのウェルバイアスを与える入力端子２９を介してア
クティブ時とスタンドバイ時で異なる電位が与えられ
る。
【００１６】図１１および図１２は、この従来技術の半
導体装置の、深いウェル領域の形成手順を示す。図１１
に示すように、フォトレジスト３３をマスクとして、Ｐ
型の深いウェル領域１３を形成するための不純物注入を
行い、次いで、更に深くＮ型の深いウェル領域１２ａを
形成するための不純物注入を行う。次に、図１２に示す
ように、フォトレジスト３４をマスクとして、Ｎ型の深
いウェル領域１２ｂを形成するための不純物注入を行
う。このとき、Ｎ型の深いウェル領域１２ｂの深さは、
Ｐ型の深いウェル領域１３の深さと同程度にする。以上
の工程で、Ｎ型の深いウェル領域１２ａと１２ｂは一体
化し、Ｐ型の深いウェル領域１３が電気的に分離され
る。
導体装置の、深いウェル領域の形成手順を示す。図１１
に示すように、フォトレジスト３３をマスクとして、Ｐ
型の深いウェル領域１３を形成するための不純物注入を
行い、次いで、更に深くＮ型の深いウェル領域１２ａを
形成するための不純物注入を行う。次に、図１２に示す
ように、フォトレジスト３４をマスクとして、Ｎ型の深
いウェル領域１２ｂを形成するための不純物注入を行
う。このとき、Ｎ型の深いウェル領域１２ｂの深さは、
Ｐ型の深いウェル領域１３の深さと同程度にする。以上
の工程で、Ｎ型の深いウェル領域１２ａと１２ｂは一体
化し、Ｐ型の深いウェル領域１３が電気的に分離され
る。
【００１７】このようにして、基板バイアス可変トラン
ジスタ２５，２６とＤＴＭＯＳ２７，２８を同一基板１
１上に形成し、それぞれの長所を生かした回路を実現す
ることができる。
ジスタ２５，２６とＤＴＭＯＳ２７，２８を同一基板１
１上に形成し、それぞれの長所を生かした回路を実現す
ることができる。
【００１８】
【発明が解決しようとする課題】図１０に示すＤＴＭＯ
Ｓ２７，２８と基板バイアス可変トランジスタ２５，２
６を組み合わせた従来の半導体装置では、Ｐ型の深いウ
ェル領域１３は電気的に分離することができるが、Ｎ型
の深いウェル領域１２は１枚の基板１１内で共通になっ
ている。したがって、同一基板１１内にＮ型の基板バイ
アス可変トランジスタ２６，２６，・・・・の回路ブロック
を複数作成することはできるが、Ｐ型の基板バイアス可
変トランジスタ２５，２５，・・・・の回路ブロックを複数
作成することはできない。そのため、複数の回路ブロッ
クを、アクティブ状態の回路ブロックとスタンドバイ状
態の回路ブロックに適切に分けることができない。例え
ば、Ｐ型の基板バイアス可変トランジスタ２５，２５，
・・・・の一部のみアクティブ状態にする必要がある場合で
も、Ｐ型の基板バイアス可変トランジスタ２５，２５・・
・・の全体がアクティブ状態になってしまい、リーク電流
が増加する。このため、消費電力が増加することとな
る。
Ｓ２７，２８と基板バイアス可変トランジスタ２５，２
６を組み合わせた従来の半導体装置では、Ｐ型の深いウ
ェル領域１３は電気的に分離することができるが、Ｎ型
の深いウェル領域１２は１枚の基板１１内で共通になっ
ている。したがって、同一基板１１内にＮ型の基板バイ
アス可変トランジスタ２６，２６，・・・・の回路ブロック
を複数作成することはできるが、Ｐ型の基板バイアス可
変トランジスタ２５，２５，・・・・の回路ブロックを複数
作成することはできない。そのため、複数の回路ブロッ
クを、アクティブ状態の回路ブロックとスタンドバイ状
態の回路ブロックに適切に分けることができない。例え
ば、Ｐ型の基板バイアス可変トランジスタ２５，２５，
・・・・の一部のみアクティブ状態にする必要がある場合で
も、Ｐ型の基板バイアス可変トランジスタ２５，２５・・
・・の全体がアクティブ状態になってしまい、リーク電流
が増加する。このため、消費電力が増加することとな
る。
【００１９】本発明は、上記問題を解決するべくなされ
たものであり、その目的は、ＤＴＭＯＳおよび基板バイ
アス可変トランジスタを用いた半導体装置および携帯電
子機器を低消費電力化することにある。
たものであり、その目的は、ＤＴＭＯＳおよび基板バイ
アス可変トランジスタを用いた半導体装置および携帯電
子機器を低消費電力化することにある。
【００２０】
【課題を解決するための手段】前記課題を解決するた
め、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板内に形成された複数個の第２導電型
の深いウェル領域と、前記第２導電型の深いウェル領域
内に形成された第１導電型の深いウェル領域と、前記第
１導電型の深いウェル領域上に形成された第1の第１導
電型の浅いウェル領域と、前記第１導電型の深いウェル
領域上に形成された第1の第２導電型の浅いウェル領域
と、前記第２導電型の深いウェル領域上に形成された第
２の第１導電型の浅いウェル領域と、前記第２導電型の
深いウェル領域上に形成された第２の第２導電型の浅い
ウェル領域と、素子分離領域と、前記第1の第１導電型
の浅いウェル領域上に形成された第２導電型の電界効果
トランジスタと、前記第1の第１導電型の浅いウェル領
域上に形成され、前記第２導電型の電界効果トランジス
タの基板バイアスを変化させるための入力端子と、前記
第2の第２導電型の浅いウェル領域上に形成された第１
導電型の電界効果トランジスタと、前記第2の第２導電
型の浅いウェル領域上に形成され、前記第１導電型の電
界効果トランジスタの基板バイアスを変化させるための
入力端子と、前記第2の第１導電型の浅いウェル領域上
に形成され、ゲート電極と前記第2の第１導電型の浅い
ウェル領域とが電気的に接続された第２導電型の動的閾
値トランジスタと、前記第1の第２導電型の浅いウェル
領域上に形成され、ゲート電極と前記第1の第２導電型
の浅いウェル領域とが電気的に接続された第１導電型の
動的閾値トランジスタとを具備し、前記第2の第１導電
型の浅いウェル領域は、前記素子分離領域と前記第２導
電型の深いウェル領域とにより、素子毎に電気的に分離
され、前記第1の第２導電型の浅いウェル領域は、前記
素子分離領域と前記第１導電型の深いウェル領域とによ
り、素子毎に分離されていることを特徴としている。
め、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板内に形成された複数個の第２導電型
の深いウェル領域と、前記第２導電型の深いウェル領域
内に形成された第１導電型の深いウェル領域と、前記第
１導電型の深いウェル領域上に形成された第1の第１導
電型の浅いウェル領域と、前記第１導電型の深いウェル
領域上に形成された第1の第２導電型の浅いウェル領域
と、前記第２導電型の深いウェル領域上に形成された第
２の第１導電型の浅いウェル領域と、前記第２導電型の
深いウェル領域上に形成された第２の第２導電型の浅い
ウェル領域と、素子分離領域と、前記第1の第１導電型
の浅いウェル領域上に形成された第２導電型の電界効果
トランジスタと、前記第1の第１導電型の浅いウェル領
域上に形成され、前記第２導電型の電界効果トランジス
タの基板バイアスを変化させるための入力端子と、前記
第2の第２導電型の浅いウェル領域上に形成された第１
導電型の電界効果トランジスタと、前記第2の第２導電
型の浅いウェル領域上に形成され、前記第１導電型の電
界効果トランジスタの基板バイアスを変化させるための
入力端子と、前記第2の第１導電型の浅いウェル領域上
に形成され、ゲート電極と前記第2の第１導電型の浅い
ウェル領域とが電気的に接続された第２導電型の動的閾
値トランジスタと、前記第1の第２導電型の浅いウェル
領域上に形成され、ゲート電極と前記第1の第２導電型
の浅いウェル領域とが電気的に接続された第１導電型の
動的閾値トランジスタとを具備し、前記第2の第１導電
型の浅いウェル領域は、前記素子分離領域と前記第２導
電型の深いウェル領域とにより、素子毎に電気的に分離
され、前記第1の第２導電型の浅いウェル領域は、前記
素子分離領域と前記第１導電型の深いウェル領域とによ
り、素子毎に分離されていることを特徴としている。
【００２１】このように、第２導電型の深いウェル領域
を複数個形成することにより、１つの基板上に、従来と
同様に第２導電型の基板バイアス電界効果トランジスタ
（基板バイアス可変トランジスタ）の回路ブロックを複
数個形成することができることに加えて、第１導電型の
基板バイアス電界効果トランジスタの回路ブロックを複
数個形成することができる。したがって、第１導電型の
基板バイアス電界効果トランジスタの回路ブロックと第
２導電型の基板バイアス電界効果トランジスタの回路ブ
ロックとの各々について、アクティブ状態にすべき回路
ブロックとスタンドバイ状態にすべき回路ブロックとを
適切に分けることができ、半導体装置を低消費電力化す
ることができる。
を複数個形成することにより、１つの基板上に、従来と
同様に第２導電型の基板バイアス電界効果トランジスタ
（基板バイアス可変トランジスタ）の回路ブロックを複
数個形成することができることに加えて、第１導電型の
基板バイアス電界効果トランジスタの回路ブロックを複
数個形成することができる。したがって、第１導電型の
基板バイアス電界効果トランジスタの回路ブロックと第
２導電型の基板バイアス電界効果トランジスタの回路ブ
ロックとの各々について、アクティブ状態にすべき回路
ブロックとスタンドバイ状態にすべき回路ブロックとを
適切に分けることができ、半導体装置を低消費電力化す
ることができる。
【００２２】本明細書において、第１導電型とは、Ｐ型
またはＮ型を意味する。また、第２導電型とは、第１導
電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味す
る。
またはＮ型を意味する。また、第２導電型とは、第１導
電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味す
る。
【００２３】１実施の形態では、前記複数個の第２導電
型の深いウェル領域は、前記第１導電型の半導体基板に
より電気的に分離されている。
型の深いウェル領域は、前記第１導電型の半導体基板に
より電気的に分離されている。
【００２４】前記実施の形態では、複数個の第２導電型
の深いウェル領域は、第１導電型の半導体基板により電
気的に分離されるので、複数個の第２導電型の深いウェ
ル領域は簡単安価に電気的に分離される。
の深いウェル領域は、第１導電型の半導体基板により電
気的に分離されるので、複数個の第２導電型の深いウェ
ル領域は簡単安価に電気的に分離される。
【００２５】１実施の形態では、前記複数個の第２導電
型の深いウェル領域間には、第１導電型の不純物領域が
形成され、前記複数個の第２導電型の深いウェル領域
は、前記第１導電型の半導体基板および前記第１導電型
の不純物領域により電気的に分離される。
型の深いウェル領域間には、第１導電型の不純物領域が
形成され、前記複数個の第２導電型の深いウェル領域
は、前記第１導電型の半導体基板および前記第１導電型
の不純物領域により電気的に分離される。
【００２６】前記実施の形態では、前記複数個の第２導
電型の深いウェル領域間に、第１導電型の不純物領域が
存在するので、前記複数の第２導電型の深いウェル領域
間のパンチスルーが抑制される。したがって、前記複数
の第２導電型の深いウェル領域間のマージンが小さくな
って、集積度を向上させることが可能となる。
電型の深いウェル領域間に、第１導電型の不純物領域が
存在するので、前記複数の第２導電型の深いウェル領域
間のパンチスルーが抑制される。したがって、前記複数
の第２導電型の深いウェル領域間のマージンが小さくな
って、集積度を向上させることが可能となる。
【００２７】１実施の形態では、前記複数個の第２導電
型の深いウェル領域間には、素子分離領域が形成され、
前記複数個の第２導電型の深いウェル領域は、前記第１
導電型の半導体基板および前記素子分離領域により電気
的に分離されている。
型の深いウェル領域間には、素子分離領域が形成され、
前記複数個の第２導電型の深いウェル領域は、前記第１
導電型の半導体基板および前記素子分離領域により電気
的に分離されている。
【００２８】前記実施の形態では、前記複数個の第２導
電型の深いウェル領域間に素子分離領域が存在するか
ら、ウェル領域（およびシリコン基板）と、ゲート配線
やメタル配線との寄生容量を減らすことができる。
電型の深いウェル領域間に素子分離領域が存在するか
ら、ウェル領域（およびシリコン基板）と、ゲート配線
やメタル配線との寄生容量を減らすことができる。
【００２９】１実施の形態では、前記複数個の第２導電
型の深いウェル領域間には、第１導電型の不純物領域お
よび素子分離領域が形成され、前記複数個の第２導電型
の深いウェル領域は、前記第１導電型の半導体基板、前
記第１導電型の不純物領域および素子分離領域により電
気的に分離されている。
型の深いウェル領域間には、第１導電型の不純物領域お
よび素子分離領域が形成され、前記複数個の第２導電型
の深いウェル領域は、前記第１導電型の半導体基板、前
記第１導電型の不純物領域および素子分離領域により電
気的に分離されている。
【００３０】前記実施の形態によれば、前記複数の第２
導電型の深いウェル領域間に、第１導電型の不純物領域
および素子分離領域が存在するので、前記第２導電型の
深いウェル領域間のマージンが小さくでき、かつ、ウェ
ル領域（およびシリコン基板）と、ゲート配線やメタル
配線との寄生容量を減らすことができる。
導電型の深いウェル領域間に、第１導電型の不純物領域
および素子分離領域が存在するので、前記第２導電型の
深いウェル領域間のマージンが小さくでき、かつ、ウェ
ル領域（およびシリコン基板）と、ゲート配線やメタル
配線との寄生容量を減らすことができる。
【００３１】１実施の形態では、前記複数個の第２導電
型の深いウェル領域は、前記第１導電型の電界効果トラ
ンジスタと前記第２導電型の電界効果トランジスタとの
間、前記第１導電型の電界効果トランジスタと前記第１
導電型の動的閾値トランジスタとの間、または、前記第
１導電型の電界効果トランジスタと前記第２導電型の動
的閾値トランジスタとの間において分離されている。
型の深いウェル領域は、前記第１導電型の電界効果トラ
ンジスタと前記第２導電型の電界効果トランジスタとの
間、前記第１導電型の電界効果トランジスタと前記第１
導電型の動的閾値トランジスタとの間、または、前記第
１導電型の電界効果トランジスタと前記第２導電型の動
的閾値トランジスタとの間において分離されている。
【００３２】前記実施の形態によれば、第１導電型の電
界効果トランジスタ（基板バイアス可変トランジスタ）
からなる回路ブロックにおける第２導電型の深いウェル
領域と、他の素子部（第２導電型の基板バイアス可変ト
ランジスタからなる回路ブロック、第１導電型の動的閾
値トランジスタ、および第２導電型の動的閾値トランジ
スタ）における第２導電型の深いウェル領域との間にお
いて、複数個の第２導電型の深いウェル領域は、電気的
に分離される。
界効果トランジスタ（基板バイアス可変トランジスタ）
からなる回路ブロックにおける第２導電型の深いウェル
領域と、他の素子部（第２導電型の基板バイアス可変ト
ランジスタからなる回路ブロック、第１導電型の動的閾
値トランジスタ、および第２導電型の動的閾値トランジ
スタ）における第２導電型の深いウェル領域との間にお
いて、複数個の第２導電型の深いウェル領域は、電気的
に分離される。
【００３３】したがって、１つの基板上に、第１導電型
の基板バイアス可変トランジスタの回路ブロックと第２
導電型の基板バイアス可変トランジスタの回路ブロック
とを夫々複数形成することができる上に、第２導電型の
深いウェル領域と他のウェル領域との接合容量を小さく
することができる。また、ラッチアップ現象を抑制する
ことが可能となる。
の基板バイアス可変トランジスタの回路ブロックと第２
導電型の基板バイアス可変トランジスタの回路ブロック
とを夫々複数形成することができる上に、第２導電型の
深いウェル領域と他のウェル領域との接合容量を小さく
することができる。また、ラッチアップ現象を抑制する
ことが可能となる。
【００３４】１実施の形態では、前記素子分離領域のう
ち、一方の側にある浅いウェル領域の導電型と他方の側
にある浅いウェル領域の導電型とが異なる素子分離領
域、または、一方の側にある深いウェル領域の導電型と
他方の側にある深いウェル領域の導電型とが異なると共
に、両側の前記深いウエル領域に接する素子分離領域の
幅をＡとし、一方の側にある浅いウェル領域の導電型と
他方の側にある浅いウェル領域の導電型とが同一であ
り、かつ、一方の側にある深いウェル領域の導電型と他
方の側にある深いウェル領域の導電型とが同一であると
共に、両側の前記深いウエル領域に接する素子分離領域
の幅をＢとするとき、Ａ＞Ｂである。
ち、一方の側にある浅いウェル領域の導電型と他方の側
にある浅いウェル領域の導電型とが異なる素子分離領
域、または、一方の側にある深いウェル領域の導電型と
他方の側にある深いウェル領域の導電型とが異なると共
に、両側の前記深いウエル領域に接する素子分離領域の
幅をＡとし、一方の側にある浅いウェル領域の導電型と
他方の側にある浅いウェル領域の導電型とが同一であ
り、かつ、一方の側にある深いウェル領域の導電型と他
方の側にある深いウェル領域の導電型とが同一であると
共に、両側の前記深いウエル領域に接する素子分離領域
の幅をＢとするとき、Ａ＞Ｂである。
【００３５】前記実施の形態によれば、ウェル領域間の
パンチスルーと、不純物の拡散による素子の閾値シフト
を抑制することができる。
パンチスルーと、不純物の拡散による素子の閾値シフト
を抑制することができる。
【００３６】１実施の形態では、前記素子分離領域のう
ち、一方の側にある浅いウェル領域の導電型と他方の側
にある浅いウェル領域の導電型とが異なる素子分離領
域、または、一方の側にある深いウェル領域の導電型と
他方の側にある深いウェル領域の導電型とが異なると共
に、両側の前記深いウエル領域に接する素子分離領域の
幅をＡとするとき、０．１８μｍ＜Ａ＜０．７μｍであ
る。
ち、一方の側にある浅いウェル領域の導電型と他方の側
にある浅いウェル領域の導電型とが異なる素子分離領
域、または、一方の側にある深いウェル領域の導電型と
他方の側にある深いウェル領域の導電型とが異なると共
に、両側の前記深いウエル領域に接する素子分離領域の
幅をＡとするとき、０．１８μｍ＜Ａ＜０．７μｍであ
る。
【００３７】前記実施の形態によれば、ウェル領域間の
パンチスルーと、不純物の拡散による素子の閾値シフト
を抑制することができる。
パンチスルーと、不純物の拡散による素子の閾値シフト
を抑制することができる。
【００３８】１実施の形態では、前記素子分離領域はＳ
ＴＩ(Shallow Trench Isolation)からなる。
ＴＩ(Shallow Trench Isolation)からなる。
【００３９】前記実施の形態によれば、前記素子分離領
域がＳＴＩからなるので、さまざまな幅の素子分離領域
を容易に形成することができ、ひいては、半導体装置を
簡単安価に製造できる。
域がＳＴＩからなるので、さまざまな幅の素子分離領域
を容易に形成することができ、ひいては、半導体装置を
簡単安価に製造できる。
【００４０】１実施の形態では、前記第１導電型の動的
閾値トランジスタと前記第２導電型の動的閾値トランジ
スタ、または前記第１導電型の電界効果トランジスタと
前記第２導電型の電界効果トランジスタ、または前記第
１導電型の動的閾値トランジスタと前記第２導電型の電
界効果トランジスタ、もしくは前記第１導電型の電界効
果トランジスタと前記第２導電型の動的閾値トランジス
タで相補型回路を構成している。
閾値トランジスタと前記第２導電型の動的閾値トランジ
スタ、または前記第１導電型の電界効果トランジスタと
前記第２導電型の電界効果トランジスタ、または前記第
１導電型の動的閾値トランジスタと前記第２導電型の電
界効果トランジスタ、もしくは前記第１導電型の電界効
果トランジスタと前記第２導電型の動的閾値トランジス
タで相補型回路を構成している。
【００４１】前記実施の形態によれば、相補型回路を構
成しているから、一層消費電力を低減できる。
成しているから、一層消費電力を低減できる。
【００４２】１実施の形態の携帯電子機器は、上記半導
体装置を具備している。
体装置を具備している。
【００４３】前記携帯電子機器は、前記半導体装置を具
備するから、ＬＳＩ（大規模集積回路）部等の消費電力
が大幅に減少して、電池寿命を大幅にのばすことができ
る。
備するから、ＬＳＩ（大規模集積回路）部等の消費電力
が大幅に減少して、電池寿命を大幅にのばすことができ
る。
【００４４】
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。
により詳細に説明する。
【００４５】本発明に使用する半導体基板は、特に限定
されないが、シリコン基板が好ましい。また、半導体基
板は、Ｐ型またはＮ型の導電型を有していても良い。な
お、以下の実施の形態では、Ｐ型の半導体基板を用いた
場合を示している。Ｎ型の半導体基板を用いた場合は、
以下の注入不純物を全て反対導電型にすれば、同様な機
能の半導体装置を形成することができる。
されないが、シリコン基板が好ましい。また、半導体基
板は、Ｐ型またはＮ型の導電型を有していても良い。な
お、以下の実施の形態では、Ｐ型の半導体基板を用いた
場合を示している。Ｎ型の半導体基板を用いた場合は、
以下の注入不純物を全て反対導電型にすれば、同様な機
能の半導体装置を形成することができる。
【００４６】（実施の形態１）本発明の実施の形態１
を、図１を用いて説明する。
を、図１を用いて説明する。
【００４７】図１は、本発明の実施の形態１の半導体装
置の断面図である。図１では、ゲート絶縁膜、ゲート電
極、ソース領域、ドレイン領域、層間絶縁膜、上部メタ
ル配線は省略している。また、図１では構造が省略され
ているが、参照番号２５，２６は図１０に示す従来例と
同じ構造を有する基板バイアス可変トランジスタを表
し、参照番号２７，２８は図１０に示す従来例と同じ構
造を有するＤＴＭＯＳを表す。また、図１において、図
１０に示した従来例の構成部と同一構成部は、図１０に
おける構成部と同一参照番号を付して説明を省略する。
置の断面図である。図１では、ゲート絶縁膜、ゲート電
極、ソース領域、ドレイン領域、層間絶縁膜、上部メタ
ル配線は省略している。また、図１では構造が省略され
ているが、参照番号２５，２６は図１０に示す従来例と
同じ構造を有する基板バイアス可変トランジスタを表
し、参照番号２７，２８は図１０に示す従来例と同じ構
造を有するＤＴＭＯＳを表す。また、図１において、図
１０に示した従来例の構成部と同一構成部は、図１０に
おける構成部と同一参照番号を付して説明を省略する。
【００４８】図１の半導体装置では、図１０に示す従来
例の半導体装置におけるＮ型の深いウェル領域１２が、
ウェル不純物が注入されていない領域（Ｐ型半導体基板
１１の部分）で電気的に分断されている。ウェル不純物
が注入されていない領域は、ウェル不純物注入時に、フ
ォトレジストでマスクすればよい。
例の半導体装置におけるＮ型の深いウェル領域１２が、
ウェル不純物が注入されていない領域（Ｐ型半導体基板
１１の部分）で電気的に分断されている。ウェル不純物
が注入されていない領域は、ウェル不純物注入時に、フ
ォトレジストでマスクすればよい。
【００４９】次に、図１に示す半導体装置の作成手順を
述べる。
述べる。
【００５０】前記半導体基板１１上に、素子分離領域１
６を形成する。素子分離領域１６は、例えばＳＴＩ法を
用いて形成することができる。しかし、素子分離領域１
６の形成方法はＳＴＩ法に限らず、素子分離領域１６が
浅いウェル領域を電気的に分離する機能をもてばよい。
例えば、素子分離領域に埋めこまれる物質は、シリコン
酸化膜、シリコン窒化膜の他に、ポリシリコンやアモル
ファスシリコンなどの導電性物質でもよい。ただし、ポ
リシリコンやアモルファスシリコンなどの導電性物質を
埋めこむ場合は、素子分離領域１６の側壁をあらかじめ
酸化しておくなどして、素子分離領域の絶縁性を確保し
ておく必要がある。
６を形成する。素子分離領域１６は、例えばＳＴＩ法を
用いて形成することができる。しかし、素子分離領域１
６の形成方法はＳＴＩ法に限らず、素子分離領域１６が
浅いウェル領域を電気的に分離する機能をもてばよい。
例えば、素子分離領域に埋めこまれる物質は、シリコン
酸化膜、シリコン窒化膜の他に、ポリシリコンやアモル
ファスシリコンなどの導電性物質でもよい。ただし、ポ
リシリコンやアモルファスシリコンなどの導電性物質を
埋めこむ場合は、素子分離領域１６の側壁をあらかじめ
酸化しておくなどして、素子分離領域の絶縁性を確保し
ておく必要がある。
【００５１】前記素子分離領域１６の深さは、互いに隣
り合う素子の浅いウェル領域を電気的に分離し、かつ深
いウェル領域は電気的に分離しないように設定される。
素子分離領域１６の深さは、例えば、０．２〜２μｍと
するのが好ましい。
り合う素子の浅いウェル領域を電気的に分離し、かつ深
いウェル領域は電気的に分離しないように設定される。
素子分離領域１６の深さは、例えば、０．２〜２μｍと
するのが好ましい。
【００５２】次に、前記半導体基板１１には、複数個の
Ｎ型の深いウェル領域１２，１２が形成される。従来例
の手順と異なるのは、Ｎ型の深いウェル領域１２，１２
を分断したい場所では、フォトレジストで不純物注入が
されないようにマスクするという点である。不純物注入
の条件は、後述する実施の形態４に記載のものと同じで
よい。
Ｎ型の深いウェル領域１２，１２が形成される。従来例
の手順と異なるのは、Ｎ型の深いウェル領域１２，１２
を分断したい場所では、フォトレジストで不純物注入が
されないようにマスクするという点である。不純物注入
の条件は、後述する実施の形態４に記載のものと同じで
よい。
【００５３】なお、前記Ｎ型の深いウェル領域１２，１
２は半導体基板（Ｐ型の導電型をもつ）１１によって電
気的に分離されているが、半導体基板１１の不純物濃度
は薄い（１０15ｃｍ-3程度）ので、Ｎ型の深いウェル領
域１２，１２間でのパンチスルーを防止するためには十
分な分離幅をもたせる必要がある。
２は半導体基板（Ｐ型の導電型をもつ）１１によって電
気的に分離されているが、半導体基板１１の不純物濃度
は薄い（１０15ｃｍ-3程度）ので、Ｎ型の深いウェル領
域１２，１２間でのパンチスルーを防止するためには十
分な分離幅をもたせる必要がある。
【００５４】次に、前記Ｎ型の深いウェル領域１２，１
２の各々の上にＰ型の深いウェル領域１３，１３が形成
される。不純物注入の条件は、後述する実施の形態４に
記載のものと同じで良い。各１つのＮ型の深いウェル領
域１２の上の２つのＰ型の深いウェル領域１３，１３
は、Ｎ型の深いウェル領域１２の浅い部分によって電気
的に分断されている。更に、Ｐ型の深いウェル領域１３
上に第１のＮ型の浅いウェル領域１４が形成されると共
に、Ｎ型の深いウェル領域１２上に第２のＮ型の浅いウ
ェル領域１４が形成される。Ｎ型を与える不純物イオン
としては31Ｐ+が挙げられる。例えば、不純物イオンと
して31Ｐ+を使用した場合、注入エネルギーとして１３
０〜９００ＫｅＶ、注入量として５×１０11〜１×１０
14ｃｍ-2の条件で形成することができる。
２の各々の上にＰ型の深いウェル領域１３，１３が形成
される。不純物注入の条件は、後述する実施の形態４に
記載のものと同じで良い。各１つのＮ型の深いウェル領
域１２の上の２つのＰ型の深いウェル領域１３，１３
は、Ｎ型の深いウェル領域１２の浅い部分によって電気
的に分断されている。更に、Ｐ型の深いウェル領域１３
上に第１のＮ型の浅いウェル領域１４が形成されると共
に、Ｎ型の深いウェル領域１２上に第２のＮ型の浅いウ
ェル領域１４が形成される。Ｎ型を与える不純物イオン
としては31Ｐ+が挙げられる。例えば、不純物イオンと
して31Ｐ+を使用した場合、注入エネルギーとして１３
０〜９００ＫｅＶ、注入量として５×１０11〜１×１０
14ｃｍ-2の条件で形成することができる。
【００５５】次に、前記Ｐ型の深いウェル領域１３上に
第１のＰ型の浅いウェル領域１５が形成されると共に、
Ｎ型の深いウェル領域１２上に第２のＰ型の浅いウェル
領域１５が形成される。Ｐ型を与える不純物イオンとし
ては11Ｂ+が挙げられる。例えば、不純物イオンとして
11Ｂ+イオンを使用した場合、注入エネルギーとして６
０〜５００ＫｅＶ、注入量として５×１０11〜１×１０
14ｃｍ-2の条件で形成することができる。
第１のＰ型の浅いウェル領域１５が形成されると共に、
Ｎ型の深いウェル領域１２上に第２のＰ型の浅いウェル
領域１５が形成される。Ｐ型を与える不純物イオンとし
ては11Ｂ+が挙げられる。例えば、不純物イオンとして
11Ｂ+イオンを使用した場合、注入エネルギーとして６
０〜５００ＫｅＶ、注入量として５×１０11〜１×１０
14ｃｍ-2の条件で形成することができる。
【００５６】ウェル領域を形成するための不純物注入の
順番は上記の限りではなく、順番を入れ替えてもよい。
順番は上記の限りではなく、順番を入れ替えてもよい。
【００５７】なお、前記浅いウェル領域１４，１５と深
いウェル領域１２，１３との接合の深さ、およびＮ型の
深いウェル領域１２とＰ型の深いウェル領域１３との接
合の深さは、上記浅いウェル領域１４，１５の注入条
件、深いウェル領域１２，１３の注入条件およびこれよ
り後に行われる熱工程により決定される。上記素子分離
領域１６の深さは、隣接する素子の浅いウェル領域１
４，１５が電気的に分離され、かつ深いウェル領域１
２，１３は電気的に分離されないように設定される。
いウェル領域１２，１３との接合の深さ、およびＮ型の
深いウェル領域１２とＰ型の深いウェル領域１３との接
合の深さは、上記浅いウェル領域１４，１５の注入条
件、深いウェル領域１２，１３の注入条件およびこれよ
り後に行われる熱工程により決定される。上記素子分離
領域１６の深さは、隣接する素子の浅いウェル領域１
４，１５が電気的に分離され、かつ深いウェル領域１
２，１３は電気的に分離されないように設定される。
【００５８】更に、前記浅いウェル領域１４，１５の抵
抗を低減するため、浅いウェル領域１４，１５の不純物
イオンと同じ導電型の高濃度埋込領域を浅いウェル領域
１４，１５中に形成しても良い。浅いウェル領域１４，
１５の抵抗が減少すると、ゲート電極への入力が速やか
に浅いウェル領域１４，１５に伝播し、基板バイアス効
果を十分に得ることができ、ＤＴＭＯＳ２７，２８の動
作の高速化が実現される。高濃度埋込領域は、例えば、
Ｐ型の浅いウェル中に形成する場合は、不純物イオンと
して11Ｂ+、注入エネルギーとして１００〜４００Ｋｅ
Ｖ、注入量として１×１０12〜１×１０14ｃｍ-2の条件
で、またはＮ型の浅いウェル中に形成する場合は、不純
物イオンとして31Ｐ+、注入エネルギーとして２４０〜
７５０ＫｅＶ、注入量として１×１０12〜１×１０14ｃ
ｍ-2の条件で、それぞれ形成することができる。
抗を低減するため、浅いウェル領域１４，１５の不純物
イオンと同じ導電型の高濃度埋込領域を浅いウェル領域
１４，１５中に形成しても良い。浅いウェル領域１４，
１５の抵抗が減少すると、ゲート電極への入力が速やか
に浅いウェル領域１４，１５に伝播し、基板バイアス効
果を十分に得ることができ、ＤＴＭＯＳ２７，２８の動
作の高速化が実現される。高濃度埋込領域は、例えば、
Ｐ型の浅いウェル中に形成する場合は、不純物イオンと
して11Ｂ+、注入エネルギーとして１００〜４００Ｋｅ
Ｖ、注入量として１×１０12〜１×１０14ｃｍ-2の条件
で、またはＮ型の浅いウェル中に形成する場合は、不純
物イオンとして31Ｐ+、注入エネルギーとして２４０〜
７５０ＫｅＶ、注入量として１×１０12〜１×１０14ｃ
ｍ-2の条件で、それぞれ形成することができる。
【００５９】更にまた、基板表面領域で不純物濃度が薄
くなり過ぎるのを防ぐために、浅いウェル領域１４，１
５の不純物イオンと同じ導電型の不純物イオンを、浅い
ウェル領域１４，１５内にパンチスルーストッパー注入
しても良い。パンチスルーストッパー注入は、例えば、
Ｐ型の浅いウェル領域１５中に形成する場合は、不純物
イオンとして11Ｂ+、注入エネルギーとして１０〜６０
ＫｅＶ、注入量として５×１０11〜１×１０13ｃｍ-2の
条件で、また、Ｎ型の浅いウェル領域１４中に形成する
場合は、不純物イオンとして31Ｐ+、注入エネルギーと
して３０〜１５０ＫｅＶ、注入量として５×１０11〜１
×１０13ｃｍ-2の条件で、それぞれ行うことができる。
くなり過ぎるのを防ぐために、浅いウェル領域１４，１
５の不純物イオンと同じ導電型の不純物イオンを、浅い
ウェル領域１４，１５内にパンチスルーストッパー注入
しても良い。パンチスルーストッパー注入は、例えば、
Ｐ型の浅いウェル領域１５中に形成する場合は、不純物
イオンとして11Ｂ+、注入エネルギーとして１０〜６０
ＫｅＶ、注入量として５×１０11〜１×１０13ｃｍ-2の
条件で、また、Ｎ型の浅いウェル領域１４中に形成する
場合は、不純物イオンとして31Ｐ+、注入エネルギーと
して３０〜１５０ＫｅＶ、注入量として５×１０11〜１
×１０13ｃｍ-2の条件で、それぞれ行うことができる。
【００６０】次に、図示しないが、ゲート絶縁膜とゲー
ト電極（図１０に示す従来例のゲート絶縁膜２３とゲー
ト電極２４を参照）がこの順で形成される。
ト電極（図１０に示す従来例のゲート絶縁膜２３とゲー
ト電極２４を参照）がこの順で形成される。
【００６１】前記ゲート絶縁膜としては、絶縁性を有す
る限りその材質は特に限定されない。この実施の形態１
のように、シリコン基板１１を使用した場合は、ゲート
絶縁膜として、シリコン酸化膜、シリコン窒化膜または
それらの積層体を使用することができる。また、酸化ア
ルミニウム膜、酸化チタニウム膜、酸化タンタル膜など
の高誘電膜またはそれらの積層体を使用することもでき
る。ゲート絶縁膜としてシリコン酸化膜を用いた場合、
ゲート絶縁膜は１〜１０ｎｍの厚さを有することが好ま
しい。ゲート絶縁膜は、ＣＶＤ（化学的気相成長）法、
スパッタ法、熱酸化法等の方法で形成することができ
る。
る限りその材質は特に限定されない。この実施の形態１
のように、シリコン基板１１を使用した場合は、ゲート
絶縁膜として、シリコン酸化膜、シリコン窒化膜または
それらの積層体を使用することができる。また、酸化ア
ルミニウム膜、酸化チタニウム膜、酸化タンタル膜など
の高誘電膜またはそれらの積層体を使用することもでき
る。ゲート絶縁膜としてシリコン酸化膜を用いた場合、
ゲート絶縁膜は１〜１０ｎｍの厚さを有することが好ま
しい。ゲート絶縁膜は、ＣＶＤ（化学的気相成長）法、
スパッタ法、熱酸化法等の方法で形成することができ
る。
【００６２】次に、前記ゲート電極としては、導電性を
有する限りその材質は特に限定されない。ここで、シリ
コン基板を使用した場合は、ポリシリコン、単結晶シリ
コン等のシリコン膜が挙げられる。また、前記以外に
も、アルミニウム、銅等の金属膜が挙げられる。ゲート
電極は、０．１〜０．４μｍの厚さを有することが好ま
しい。ゲート電極は、ＣＶＤ法、蒸着法等の方法で形成
することができる。
有する限りその材質は特に限定されない。ここで、シリ
コン基板を使用した場合は、ポリシリコン、単結晶シリ
コン等のシリコン膜が挙げられる。また、前記以外に
も、アルミニウム、銅等の金属膜が挙げられる。ゲート
電極は、０．１〜０．４μｍの厚さを有することが好ま
しい。ゲート電極は、ＣＶＤ法、蒸着法等の方法で形成
することができる。
【００６３】更に、ゲート電極の側壁に、サイドウォー
ルスペーサーを形成しても良い。このサイドウォールス
ペーサーの材質は絶縁膜である限りは特に限定されず、
酸化シリコン、窒化シリコン等が挙げられる。
ルスペーサーを形成しても良い。このサイドウォールス
ペーサーの材質は絶縁膜である限りは特に限定されず、
酸化シリコン、窒化シリコン等が挙げられる。
【００６４】次に、図示しないが、ＤＴＭＯＳとなるべ
き部分に、ゲート−基板接続領域を形成する。ソース領
域、ドレイン領域およびチャネル領域以外の領域におい
て、ゲート電極と浅いウェル領域を電気的に接続するゲ
ート−基板接続領域を形成するために、ゲート電極およ
びゲート酸化膜の一部を下地基板が露出するまでエッチ
ングする。この露出した領域には、不純物濃度が濃い領
域（ＮＭＯＳの場合はＰ型の不純物が濃い領域、ＰＭＯ
Ｓの場合はＮ型の不純物が濃い領域）が形成される。後
に行うシリサイド化工程により、ゲート−基板接続領域
において、ゲート電極と浅いウェル領域が電気的に接続
される。
き部分に、ゲート−基板接続領域を形成する。ソース領
域、ドレイン領域およびチャネル領域以外の領域におい
て、ゲート電極と浅いウェル領域を電気的に接続するゲ
ート−基板接続領域を形成するために、ゲート電極およ
びゲート酸化膜の一部を下地基板が露出するまでエッチ
ングする。この露出した領域には、不純物濃度が濃い領
域（ＮＭＯＳの場合はＰ型の不純物が濃い領域、ＰＭＯ
Ｓの場合はＮ型の不純物が濃い領域）が形成される。後
に行うシリサイド化工程により、ゲート−基板接続領域
において、ゲート電極と浅いウェル領域が電気的に接続
される。
【００６５】次に、前記浅いウェル領域１４，１５の表
面層には、図示しないが、浅いウェル領域１４，１５の
導電型とは反対導電型のソース領域およびドレイン領域
が形成される。
面層には、図示しないが、浅いウェル領域１４，１５の
導電型とは反対導電型のソース領域およびドレイン領域
が形成される。
【００６６】前記ソース領域およびドレイン領域の形成
方法は、例えば、ゲート電極をマスクとして浅いウェル
領域とは反対導電型の不純物イオンを注入することによ
り自己整合的に形成することができる。前記ソース領域
およびドレイン領域は、例えば、不純物イオンとして75
Ａｓ+イオンを使用した場合、注入エネルギーとして３
〜１００ＫｅＶ、注入量として１×１０15〜１×１０16
ｃｍ-2の条件、または、不純物イオンとして11Ｂ+イオ
ンを使用した場合、注入エネルギーとして１〜２０Ｋｅ
Ｖ、注入量として１×１０15〜１×１０16ｃｍ-2の条件
で形成することができる。なお、ゲート電極の下の浅い
ウェル領域の表面層はチャネル領域として機能する。
方法は、例えば、ゲート電極をマスクとして浅いウェル
領域とは反対導電型の不純物イオンを注入することによ
り自己整合的に形成することができる。前記ソース領域
およびドレイン領域は、例えば、不純物イオンとして75
Ａｓ+イオンを使用した場合、注入エネルギーとして３
〜１００ＫｅＶ、注入量として１×１０15〜１×１０16
ｃｍ-2の条件、または、不純物イオンとして11Ｂ+イオ
ンを使用した場合、注入エネルギーとして１〜２０Ｋｅ
Ｖ、注入量として１×１０15〜１×１０16ｃｍ-2の条件
で形成することができる。なお、ゲート電極の下の浅い
ウェル領域の表面層はチャネル領域として機能する。
【００６７】更に、前記ソース領域およびドレイン領域
は、ゲート電極側にＬＤＤ（Lightly Doped Drain）領
域を備えていてもよい。ＬＤＤ領域の形成方法は、例え
ば、ゲート電極をマスクとして浅いウェル領域とは反対
導電型の不純物イオンを注入することにより自己整合的
に形成することができる。この場合、ソース領域および
ドレイン領域は、ＬＤＤ領域を形成した後、ゲート電極
の側壁にサイドウォールスペーサーを形成し、ゲート電
極とサイドウォールスペーサーをマスクとしてイオン注
入することにより自己整合的に形成することができる。
ＬＤＤ領域を形成するための不純物イオンの注入は、例
えば、不純物イオンとして75Ａｓ+イオンを使用した場
合、注入エネルギーとして３〜１００ＫｅＶ、注入量と
して５×１０13〜１×１０15ｃｍ-2の条件、または不純
物イオンとして11Ｂ+イオンを使用した場合、注入エネ
ルギーとして１〜２０ＫｅＶ、注入量として１×１０13
〜５×１０14ｃｍ-2の条件で形成することができる。
は、ゲート電極側にＬＤＤ（Lightly Doped Drain）領
域を備えていてもよい。ＬＤＤ領域の形成方法は、例え
ば、ゲート電極をマスクとして浅いウェル領域とは反対
導電型の不純物イオンを注入することにより自己整合的
に形成することができる。この場合、ソース領域および
ドレイン領域は、ＬＤＤ領域を形成した後、ゲート電極
の側壁にサイドウォールスペーサーを形成し、ゲート電
極とサイドウォールスペーサーをマスクとしてイオン注
入することにより自己整合的に形成することができる。
ＬＤＤ領域を形成するための不純物イオンの注入は、例
えば、不純物イオンとして75Ａｓ+イオンを使用した場
合、注入エネルギーとして３〜１００ＫｅＶ、注入量と
して５×１０13〜１×１０15ｃｍ-2の条件、または不純
物イオンとして11Ｂ+イオンを使用した場合、注入エネ
ルギーとして１〜２０ＫｅＶ、注入量として１×１０13
〜５×１０14ｃｍ-2の条件で形成することができる。
【００６８】なお、前記ソース領域、ドレイン領域およ
びＬＤＤ領域形成用の不純物イオンとして上記11Ｂ+イ
オンや75Ａｓ+イオン以外にも、31Ｐ+イオン、122Ｓｂ+
イオン、115Ｉｎ+イオン、49ＢＦ2 +イオン等も使用する
ことができる。
びＬＤＤ領域形成用の不純物イオンとして上記11Ｂ+イ
オンや75Ａｓ+イオン以外にも、31Ｐ+イオン、122Ｓｂ+
イオン、115Ｉｎ+イオン、49ＢＦ2 +イオン等も使用する
ことができる。
【００６９】ところで、前記ソース領域、ドレイン領域
およびゲート電極は、それぞれの抵抗を下げ、それぞれ
と接続する配線との導電性を向上させるために、その表
面層がシリサイド化される。このシリサイド化により、
ゲート−基板接続領域においてゲート電極と浅いウェル
領域が電気的に接続される。シリサイドとしては、タン
グステンシリサイド、チタンシリサイド等が挙げられ
る。
およびゲート電極は、それぞれの抵抗を下げ、それぞれ
と接続する配線との導電性を向上させるために、その表
面層がシリサイド化される。このシリサイド化により、
ゲート−基板接続領域においてゲート電極と浅いウェル
領域が電気的に接続される。シリサイドとしては、タン
グステンシリサイド、チタンシリサイド等が挙げられ
る。
【００７０】なお、前記ソース領域およびドレイン領域
は積上げ型にしてもよい（特開２０００−８２８１５号
公報参照）。この場合は、ソース領域およびドレイン領
域の面積を小さくでき、高集積化が可能となる。
は積上げ型にしてもよい（特開２０００−８２８１５号
公報参照）。この場合は、ソース領域およびドレイン領
域の面積を小さくでき、高集積化が可能となる。
【００７１】この後、不純物の活性化アニールを行う。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、Ｎ
型の不純物が75Ａｓ+でＰ型の不純物が11Ｂ+である場合
は、75Ａｓ+を注入後に８００〜１０００℃で１０〜１
００分程度アニールし、その後11Ｂ+を注入してから８
００〜１０００℃で１０〜１００秒アニールすることが
できる。なお、浅いウェル領域、および、深いウェル領
域の不純物プロファイルをなだらかにするために、ソー
ス領域およびドレイン領域の不純物を注入する前に別に
アニールをしてもよい。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、Ｎ
型の不純物が75Ａｓ+でＰ型の不純物が11Ｂ+である場合
は、75Ａｓ+を注入後に８００〜１０００℃で１０〜１
００分程度アニールし、その後11Ｂ+を注入してから８
００〜１０００℃で１０〜１００秒アニールすることが
できる。なお、浅いウェル領域、および、深いウェル領
域の不純物プロファイルをなだらかにするために、ソー
ス領域およびドレイン領域の不純物を注入する前に別に
アニールをしてもよい。
【００７２】この後、公知の手法により、配線等を形成
することにより半導体装置を形成することができる。
することにより半導体装置を形成することができる。
【００７３】なお、上記では説明の便宜上、基板バイア
ス可変トランジスタ２５，２６とＤＴＭＯＳ２７，２８
のみを形成しているが、通常のＭＯＳＦＥＴが混在して
いても良い。もしくは、ＤＴＭＯＳと通常のＭＯＳＦＥ
Ｔのみでもよい。この場合は、通常のＭＯＳＦＥＴとす
べき素子においては浅いウェル領域の電位を固定すれば
よい。
ス可変トランジスタ２５，２６とＤＴＭＯＳ２７，２８
のみを形成しているが、通常のＭＯＳＦＥＴが混在して
いても良い。もしくは、ＤＴＭＯＳと通常のＭＯＳＦＥ
Ｔのみでもよい。この場合は、通常のＭＯＳＦＥＴとす
べき素子においては浅いウェル領域の電位を固定すれば
よい。
【００７４】かくして、本実施の形態１の半導体装置で
は、１つの基板１１上にＮ型の基板バイアス可変トラン
ジスタ２６，２６，・・・・の回路ブロックを複数個形成す
ることができるのみならず、Ｐ型の基板バイアス可変ト
ランジスタ２５，２５，・・・・の回路ブロックをも複数個
形成することができる。したがって、Ｎ型とＰ型の各々
の回路ブロックについて、アクティブ状態にすべき回路
ブロックとスタンドバイ状態にすべき回路ブロックとを
適切に分けることができ、半導体装置を低消費電力化す
ることができる。
は、１つの基板１１上にＮ型の基板バイアス可変トラン
ジスタ２６，２６，・・・・の回路ブロックを複数個形成す
ることができるのみならず、Ｐ型の基板バイアス可変ト
ランジスタ２５，２５，・・・・の回路ブロックをも複数個
形成することができる。したがって、Ｎ型とＰ型の各々
の回路ブロックについて、アクティブ状態にすべき回路
ブロックとスタンドバイ状態にすべき回路ブロックとを
適切に分けることができ、半導体装置を低消費電力化す
ることができる。
【００７５】前記実施の形態１では、Ｐ型の半導体基板
１１を用いたが、Ｎ型の半導体基板を用いて、各ウェル
領域の導電型を前述と反対にしても、全く同様な作用、
効果が得られる。
１１を用いたが、Ｎ型の半導体基板を用いて、各ウェル
領域の導電型を前述と反対にしても、全く同様な作用、
効果が得られる。
【００７６】（実施の形態２）本発明の実施の形態２
を、図２を用いて説明する。
を、図２を用いて説明する。
【００７７】図２は、本発明の実施の形態２の半導体装
置の断面図である。この図２では、ゲート絶縁膜、ゲー
ト電極、ソース領域、ドレイン領域、層間絶縁膜、上部
メタル配線は省略している。また、図２において、図１
に示した構成部と同一構成部は、図１における構成部と
同一参照番号を付して、説明を省略する。
置の断面図である。この図２では、ゲート絶縁膜、ゲー
ト電極、ソース領域、ドレイン領域、層間絶縁膜、上部
メタル配線は省略している。また、図２において、図１
に示した構成部と同一構成部は、図１における構成部と
同一参照番号を付して、説明を省略する。
【００７８】本実施の形態２の半導体装置が、実施の形
態１の半導体装置と異なるのは、Ｎ型の深いウェル領域
１２，１２を分断する個所に、Ｐ型の不純物領域３５を
設けている点である。このＰ型の不純物領域３５の不純
物濃度は、Ｐ型の基板１１の不純物濃度よりも濃いの
で、Ｎ型の深いウェル領域１２，１２間のパンチスルー
を効果的に抑制することができる。したがって、Ｎ型の
深いウェル領域１２，１２間を電気的に分離するための
マージンを小さくすることができる。
態１の半導体装置と異なるのは、Ｎ型の深いウェル領域
１２，１２を分断する個所に、Ｐ型の不純物領域３５を
設けている点である。このＰ型の不純物領域３５の不純
物濃度は、Ｐ型の基板１１の不純物濃度よりも濃いの
で、Ｎ型の深いウェル領域１２，１２間のパンチスルー
を効果的に抑制することができる。したがって、Ｎ型の
深いウェル領域１２，１２間を電気的に分離するための
マージンを小さくすることができる。
【００７９】次に、図２に示す半導体装置の作成手順を
述べる。本実施の形態２の半導体装置を作成する手順
が、実施の形態１の半導体装置を作成する手順と異なる
のは、Ｐ型の不純物領域３５を形成するための工程が増
えるという点のみである。
述べる。本実施の形態２の半導体装置を作成する手順
が、実施の形態１の半導体装置を作成する手順と異なる
のは、Ｐ型の不純物領域３５を形成するための工程が増
えるという点のみである。
【００８０】前記Ｐ型の不純物領域３５は、Ｎ型の深い
ウェル領域１２，１２を分離するためのものであるか
ら、Ｎ型の深いウェル領域１２と同程度の深さをもつの
が好ましい。そのためには、Ｐ型の不純物領域３５を形
成するためのフォトマスクを１枚増やすのが好ましい。
ウェル領域１２，１２を分離するためのものであるか
ら、Ｎ型の深いウェル領域１２と同程度の深さをもつの
が好ましい。そのためには、Ｐ型の不純物領域３５を形
成するためのフォトマスクを１枚増やすのが好ましい。
【００８１】前記Ｐ型の不純物領域３５を形成するため
の不純物注入は、例えば、不純物イオンとして11Ｂ+イ
オンを使用した場合、注入エネルギーとして１００〜１
５００ＫｅＶ、注入量として５×１０11〜１×１０14ｃ
ｍ-2の条件で形成することができる。
の不純物注入は、例えば、不純物イオンとして11Ｂ+イ
オンを使用した場合、注入エネルギーとして１００〜１
５００ＫｅＶ、注入量として５×１０11〜１×１０14ｃ
ｍ-2の条件で形成することができる。
【００８２】なお、Ｐ型の不純物領域３５を形成する
際、基板表面に近い領域で十分な不純物濃度を得るため
に、上記不純物注入に続いて浅い不純物注入も行う（２
段注入となる）のが好ましい。この、浅いウェル注入
は、例えば、不純物イオンとして 11Ｂ+イオンを使用し
た場合、注入エネルギーとして６０〜５００ＫｅＶ、注
入量として５×１０11〜１×１０14ｃｍ-2の条件で形成
することができる。なお、Ｐ型の浅いウェル領域１５の
不純物注入工程が、この浅い不純物注入を兼ねることも
できる。その場合、不純物注入工程を１工程減らすこと
ができる。
際、基板表面に近い領域で十分な不純物濃度を得るため
に、上記不純物注入に続いて浅い不純物注入も行う（２
段注入となる）のが好ましい。この、浅いウェル注入
は、例えば、不純物イオンとして 11Ｂ+イオンを使用し
た場合、注入エネルギーとして６０〜５００ＫｅＶ、注
入量として５×１０11〜１×１０14ｃｍ-2の条件で形成
することができる。なお、Ｐ型の浅いウェル領域１５の
不純物注入工程が、この浅い不純物注入を兼ねることも
できる。その場合、不純物注入工程を１工程減らすこと
ができる。
【００８３】かくして、Ｐ型の不純物領域３５が形成さ
れることにより、Ｎ型の深いウェル領域１２，１２間の
パンチスルーが抑制される。したがって、実施の形態１
の半導体装置に比べて、Ｎ型の深いウェル領域１２，１
２間のマージンが小さくなって、集積度を向上させるこ
とができる。
れることにより、Ｎ型の深いウェル領域１２，１２間の
パンチスルーが抑制される。したがって、実施の形態１
の半導体装置に比べて、Ｎ型の深いウェル領域１２，１
２間のマージンが小さくなって、集積度を向上させるこ
とができる。
【００８４】（実施の形態３）本発明の実施の形態３
を、図３を用いて説明する。
を、図３を用いて説明する。
【００８５】図３は、本発明の第３の形態である半導体
装置の断面図である。図３では、ゲート絶縁膜、ゲート
電極、ソース領域、ドレイン領域、層間絶縁膜、上部メ
タル配線は省略している。また、図３において、図２に
示した構成部と同一構成部は、図２における構成部と同
一参照番号を付して、詳しい説明を省略する。
装置の断面図である。図３では、ゲート絶縁膜、ゲート
電極、ソース領域、ドレイン領域、層間絶縁膜、上部メ
タル配線は省略している。また、図３において、図２に
示した構成部と同一構成部は、図２における構成部と同
一参照番号を付して、詳しい説明を省略する。
【００８６】本実施の形態３の半導体装置が、実施の形
態２の半導体装置と異なるのは、次の点のみである。
態２の半導体装置と異なるのは、次の点のみである。
【００８７】第１に、Ｎ型の深いウェル領域１２，１２
を分離すると共に、パンチスルーを防止するためのＰ型
の不純物領域３５を形成する場所に、前述の素子分離領
域１６の幅よりも広い幅を有する素子分離領域１６１を
設けている。これにより、ウェル領域（シリコン基板）
と、ゲート配線やメタル配線との寄生容量を減らすこと
ができる。更に、実施の形態２の半導体装置において、
Ｐ型の不純物領域３５を形成する際行った浅い不純物注
入が不要となり、１回の不純物注入で足りる。
を分離すると共に、パンチスルーを防止するためのＰ型
の不純物領域３５を形成する場所に、前述の素子分離領
域１６の幅よりも広い幅を有する素子分離領域１６１を
設けている。これにより、ウェル領域（シリコン基板）
と、ゲート配線やメタル配線との寄生容量を減らすこと
ができる。更に、実施の形態２の半導体装置において、
Ｐ型の不純物領域３５を形成する際行った浅い不純物注
入が不要となり、１回の不純物注入で足りる。
【００８８】第２に、Ｐ型の不純物領域３５を形成する
場所以外の場所でも、広い素子分離領域１６２を設けて
いる。この素子分離領域１６２の幅は、以下のように設
定される。前記素子分離領域１６２の両側で深いウェル
領域１２，１３の導電型が異なる場合、例えば、Ｎ型Ｄ
ＴＭＯＳ２７とＮ型基板バイアス可変トランジスタ２６
との境界では、Ｎ型ＤＴＭＯＳ２７側の深いウェル領域
１２がＮ型で、Ｎ型基板バイアス可変トランジスタ２６
側の深いウェル領域１３，１２がＰ型／Ｎ型の積層構造
となる。ここでは、Ｐ型／Ｎ型積層構造の深い側である
Ｎ型の深いウェル領域１２は素子分離という観点では影
響を与えていないので、素子分離領域１６２の両側で深
いウェル領域１２，１３の導電型が反対であると言え
る。この場合、Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウェル
領域１５と、Ｎ型基板バイアス可変トランジスタ２６の
Ｐ型の深いウェル領域１３との間のパンチスルーが問題
となる。更に、Ｎ型ＤＴＭＯＳ２７のＮ型の深いウェル
領域１２にある不純物が拡散し、Ｎ型基板バイアス可変
トランジスタ２６の閾値が変化する可能性がある。別の
例としては、Ｎ型ＤＴＭＯＳ２７とＰ型ＤＴＭＯＳ２８
との境界が挙げられ、同様な問題が起こる。この場合、
境界にある素子分離領域１６２の両側では、浅いウェル
領域１５，１４の導電型が互いに反対であり、かつ、深
いウェル領域１２，１３の導電型も互いに反対である。
その他、図示しないが、Ｐ型ＤＴＭＯＳとＰ型基板バイ
アス可変トランジスタとの境界、Ｐ型ＤＴＭＯＳとＮ型
基板バイアス可変トランジスタとの境界、Ｎ型ＤＴＭＯ
ＳとＰ型基板バイアス可変トランジスタとの境界、およ
びＮ型基板バイアス可変トランジスタとＰ型基板バイア
ス可変トランジスタとの境界においても、同様な問題が
起こる。そのため、素子分離領域１６２の両側で浅いウ
ェル領域１４，１５の導電型が反対である場合、素子分
離領域１６２の両側で深いウェル領域１２，１３の導電
型が反対である場合、および、素子分離領域１６２の両
側で浅いウェル領域１２，１３の導電型が反対で、かつ
深いウェル領域１２，１３の導電型も反対である場合
は、素子分離領域１６２の幅は、上述のパンチスルーお
よび閾値の変化が起こらない程度に広い必要がある。例
えば、深いウェル領域の不純物注入飛程を、０．３μｍ
程度と非常に浅くしたとしても、不純物は注入時に横方
向にも広がり、更にはその後の熱拡散により、さらに横
方向に拡散する。上記の注入条件でも、素子分離領域の
幅が０．１８μｍ未満の時は、閾値の変化を抑制するこ
とができなかった。また、素子分離領域の幅が０．７μ
ｍ以上では、素子分離に要するマージンが無視できなく
なる。したがって、上述のパンチスルー及び閾値の変化
が起こらないためには、素子分離領域１６２の幅は０．
１８〜０．７μｍとするのが好ましい。一方、素子分離
領域１６の両側で、浅いウェル領域１４または１５の導
電型が同じであり、かつ、深いウェル領域１２または１
３の導電型も同じ場合（浅いウェル領域と深いウェル領
域の導電型は異なっていても良い）は、素子分離領域１
６の幅は小さい方が、マージンを小さくすることができ
る。したがって、加工の限界の寸法に近くするのが普通
である。この場合、素子分離領域１６の幅は、例えば、
０．０５〜０．３５μｍとすることができる。
場所以外の場所でも、広い素子分離領域１６２を設けて
いる。この素子分離領域１６２の幅は、以下のように設
定される。前記素子分離領域１６２の両側で深いウェル
領域１２，１３の導電型が異なる場合、例えば、Ｎ型Ｄ
ＴＭＯＳ２７とＮ型基板バイアス可変トランジスタ２６
との境界では、Ｎ型ＤＴＭＯＳ２７側の深いウェル領域
１２がＮ型で、Ｎ型基板バイアス可変トランジスタ２６
側の深いウェル領域１３，１２がＰ型／Ｎ型の積層構造
となる。ここでは、Ｐ型／Ｎ型積層構造の深い側である
Ｎ型の深いウェル領域１２は素子分離という観点では影
響を与えていないので、素子分離領域１６２の両側で深
いウェル領域１２，１３の導電型が反対であると言え
る。この場合、Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウェル
領域１５と、Ｎ型基板バイアス可変トランジスタ２６の
Ｐ型の深いウェル領域１３との間のパンチスルーが問題
となる。更に、Ｎ型ＤＴＭＯＳ２７のＮ型の深いウェル
領域１２にある不純物が拡散し、Ｎ型基板バイアス可変
トランジスタ２６の閾値が変化する可能性がある。別の
例としては、Ｎ型ＤＴＭＯＳ２７とＰ型ＤＴＭＯＳ２８
との境界が挙げられ、同様な問題が起こる。この場合、
境界にある素子分離領域１６２の両側では、浅いウェル
領域１５，１４の導電型が互いに反対であり、かつ、深
いウェル領域１２，１３の導電型も互いに反対である。
その他、図示しないが、Ｐ型ＤＴＭＯＳとＰ型基板バイ
アス可変トランジスタとの境界、Ｐ型ＤＴＭＯＳとＮ型
基板バイアス可変トランジスタとの境界、Ｎ型ＤＴＭＯ
ＳとＰ型基板バイアス可変トランジスタとの境界、およ
びＮ型基板バイアス可変トランジスタとＰ型基板バイア
ス可変トランジスタとの境界においても、同様な問題が
起こる。そのため、素子分離領域１６２の両側で浅いウ
ェル領域１４，１５の導電型が反対である場合、素子分
離領域１６２の両側で深いウェル領域１２，１３の導電
型が反対である場合、および、素子分離領域１６２の両
側で浅いウェル領域１２，１３の導電型が反対で、かつ
深いウェル領域１２，１３の導電型も反対である場合
は、素子分離領域１６２の幅は、上述のパンチスルーお
よび閾値の変化が起こらない程度に広い必要がある。例
えば、深いウェル領域の不純物注入飛程を、０．３μｍ
程度と非常に浅くしたとしても、不純物は注入時に横方
向にも広がり、更にはその後の熱拡散により、さらに横
方向に拡散する。上記の注入条件でも、素子分離領域の
幅が０．１８μｍ未満の時は、閾値の変化を抑制するこ
とができなかった。また、素子分離領域の幅が０．７μ
ｍ以上では、素子分離に要するマージンが無視できなく
なる。したがって、上述のパンチスルー及び閾値の変化
が起こらないためには、素子分離領域１６２の幅は０．
１８〜０．７μｍとするのが好ましい。一方、素子分離
領域１６の両側で、浅いウェル領域１４または１５の導
電型が同じであり、かつ、深いウェル領域１２または１
３の導電型も同じ場合（浅いウェル領域と深いウェル領
域の導電型は異なっていても良い）は、素子分離領域１
６の幅は小さい方が、マージンを小さくすることができ
る。したがって、加工の限界の寸法に近くするのが普通
である。この場合、素子分離領域１６の幅は、例えば、
０．０５〜０．３５μｍとすることができる。
【００８９】本実施の形態３の半導体装置においては、
Ｎ型の深いウェル領域１２，１２を分離するためのＰ型
の不純物領域３５の上に、広い素子分離領域１６１を設
けているために、寄生容量を低減することができる。し
たがって、回路の高速化、または低消費電力化を図るこ
とができる。また、Ｐ型の不純物領域３５を形成する際
の不純物注入工程を簡略化することができる。したがっ
て、製造コストを削減することができる。
Ｎ型の深いウェル領域１２，１２を分離するためのＰ型
の不純物領域３５の上に、広い素子分離領域１６１を設
けているために、寄生容量を低減することができる。し
たがって、回路の高速化、または低消費電力化を図るこ
とができる。また、Ｐ型の不純物領域３５を形成する際
の不純物注入工程を簡略化することができる。したがっ
て、製造コストを削減することができる。
【００９０】（実施の形態４）実施の形態１〜３の半導
体装置では、以下に述べる問題がある。
体装置では、以下に述べる問題がある。
【００９１】実施の形態１〜３の半導体装置では、Ｐ型
基板バイアス可変トランジスタ２５，２５，・・・・の回路
ブロックにおけるＮ型の深いウェル領域１２は、Ｎ型基
板バイアス可変トランジスタ２６の回路ブロックやＤＴ
ＭＯＳ２７，２８の回路ブロックにおけるＮ型の深いウ
ェル領域１２と一体になっている。したがって、Ｐ型の
基板バイアス可変トランジスタ２５の回路ブロックにお
いてアクティブ・スタンドバイ切り替えを行うと、Ｎ型
の深いウェル領域１２全体のバイアスが変化し、多量の
電荷を充放電することになる。このため、消費電力が増
加することとなる。
基板バイアス可変トランジスタ２５，２５，・・・・の回路
ブロックにおけるＮ型の深いウェル領域１２は、Ｎ型基
板バイアス可変トランジスタ２６の回路ブロックやＤＴ
ＭＯＳ２７，２８の回路ブロックにおけるＮ型の深いウ
ェル領域１２と一体になっている。したがって、Ｐ型の
基板バイアス可変トランジスタ２５の回路ブロックにお
いてアクティブ・スタンドバイ切り替えを行うと、Ｎ型
の深いウェル領域１２全体のバイアスが変化し、多量の
電荷を充放電することになる。このため、消費電力が増
加することとなる。
【００９２】更にまた、実施の形態１〜３の半導体装置
では、Ｐ型の基板バイアス可変トランジスタ２５をアク
ティブ状態にすると（すなわち、Ｎ型の深いウェル領域
１２に電源電圧より低い電位を与えると）、ラッチアッ
プ現象を誘発しやすくする可能性がある。Ｐ型ＤＴＭＯ
Ｓ２８のＮ型の浅いウェル領域１４、Ｐ型の深いウェル
領域１３、Ｎ型の深いウェル領域１２、およびＮ型ＤＴ
ＭＯＳ２７のＰ型の浅いウェル領域１５を通る経路から
なるＮＰＮＰ構造において、Ｐ型ＤＴＭＯＳ２８のＮ型
の浅いウェル領域１４に接地電位以下のバイアスがかか
った場合（アンダーシュート）を考える。ＤＴＭＯＳ２
７，２８はゲート電極と浅いウェル領域１５，１４が電
気的に接続されているので、ゲート電極を通じてＰ型Ｄ
ＴＭＯＳ２８のＮ型の浅いウェル領域１４に接地電位以
下のバイアスがかかりうる。このとき、Ｐ型ＤＴＭＯＳ
２８のＮ型の浅いウェル領域１４と、Ｐ型の深いウェル
領域１３との間の接合には順方向電圧がかかるので、Ｐ
型の深いウェル領域１３には電子が注入される。Ｐ型の
深いウェル領域１３に注入された電子は、Ｎ型の深いウ
ェル領域１２に到達し、Ｎ型の深いウェル領域１２の電
位を下げる。Ｎ型の深いウェル領域１２の電位が下がる
と、Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウェル領域１５か
らＮ型の深いウェル領域１２にホールが注入される。Ｎ
型の深いウェル領域１２に注入されたホールは、Ｐ型の
深いウェル領域１３に到達し、Ｐ型の深いウェル領域１
３の電位を上げる。Ｐ型の深いウェル領域１３の電位が
上がると、Ｐ型ＤＴＭＯＳ２８のＮ型の浅いウェル領域
１４からＰ型の深いウェル領域１３への電子注入がます
ます増加する。以上の過程が繰り返されて（正の帰還が
かかり）、上記ＮＰＮＰ構造に異常電流が流れ、ラッチ
アップ現象が発生する。ここで、最初からＮ型の深いウ
ェル領域１２に電源電圧より低い電圧がかかっていれば
（すなわち、Ｐ型の基板バイアス可変トランジスタ２５
がアクティブ状態にあれば）、よりラッチアップ現象が
起こりやすい。また、Ｐ型の基板バイアス可変トランジ
スタ２５がスタンドバイ状態になっても（すなわち、Ｎ
型の深いウェル領域１２に電源電圧より高い電位を与え
ても）、ラッチアップ現象を誘発しやすくする可能性が
ある。この場合は、Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウ
ェル領域１５とＮ型の深いウェル領域１２との接合、お
よびＰ型の深いウェル領域１３とＮ型の深いウェル領域
１２との接合に大きな逆バイアスがかかる。そのため、
Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウェル領域１５とＰ型
の深いウェル領域１３との間でパンチスルーが起こり、
上記ＮＰＮＰ構造でラッチアップ現象が起こる引きがね
となる。なお、ラッチアップの経路としては、上記の他
に、Ｎ型ＤＴＭＯＳ２７のドレイン領域、Ｎ型ＤＴＭＯ
Ｓ２７のＰ型の浅いウェル領域１５、Ｎ型の深いウェル
領域１２およびＰ型の深いウェル領域１３を通る経路か
らなるＮＰＮＰ構造なども挙げられる。このように、Ｎ
型の深いウェル領域１２のバイアスが大きく変化する
と、ラッチアップ現象の制御が難しくなる。このため、
素子の信頼性が低下することとなる。
では、Ｐ型の基板バイアス可変トランジスタ２５をアク
ティブ状態にすると（すなわち、Ｎ型の深いウェル領域
１２に電源電圧より低い電位を与えると）、ラッチアッ
プ現象を誘発しやすくする可能性がある。Ｐ型ＤＴＭＯ
Ｓ２８のＮ型の浅いウェル領域１４、Ｐ型の深いウェル
領域１３、Ｎ型の深いウェル領域１２、およびＮ型ＤＴ
ＭＯＳ２７のＰ型の浅いウェル領域１５を通る経路から
なるＮＰＮＰ構造において、Ｐ型ＤＴＭＯＳ２８のＮ型
の浅いウェル領域１４に接地電位以下のバイアスがかか
った場合（アンダーシュート）を考える。ＤＴＭＯＳ２
７，２８はゲート電極と浅いウェル領域１５，１４が電
気的に接続されているので、ゲート電極を通じてＰ型Ｄ
ＴＭＯＳ２８のＮ型の浅いウェル領域１４に接地電位以
下のバイアスがかかりうる。このとき、Ｐ型ＤＴＭＯＳ
２８のＮ型の浅いウェル領域１４と、Ｐ型の深いウェル
領域１３との間の接合には順方向電圧がかかるので、Ｐ
型の深いウェル領域１３には電子が注入される。Ｐ型の
深いウェル領域１３に注入された電子は、Ｎ型の深いウ
ェル領域１２に到達し、Ｎ型の深いウェル領域１２の電
位を下げる。Ｎ型の深いウェル領域１２の電位が下がる
と、Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウェル領域１５か
らＮ型の深いウェル領域１２にホールが注入される。Ｎ
型の深いウェル領域１２に注入されたホールは、Ｐ型の
深いウェル領域１３に到達し、Ｐ型の深いウェル領域１
３の電位を上げる。Ｐ型の深いウェル領域１３の電位が
上がると、Ｐ型ＤＴＭＯＳ２８のＮ型の浅いウェル領域
１４からＰ型の深いウェル領域１３への電子注入がます
ます増加する。以上の過程が繰り返されて（正の帰還が
かかり）、上記ＮＰＮＰ構造に異常電流が流れ、ラッチ
アップ現象が発生する。ここで、最初からＮ型の深いウ
ェル領域１２に電源電圧より低い電圧がかかっていれば
（すなわち、Ｐ型の基板バイアス可変トランジスタ２５
がアクティブ状態にあれば）、よりラッチアップ現象が
起こりやすい。また、Ｐ型の基板バイアス可変トランジ
スタ２５がスタンドバイ状態になっても（すなわち、Ｎ
型の深いウェル領域１２に電源電圧より高い電位を与え
ても）、ラッチアップ現象を誘発しやすくする可能性が
ある。この場合は、Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウ
ェル領域１５とＮ型の深いウェル領域１２との接合、お
よびＰ型の深いウェル領域１３とＮ型の深いウェル領域
１２との接合に大きな逆バイアスがかかる。そのため、
Ｎ型ＤＴＭＯＳ２７のＰ型の浅いウェル領域１５とＰ型
の深いウェル領域１３との間でパンチスルーが起こり、
上記ＮＰＮＰ構造でラッチアップ現象が起こる引きがね
となる。なお、ラッチアップの経路としては、上記の他
に、Ｎ型ＤＴＭＯＳ２７のドレイン領域、Ｎ型ＤＴＭＯ
Ｓ２７のＰ型の浅いウェル領域１５、Ｎ型の深いウェル
領域１２およびＰ型の深いウェル領域１３を通る経路か
らなるＮＰＮＰ構造なども挙げられる。このように、Ｎ
型の深いウェル領域１２のバイアスが大きく変化する
と、ラッチアップ現象の制御が難しくなる。このため、
素子の信頼性が低下することとなる。
【００９３】本発明の実施の形態４は、以上の問題を解
決したものであり、図４〜８を用いて説明する。
決したものであり、図４〜８を用いて説明する。
【００９４】図４および図５は、本発明の実施の形態４
の半導体装置の断面図である。図４および図５では、層
間絶縁膜、上部メタル配線は省略している。図６は、平
面の模式図である。
の半導体装置の断面図である。図４および図５では、層
間絶縁膜、上部メタル配線は省略している。図６は、平
面の模式図である。
【００９５】まず、本実施の形態の半導体装置を、図４
を用いて説明する。図４に示す半導体装置が図１〜図３
に示す半導体装置と異なるのは、次の点である。すなわ
ち、Ｐ型基板バイアス可変トランジスタ２５，２５，・・
・・の回路ブロックにおけるＮ型の深いウェル領域１２
と、Ｎ型基板バイアス可変トランジスタ２６，２６，・・
・・の回路ブロックやＤＴＭＯＳ部（ＤＴＭＯＳ２７，２
８を含む領域）におけるＮ型の深いウェル領域１２と
は、電気的に分離されている点である。Ｎ型の深いウェ
ル領域１２，１２を分離する場所には、図４に描かれて
いるように、素子分離領域１６５を設けている。このよ
うに、Ｎ型の深いウェル領域１２，１２を分離する場所
に素子分離領域１６５を設けておくことにより、素子分
離領域１６５がない場合に比べて、ゲート配線や上部メ
タル配線との寄生容量を減少することができる。
を用いて説明する。図４に示す半導体装置が図１〜図３
に示す半導体装置と異なるのは、次の点である。すなわ
ち、Ｐ型基板バイアス可変トランジスタ２５，２５，・・
・・の回路ブロックにおけるＮ型の深いウェル領域１２
と、Ｎ型基板バイアス可変トランジスタ２６，２６，・・
・・の回路ブロックやＤＴＭＯＳ部（ＤＴＭＯＳ２７，２
８を含む領域）におけるＮ型の深いウェル領域１２と
は、電気的に分離されている点である。Ｎ型の深いウェ
ル領域１２，１２を分離する場所には、図４に描かれて
いるように、素子分離領域１６５を設けている。このよ
うに、Ｎ型の深いウェル領域１２，１２を分離する場所
に素子分離領域１６５を設けておくことにより、素子分
離領域１６５がない場合に比べて、ゲート配線や上部メ
タル配線との寄生容量を減少することができる。
【００９６】Ｎ型の深いウェル領域１２，１２を分断す
る場所は、Ｐ型の基板バイアス可変トランジスタ２５へ
のウェルバイアス入力端子２９からの入力電位が、Ｎ型
の基板バイアス可変トランジスタ２６，２６，・・・・の回
路ブロックおよびＤＴＭＯＳ部に及ばないようにするの
が好ましい。すなわち、Ｎ型の深いウェル領域１２，１
２を分断する場所は、Ｐ型の基板バイアス可変トランジ
スタ２５の回路ブロックとＮ型の基板バイアス可変トラ
ンジスタ２６の回路ブロックとの境界、または、Ｎ型の
基板バイアス可変トランジスタ２６の回路ブロックとＤ
ＴＭＯＳ部との境界にするのが好ましい。図５は、Ｐ型
の基板バイアス可変トランジスタ２５の回路ブロックと
Ｎ型のＤＴＭＯＳ部（Ｎ型のＤＴＭＯＳ２７を含む領
域）との境界の断面を示す。Ｐ型の基板バイアス可変ト
ランジスタ２５の回路ブロックとＰ型のＤＴＭＯＳ部
（Ｐ型のＤＴＭＯＳ２７を含む領域）との境界は、Ｐ型
の基板バイアス可変トランジスタ２５の回路ブロック部
とＮ型の基板バイアス可変トランジスタ２６の回路ブロ
ックとの境界の場合に類似している。
る場所は、Ｐ型の基板バイアス可変トランジスタ２５へ
のウェルバイアス入力端子２９からの入力電位が、Ｎ型
の基板バイアス可変トランジスタ２６，２６，・・・・の回
路ブロックおよびＤＴＭＯＳ部に及ばないようにするの
が好ましい。すなわち、Ｎ型の深いウェル領域１２，１
２を分断する場所は、Ｐ型の基板バイアス可変トランジ
スタ２５の回路ブロックとＮ型の基板バイアス可変トラ
ンジスタ２６の回路ブロックとの境界、または、Ｎ型の
基板バイアス可変トランジスタ２６の回路ブロックとＤ
ＴＭＯＳ部との境界にするのが好ましい。図５は、Ｐ型
の基板バイアス可変トランジスタ２５の回路ブロックと
Ｎ型のＤＴＭＯＳ部（Ｎ型のＤＴＭＯＳ２７を含む領
域）との境界の断面を示す。Ｐ型の基板バイアス可変ト
ランジスタ２５の回路ブロックとＰ型のＤＴＭＯＳ部
（Ｐ型のＤＴＭＯＳ２７を含む領域）との境界は、Ｐ型
の基板バイアス可変トランジスタ２５の回路ブロック部
とＮ型の基板バイアス可変トランジスタ２６の回路ブロ
ックとの境界の場合に類似している。
【００９７】次に、本実施の形態４の半導体装置を、図
６を用いて説明する。なお、図６では回路を構成するた
めの個々の配線やバイアス発生回路は省略している。半
導体基板上には、電位が変動するＮ型の深いウェル領域
（Ｐ型の基板バイアス可変トランジスタへのウェルバイ
アス入力端子と接続されているＮ型の深いウェル領域）
が形成された領域５１がある。更に、半導体基板上に
は、電位が固定されたＮ型の深いウェル領域が形成され
た領域５２がある。電位が変動するＮ型の深いウェル領
域が形成された領域５１内には、Ｐ型の基板バイアス可
変トランジスタからなるブロック５３が形成されてい
る。電位が固定されたＮ型の深いウェル領域５２内に
は、Ｎ型の基板バイアス可変トランジスタからなるブロ
ック５４、Ｎ型のＤＴＭＯＳからなるブロック５５およ
びＰ型のＤＴＭＯＳからなるブロック５６が形成されて
いる。
６を用いて説明する。なお、図６では回路を構成するた
めの個々の配線やバイアス発生回路は省略している。半
導体基板上には、電位が変動するＮ型の深いウェル領域
（Ｐ型の基板バイアス可変トランジスタへのウェルバイ
アス入力端子と接続されているＮ型の深いウェル領域）
が形成された領域５１がある。更に、半導体基板上に
は、電位が固定されたＮ型の深いウェル領域が形成され
た領域５２がある。電位が変動するＮ型の深いウェル領
域が形成された領域５１内には、Ｐ型の基板バイアス可
変トランジスタからなるブロック５３が形成されてい
る。電位が固定されたＮ型の深いウェル領域５２内に
は、Ｎ型の基板バイアス可変トランジスタからなるブロ
ック５４、Ｎ型のＤＴＭＯＳからなるブロック５５およ
びＰ型のＤＴＭＯＳからなるブロック５６が形成されて
いる。
【００９８】Ｐ型の基板バイアス可変トランジスタから
なるブロック５３は、基板バイアストランジスタの共通
のウェル領域を結ぶ上部配線５７で、他のＰ型の基板バ
イアス可変トランジスタからなるブロック５３と接続さ
れている。こうして互いに接続されたＰ型の基板バイア
ス可変トランジスタからなるブロック５３，５３は、
（Ｐ型の基板バイアス可変トランジスタからなる）１つ
の回路ブロックとなる。この回路ブロックの共通のウェ
ル領域には、バイアス発生回路から、アクティブ時には
電源電圧または電源電圧より低い電圧が与えられ、スタ
ンドバイ時には電源電圧より高い電圧が与えられる。
なるブロック５３は、基板バイアストランジスタの共通
のウェル領域を結ぶ上部配線５７で、他のＰ型の基板バ
イアス可変トランジスタからなるブロック５３と接続さ
れている。こうして互いに接続されたＰ型の基板バイア
ス可変トランジスタからなるブロック５３，５３は、
（Ｐ型の基板バイアス可変トランジスタからなる）１つ
の回路ブロックとなる。この回路ブロックの共通のウェ
ル領域には、バイアス発生回路から、アクティブ時には
電源電圧または電源電圧より低い電圧が与えられ、スタ
ンドバイ時には電源電圧より高い電圧が与えられる。
【００９９】Ｎ型の基板バイアス可変トランジスタから
なるブロック５４は、Ｎ型の基板バイアストランジスタ
の共通のウェル領域を結ぶ上部配線５７で、他のＮ型の
基板バイアス可変トランジスタからなるブロック５４と
接続されている。こうして互いに接続されたＮ型の基板
バイアス可変トランジスタからなるブロック５４，５４
は、（Ｎ型の基板バイアス可変トランジスタからなる）
１つの回路ブロックとなる。この回路ブロックの共通の
ウェル領域には、バイアス発生回路から、アクティブ時
には０Ｖまたは正の電圧が与えられ、スタンドバイ時に
は負の電圧が与えられる。
なるブロック５４は、Ｎ型の基板バイアストランジスタ
の共通のウェル領域を結ぶ上部配線５７で、他のＮ型の
基板バイアス可変トランジスタからなるブロック５４と
接続されている。こうして互いに接続されたＮ型の基板
バイアス可変トランジスタからなるブロック５４，５４
は、（Ｎ型の基板バイアス可変トランジスタからなる）
１つの回路ブロックとなる。この回路ブロックの共通の
ウェル領域には、バイアス発生回路から、アクティブ時
には０Ｖまたは正の電圧が与えられ、スタンドバイ時に
は負の電圧が与えられる。
【０１００】図４および図５で示すウェル構造を用い、
更に、図６で示すように配置することにより、基板バイ
アス可変トランジスタとＤＴＭＯＳが混在する回路にお
いて、容易に複数の基板バイアス可変トランジスタの回
路ブロックを形成することができる。また、Ｎ型の素子
とＰ型の素子を上部配線で接続して相補型ＭＯＳ（ＣＭ
ＯＳ）回路を組むことができる。
更に、図６で示すように配置することにより、基板バイ
アス可変トランジスタとＤＴＭＯＳが混在する回路にお
いて、容易に複数の基板バイアス可変トランジスタの回
路ブロックを形成することができる。また、Ｎ型の素子
とＰ型の素子を上部配線で接続して相補型ＭＯＳ（ＣＭ
ＯＳ）回路を組むことができる。
【０１０１】次に、図４〜６に示された半導体装置の作
成手順を述べる。
成手順を述べる。
【０１０２】本実施の形態４の半導体装置を作成する手
順は、実施の形態１の半導体装置を作成する場合と同じ
である。図４に示された半導体装置の深いウェル領域を
形成する場合を、図７および図８で説明する。
順は、実施の形態１の半導体装置を作成する場合と同じ
である。図４に示された半導体装置の深いウェル領域を
形成する場合を、図７および図８で説明する。
【０１０３】図７に示すように、半導体基板１１には、
フォトレジスト３３をマスクとして、Ｎ型の深いウェル
領域１２ａが形成される。Ｎ型を与える不純物イオンと
しては31Ｐ+が挙げられる。例えば、不純物イオンとし
て31Ｐ+を使用した場合、注入エネルギーとして５００
〜３０００ＫｅＶ、注入量として５×１０11〜１×１０
14ｃｍ-2の条件で形成することができる。つづいて、同
じマスク３３を用いて、Ｐ型の深いウェル領域１３を、
Ｎ型の深いウェル領域１２ａより浅い位置に形成する。
Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられ
る。例えば、不純物イオンとして11Ｂ+イオンを使用し
た場合、注入エネルギーとして１００〜１０００Ｋｅ
Ｖ、注入量として５×１０11〜１×１０14ｃｍ-2の条件
で形成することができる。
フォトレジスト３３をマスクとして、Ｎ型の深いウェル
領域１２ａが形成される。Ｎ型を与える不純物イオンと
しては31Ｐ+が挙げられる。例えば、不純物イオンとし
て31Ｐ+を使用した場合、注入エネルギーとして５００
〜３０００ＫｅＶ、注入量として５×１０11〜１×１０
14ｃｍ-2の条件で形成することができる。つづいて、同
じマスク３３を用いて、Ｐ型の深いウェル領域１３を、
Ｎ型の深いウェル領域１２ａより浅い位置に形成する。
Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられ
る。例えば、不純物イオンとして11Ｂ+イオンを使用し
た場合、注入エネルギーとして１００〜１０００Ｋｅ
Ｖ、注入量として５×１０11〜１×１０14ｃｍ-2の条件
で形成することができる。
【０１０４】次に、図８に示すように、フォトレジスト
３４をマスクとして、Ｎ型の深いウェル領域１２ｂが形
成される。Ｎ型の深いウェル領域１２ｂの不純物注入の
深さは、Ｎ型の深いウェル領域１２ａよりも浅く、Ｐ型
の深いウェル領域１３と同程度であるのが好ましい。Ｎ
型を与える不純物イオンとしては31Ｐ+が挙げられる。
例えば、不純物イオンとして31Ｐ+を使用した場合、注
入エネルギーとして２４０〜１５００ＫｅＶ、注入量と
して５×１０11〜１×１０14ｃｍ-2の条件で形成するこ
とができる。領域１２ａと領域１２ｂは一体となってＮ
型の深いウェル領域となる。また、領域１２ｂを分断す
れば（不純物注入がされないようにフォトレジスト３４
でマスクする）、Ｎ型の深いウェル領域を電気的に分離
することができる。
３４をマスクとして、Ｎ型の深いウェル領域１２ｂが形
成される。Ｎ型の深いウェル領域１２ｂの不純物注入の
深さは、Ｎ型の深いウェル領域１２ａよりも浅く、Ｐ型
の深いウェル領域１３と同程度であるのが好ましい。Ｎ
型を与える不純物イオンとしては31Ｐ+が挙げられる。
例えば、不純物イオンとして31Ｐ+を使用した場合、注
入エネルギーとして２４０〜１５００ＫｅＶ、注入量と
して５×１０11〜１×１０14ｃｍ-2の条件で形成するこ
とができる。領域１２ａと領域１２ｂは一体となってＮ
型の深いウェル領域となる。また、領域１２ｂを分断す
れば（不純物注入がされないようにフォトレジスト３４
でマスクする）、Ｎ型の深いウェル領域を電気的に分離
することができる。
【０１０５】なお、Ｎ型の深いウェル領域１２は半導体
基板（Ｐ型の導電型をもつ）１１によって電気的に分離
されている。通常、半導体基板１１の不純物濃度は薄い
（１０15ｃｍ-3程度）ので、Ｎ型の深いウェル領域１
２，１２間でのパンチスルーを防止するためには十分な
分離幅をもたせる必要がある。Ｎ型の深いウェル領域１
２，１２間でのパンチスルーを防止するためには、実施
の形態２または実施の形態３で行ったように、リソグラ
フィマスクを１枚増やして、Ｎ型の深いウェル領域１
２，１２間にＰ型の不純物を注入してもよい。
基板（Ｐ型の導電型をもつ）１１によって電気的に分離
されている。通常、半導体基板１１の不純物濃度は薄い
（１０15ｃｍ-3程度）ので、Ｎ型の深いウェル領域１
２，１２間でのパンチスルーを防止するためには十分な
分離幅をもたせる必要がある。Ｎ型の深いウェル領域１
２，１２間でのパンチスルーを防止するためには、実施
の形態２または実施の形態３で行ったように、リソグラ
フィマスクを１枚増やして、Ｎ型の深いウェル領域１
２，１２間にＰ型の不純物を注入してもよい。
【０１０６】なお、上記では説明の便宜上、基板バイア
ス可変トランジスタ２５，２６とＤＴＭＯＳ２７，２８
のみを形成しているが、通常構造のＭＯＳＦＥＴが混在
していても良い。この場合は、通常のＭＯＳＦＥＴとす
べき素子においては浅いウェル領域の電位を固定すれば
よい。
ス可変トランジスタ２５，２６とＤＴＭＯＳ２７，２８
のみを形成しているが、通常構造のＭＯＳＦＥＴが混在
していても良い。この場合は、通常のＭＯＳＦＥＴとす
べき素子においては浅いウェル領域の電位を固定すれば
よい。
【０１０７】図４，５に示すように、上記半導体装置に
おいて、ＤＴＭＯＳ２７，２８の浅いウェル領域１５，
１４は、反対導電型の深いウェル領域１２，１３と素子
分離領域１６２とによって、素子毎に電気的に分離され
ている。また、Ｐ型の基板バイアス可変トランジスタ２
５の共通ウェル領域１２，１４は、素子分離領域１６５
およびＰ型半導体領域１１によって、回路ブロック毎に
電気的に分離されている。更にまた、Ｎ型の基板バイア
ス可変トランジスタ２６の共通ウェル領域１３，１５
は、素子分離領域１６２，１６５およびＮ型の深いウェ
ル領域１２によって、回路ブロック毎に電気的に分離さ
れている。
おいて、ＤＴＭＯＳ２７，２８の浅いウェル領域１５，
１４は、反対導電型の深いウェル領域１２，１３と素子
分離領域１６２とによって、素子毎に電気的に分離され
ている。また、Ｐ型の基板バイアス可変トランジスタ２
５の共通ウェル領域１２，１４は、素子分離領域１６５
およびＰ型半導体領域１１によって、回路ブロック毎に
電気的に分離されている。更にまた、Ｎ型の基板バイア
ス可変トランジスタ２６の共通ウェル領域１３，１５
は、素子分離領域１６２，１６５およびＮ型の深いウェ
ル領域１２によって、回路ブロック毎に電気的に分離さ
れている。
【０１０８】したがって、本実施の形態４の半導体装置
によれば、各導電型について、基板バイアス可変トラン
ジスタ２５，２６の回路ブロックを任意の数形成するこ
とができる。これにより、アクティブ状態にすべき回路
ブロックとスタンドバイ状態にすべき回路ブロックとを
適切に分けることができ、半導体装置の消費電力を減少
することができる。
によれば、各導電型について、基板バイアス可変トラン
ジスタ２５，２６の回路ブロックを任意の数形成するこ
とができる。これにより、アクティブ状態にすべき回路
ブロックとスタンドバイ状態にすべき回路ブロックとを
適切に分けることができ、半導体装置の消費電力を減少
することができる。
【０１０９】更に、本実施の形態４の半導体装置によれ
ば、基板バイアス可変トランジスタ２５，２６の共通ウ
ェル領域１２，１４；１３，１５と、それに接する反対
導電型のウェル領域とのＰＮ接合の面積は、基板バイア
ス可変トランジスタ２５，２６の回路ブロックの面積程
度に抑えることができる。したがって、本実施の形態４
の半導体装置では、基板バイアス可変トランジスタ２
５，２６の共通ウェル領域の電位が変化した時の電荷の
充放電が減少する。これにより、半導体装置の消費電力
を減少することができる。
ば、基板バイアス可変トランジスタ２５，２６の共通ウ
ェル領域１２，１４；１３，１５と、それに接する反対
導電型のウェル領域とのＰＮ接合の面積は、基板バイア
ス可変トランジスタ２５，２６の回路ブロックの面積程
度に抑えることができる。したがって、本実施の形態４
の半導体装置では、基板バイアス可変トランジスタ２
５，２６の共通ウェル領域の電位が変化した時の電荷の
充放電が減少する。これにより、半導体装置の消費電力
を減少することができる。
【０１１０】更にまた、本実施の形態４の半導体装置に
よれば、Ｎ型の基板バイアス可変トランジスタ２６のブ
ロックおよびＤＴＭＯＳ２７，２８のブロックにおいて
は、Ｎ型の深いウェル領域１２の電位が固定されてい
る。そのため、ラッチアップ現象の制御が容易になる。
これにより、半導体装置の信頼性が向上する。
よれば、Ｎ型の基板バイアス可変トランジスタ２６のブ
ロックおよびＤＴＭＯＳ２７，２８のブロックにおいて
は、Ｎ型の深いウェル領域１２の電位が固定されてい
る。そのため、ラッチアップ現象の制御が容易になる。
これにより、半導体装置の信頼性が向上する。
【０１１１】（実施の形態５）実施の形態１〜４のいず
れかの半導体装置を用いて、図示しないが，ＣＭＯＳ回
路を組むこともできる。低電圧駆動で高駆動電流が得ら
れるＤＴＭＯＳと、オフリーク電流を非常に小さくでき
る基板バイアス可変トランジスタとの、それぞれの利点
を適切に組み合わせることにより、低消費電力かつ高速
なＣＭＯＳ回路を実現することができる。更に、基板バ
イアス可変トランジスタの回路ブロックを複数個形成し
て、アクティブ状態にすべき回路ブロック以外はスタン
ドバイ状態にすれば、ＣＭＯＳ回路をより低消費電力化
することが可能となる。
れかの半導体装置を用いて、図示しないが，ＣＭＯＳ回
路を組むこともできる。低電圧駆動で高駆動電流が得ら
れるＤＴＭＯＳと、オフリーク電流を非常に小さくでき
る基板バイアス可変トランジスタとの、それぞれの利点
を適切に組み合わせることにより、低消費電力かつ高速
なＣＭＯＳ回路を実現することができる。更に、基板バ
イアス可変トランジスタの回路ブロックを複数個形成し
て、アクティブ状態にすべき回路ブロック以外はスタン
ドバイ状態にすれば、ＣＭＯＳ回路をより低消費電力化
することが可能となる。
【０１１２】（実施の形態６）実施の形態１〜５のいず
れかの半導体装置を、電池駆動の携帯電子機器、特に携
帯情報端末に用いることができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。
れかの半導体装置を、電池駆動の携帯電子機器、特に携
帯情報端末に用いることができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。
【０１１３】図９は、携帯電話の例を示している。制御
回路１１１には、本発明の半導体装置が組み込まれてい
る。なお、前記制御回路１１１は、本発明の半導体装置
からなる論理回路と、メモリとを混載したＬＳＩ（大規
模集積回路）から成っていてもよい。１１２は電池、１
１３はＲＦ（無線周波数）回路部、１１４は表示部、１
１５はアンテナ部、１１６は信号線、１１７は電源線で
ある。
回路１１１には、本発明の半導体装置が組み込まれてい
る。なお、前記制御回路１１１は、本発明の半導体装置
からなる論理回路と、メモリとを混載したＬＳＩ（大規
模集積回路）から成っていてもよい。１１２は電池、１
１３はＲＦ（無線周波数）回路部、１１４は表示部、１
１５はアンテナ部、１１６は信号線、１１７は電源線で
ある。
【０１１４】本発明の半導体装置を携帯電子機器に用い
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることが可能にな
る。これにより、電池寿命を大幅にのばすことが可能に
なる。
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることが可能にな
る。これにより、電池寿命を大幅にのばすことが可能に
なる。
【０１１５】
【発明の効果】本発明の半導体装置は、ＤＴＭＯＳと基
板バイアス可変トランジスタとを含む半導体装置におい
て、半導体基板とは反対導電型をもつ深いウェル領域を
電気的に分離するものである。
板バイアス可変トランジスタとを含む半導体装置におい
て、半導体基板とは反対導電型をもつ深いウェル領域を
電気的に分離するものである。
【０１１６】これにより、異なる導電型の各々につい
て、基板バイアス可変トランジスタの回路ブロックを複
数個形成することができる。したがって、いずれの導電
型についても、アクティブ状態にすべき回路ブロックと
スタンドバイ状態にすべき回路ブロックとを適切に分け
ることができ、半導体装置の消費電力を減少することが
できる。
て、基板バイアス可変トランジスタの回路ブロックを複
数個形成することができる。したがって、いずれの導電
型についても、アクティブ状態にすべき回路ブロックと
スタンドバイ状態にすべき回路ブロックとを適切に分け
ることができ、半導体装置の消費電力を減少することが
できる。
【０１１７】また、本発明の１実施の形態では、基板バ
イアス可変トランジスタからなる回路ブロックにおける
深いウェル領域と、他の素子部（反対導電型の基板バイ
アス可変トランジスタからなる回路ブロックおよびＤＴ
ＭＯＳ部）における深いウェル領域とを、電気的に分離
している。したがって、深いウェル領域の境界でのＰＮ
接合による寄生容量を減少することが可能であり、半導
体装置の消費電力を減少することができる。更にまた、
ＤＴＭＯＳ部の深いウェル領域の電位を固定することが
できるから、ラッチアップ現象を抑制することが可能で
ある。
イアス可変トランジスタからなる回路ブロックにおける
深いウェル領域と、他の素子部（反対導電型の基板バイ
アス可変トランジスタからなる回路ブロックおよびＤＴ
ＭＯＳ部）における深いウェル領域とを、電気的に分離
している。したがって、深いウェル領域の境界でのＰＮ
接合による寄生容量を減少することが可能であり、半導
体装置の消費電力を減少することができる。更にまた、
ＤＴＭＯＳ部の深いウェル領域の電位を固定することが
できるから、ラッチアップ現象を抑制することが可能で
ある。
【０１１８】更にまた、本発明の１実施の形態の半導体
装置では、素子分離領域の一方の側にある浅いウェル領
域と他方の側にある浅いウェル領域の導電型が異なり、
または、素子分離領域の一方の側にある深いウェル領域
と他方の側にある深いウェル領域の導電型が異なる場合
は、その素子分離領域の幅を、両側の浅いウェル領域の
導電型が同じで、かつ、両側の深いウェル領域の導電型
が同じである素子分離領域の幅よりも広くしている。し
たがって、ウェル領域間のパンチスルーや、不純物の拡
散による素子の閾値シフトを抑制することができる。
装置では、素子分離領域の一方の側にある浅いウェル領
域と他方の側にある浅いウェル領域の導電型が異なり、
または、素子分離領域の一方の側にある深いウェル領域
と他方の側にある深いウェル領域の導電型が異なる場合
は、その素子分離領域の幅を、両側の浅いウェル領域の
導電型が同じで、かつ、両側の深いウェル領域の導電型
が同じである素子分離領域の幅よりも広くしている。し
たがって、ウェル領域間のパンチスルーや、不純物の拡
散による素子の閾値シフトを抑制することができる。
【０１１９】また、本発明の携帯電子機器は、本発明の
上記半導体装置が組み込まれているので、ＬＳＩ部の消
費電力を大幅に減少して、電池寿命を大幅にのばすこと
ができる。
上記半導体装置が組み込まれているので、ＬＳＩ部の消
費電力を大幅に減少して、電池寿命を大幅にのばすこと
ができる。
【図１】 本発明の実施の形態１の半導体装置を示す断
面図である。
面図である。
【図２】 本発明の実施の形態２の半導体装置を示す断
面図である。
面図である。
【図３】 本発明の実施の形態３の半導体装置を示す断
面図である。
面図である。
【図４】 本発明の実施の形態４の半導体装置を示す断
面図である。
面図である。
【図５】 本発明の実施の形態４の半導体装置を示す断
面図である
面図である
【図６】 本発明の実施の形態４の半導体装置を模式的
に示す平面図である。
に示す平面図である。
【図７】 前記実施の形態４の半導体装置の深いウェル
領域を形成する方法を示す図である。
領域を形成する方法を示す図である。
【図８】 前記実施の形態４の半導体装置の深いウェル
領域を形成する方法を示す図である。
領域を形成する方法を示す図である。
【図９】 本発明の携帯電子機器を示すブロック図であ
る。
る。
【図１０】 従来の半導体装置の断面図である。
【図１１】 前記従来の半導体装置の深いウェル領域を
形成する方法を示す図である。
形成する方法を示す図である。
【図１２】 前記従来の半導体装置の深いウェル領域を
形成する方法を示す図である。
形成する方法を示す図である。
１１ Ｐ型の半導体基板 １２ Ｎ型の深いウェル領域 １３ Ｐ型の深いウェル領域 １４ Ｎ型の浅いウェル領域 １５ Ｐ型の浅いウェル領域 １６、１６１，１６２，１６５ 素子分離領域 ２５ Ｐ型の基板バイアス可変トランジスタ ２６ Ｎ型の基板バイアス可変トランジスタ ２７ Ｎ型のＤＴＭＯＳ ２８ Ｐ型のＤＴＭＯＳ ２９，３０，３１ 入力端子 ３５ Ｐ型の不純物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F038 CD04 DF07 DF08 EZ12 EZ20 5F048 AA08 AB03 AC03 BA01 BB05 BB09 BB11 BB12 BC06 BE01 BE03 BE04 BE05 BE09 BG14
Claims (11)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板内に形成された複数個の第２導電型の深
いウェル領域と、 前記第２導電型の深いウェル領域内に形成された第１導
電型の深いウェル領域と、 前記第１導電型の深いウェル領域上に形成された第1の
第１導電型の浅いウェル領域と、 前記第１導電型の深いウェル領域上に形成された第1の
第２導電型の浅いウェル領域と、 前記第２導電型の深いウェル領域上に形成された第２の
第１導電型の浅いウェル領域と、 前記第２導電型の深いウェル領域上に形成された第２の
第２導電型の浅いウェル領域と、 素子分離領域と、 前記第1の第１導電型の浅いウェル領域上に形成された
第２導電型の電界効果トランジスタと、 前記第1の第１導電型の浅いウェル領域上に形成され、
前記第２導電型の電界効果トランジスタの基板バイアス
を変化させるための入力端子と、 前記第2の第２導電型の浅いウェル領域上に形成された
第１導電型の電界効果トランジスタと、 前記第2の第２導電型の浅いウェル領域上に形成され、
前記第１導電型の電界効果トランジスタの基板バイアス
を変化させるための入力端子と、 前記第2の第１導電型の浅いウェル領域上に形成され、
ゲート電極と前記第2の第１導電型の浅いウェル領域と
が電気的に接続された第２導電型の動的閾値トランジス
タと、 前記第1の第２導電型の浅いウェル領域上に形成され、
ゲート電極と前記第1の第２導電型の浅いウェル領域と
が電気的に接続された第１導電型の動的閾値トランジス
タとを具備し、 前記第2の第１導電型の浅いウェル領域は、前記素子分
離領域と前記第２導電型の深いウェル領域とにより、素
子毎に電気的に分離され、 前記第1の第２導電型の浅いウェル領域は、前記素子分
離領域と前記第１導電型の深いウェル領域とにより、素
子毎に分離されていることを特徴とする半導体装置。 - 【請求項２】 前記複数個の第２導電型の深いウェル領
域は、前記第１導電型の半導体基板により電気的に分離
されていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記複数個の第２導電型の深いウェル領
域間には、第１導電型の不純物領域が形成され、前記複
数個の第２導電型の深いウェル領域は、前記第１導電型
の半導体基板および前記第１導電型の不純物領域により
電気的に分離されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】 前記複数個の第２導電型の深いウェル領
域間には、素子分離領域が形成され、前記複数個の第２
導電型の深いウェル領域は、前記第１導電型の半導体基
板および前記素子分離領域により電気的に分離されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記複数個の第２導電型の深いウェル領
域間には、第１導電型の不純物領域および素子分離領域
が形成され、前記複数個の第２導電型の深いウェル領域
は、前記第１導電型の半導体基板、前記第１導電型の不
純物領域および素子分離領域により電気的に分離されて
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記複数個の第２導電型の深いウェル領
域は、前記第１導電型の電界効果トランジスタと前記第
２導電型の電界効果トランジスタとの間、前記第１導電
型の電界効果トランジスタと前記第１導電型の動的閾値
トランジスタとの間、または、前記第１導電型の電界効
果トランジスタと前記第２導電型の動的閾値トランジス
タとの間において分離されていることを特徴とする請求
項１乃至５のいずれか１つに記載の半導体装置。 - 【請求項７】 前記素子分離領域のうち、一方の側にあ
る浅いウェル領域の導電型と他方の側にある浅いウェル
領域の導電型とが異なる素子分離領域、または、一方の
側にある深いウェル領域の導電型と他方の側にある深い
ウェル領域の導電型とが異なると共に、両側の前記深い
ウエル領域に接する素子分離領域の幅をＡとし、一方の
側にある浅いウェル領域の導電型と他方の側にある浅い
ウェル領域の導電型とが同一であり、かつ、一方の側に
ある深いウェル領域の導電型と他方の側にある深いウェ
ル領域の導電型とが同一であると共に、両側の前記深い
ウエル領域に接する素子分離領域の幅をＢとするとき、
Ａ＞Ｂであることを特徴とする請求項１乃至６のいずれ
か１つに記載の半導体装置。 - 【請求項８】 前記素子分離領域のうち、一方の側にあ
る浅いウェル領域の導電型と他方の側にある浅いウェル
領域の導電型とが異なる素子分離領域、または、一方の
側にある深いウェル領域の導電型と他方の側にある深い
ウェル領域の導電型とが異なると共に、両側の前記深い
ウエル領域に接する素子分離領域の幅をＡとするとき、
０．１８μｍ＜Ａ＜０．７μｍであることを特徴とする
請求項１乃至６のいずれか１つに記載の半導体装置。 - 【請求項９】 前記素子分離領域はＳＴＩからなること
を特徴とする請求項１乃至８のいずれか１つに記載の半
導体装置。 - 【請求項１０】 前記第１導電型の動的閾値トランジス
タと前記第２導電型の動的閾値トランジスタ、または前
記第１導電型の電界効果トランジスタと前記第２導電型
の電界効果トランジスタ、または前記第１導電型の動的
閾値トランジスタと前記第２導電型の電界効果トランジ
スタ、もしくは前記第１導電型の電界効果トランジスタ
と前記第２導電型の動的閾値トランジスタで相補型回路
を構成していることを特徴とする請求項１乃至９のいず
れか１つに記載の半導体装置。 - 【請求項１１】 請求項１乃至１０のいずれか１つに記
載の半導体装置を具備したことを特徴とする携帯電子機
器。
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