JP2011029286A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】半導体装置とその製造方法において、素子間の耐圧を高めることを目的とする。
【解決手段】シリコン基板１０に第１、第２素子分離絶縁膜１３ａ、１３ｂを形成する工程と、シリコン基板１０に形成された第１絶縁膜２１を介して、第１領域I、第２領域II、及び４領域IVに、第１導電型の第１不純物をシリコン基板の第１の深さD1にまで注入する工程と、シリコン基板１０に形成され、且つ第１絶縁膜２１よりも薄い第２絶縁膜３０を介して、第３領域IIIに、第２導電型の第２不純物を、シリコン基板１０の第２の深さD2にまで注入する工程と、第３領域IIIに、第２導電型の第３不純物を、第２の深さD2よりも浅い第３の深さD3にまで注入する工程と、第３領域に、第１トランジスタTRn(1)を形成する工程と、第４領域に、第２トランジスタTRp(low)を形成する工程とを有する半導体装置の製造方法による
【選択図】図９

Description

本発明は、半導体装置とその製造方法に関する。
LSI等の半導体装置においては、半導体基板に形成された素子を電気的に分離するため、様々な素子分離技術が使用されている。素子分離の方法としては、例えば、pウェルとnウェルとのp-n接合を利用して、pウェルとnウェルのそれぞれに形成された素子を分離する方法がある。また、STI(Shallow Trench Isolation)等のように半導体基板に溝を形成することで素子分離を行う技術もある。
素子分離が不十分だと、隣接する素子の間の耐圧が低くなり、これらの素子の間にパンチスルーが発生するおそれがある。パンチスルーはリーク電流の原因となり、半導体装置の低消費電力化等の妨げとなる。また、半導体装置が微細化して素子間の間隔が狭くなるほどパンチスルーも発生し易くなる。
したがって、半導体装置の微細化が進んでも素子間の耐圧を十分に維持できるような素子分離構造が望まれる。
特開平１１−１１１６３９号公報
半導体装置とその製造方法において、素子間の耐圧を高めることを目的とする。
以下の開示の一観点によれば、半導体基板に、該半導体基板の第１領域と第２領域を分離する第１素子分離絶縁膜と、該半導体基板の第３領域と第４領域を分離する第２素子分離絶縁膜を形成する工程と、前記半導体基板上に形成された、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第１素子分離絶縁膜、及び前記第２素子分離絶縁膜を覆う第１の膜厚を有する第１絶縁膜を介して、前記第１領域、前記第２領域、及び前記４領域に、第１導電型の第１不純物を前記半導体基板の第１の深さにまで注入する工程と、前記半導体基板上に形成された、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第１素子分離絶縁膜、及び前記第２素子分離絶縁膜を覆う、前記第１の膜厚よりも薄い第２の膜厚を有する第２絶縁膜を介して、前記第３領域に、第２導電型の第２不純物を、前記半導体基板の第２の深さにまで注入する工程と、前記第３領域に、前記第２導電型の第３不純物を、前記第２の深さよりも浅い第３の深さにまで注入する工程と、前記第３領域に、前記第１導電型のソースドレイン領域を有する第１トランジスタを形成する工程と、前記第４領域に、前記第２導電型のソースドレイン領域を有する第２トランジスタを形成する工程とを有する半導体装置の製造方法が提供される。
また、その開示の他の観点によれば、半導体基板と、前記半導体基板の第１領域と第２領域とを分離する第１素子分離絶縁膜と、前記半導体基板の第３領域と第４領域とを分離する第２素子分離絶縁膜と、前記第１領域、前記第２領域、及び前記第４領域に形成され、第１導電型の不純物を含有し、第１の深さを有する第１不純物領域と、前記第３領域に形成され、第２導電型の不純物を含有し、前記第１の深さよりも深い第２の深さを有する第２不純物領域と、前記第３領域に形成され、前記第２導電型の不純物を含有し、前記第２の深さよりも浅い第３の深さを有する第３不純物領域と、前記第３領域に形成された、前記第１導電型のソースドレイン領域を有する第１トランジスタと、前記第４領域に形成された、前記第２導電型のソースドレイン領域を有する第２トランジスタとを有する半導体装置が提供される。
開示の半導体装置とその製造方法によれば、第２絶縁膜よりも厚い第１絶縁膜を介して半導体基板に第１不純物領域を形成するので、第１不純物領域が半導体基板の浅い部位に形成されると共に、第２素子分離絶縁膜の側面での第１不純物領域の不純物濃度を高めることができ、素子分離を十分に行うことができる。
更に、第２不純物領域に第３不純物領域を形成することで、第１不純物領域と第２不純物領域とのp-n接合における電位障壁が更に高まり、素子分離をより確実に行うことができる。
図１は、半導体装置の断面図である。 図２は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図６は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図７は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図８は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図９は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１０は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１５は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１６は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図１７は、第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図１８は、第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図１９は、第１実施形態、比較例１、及び比較例２のそれぞれの不純物濃度プロファイルの相違について示す図である。 図２０は、第１実施形態と図１のそれぞれの半導体装置におけるボロンの濃度プロファイルの相違について示す図である。 図２１は、図２０におけるのとは別の断面での濃度プロファイルを示す図である。 図２２は、第１実施形態に係る第１素子分離絶縁膜の近傍でのリンの濃度分布をシミュレーションして得られた像である。 図２３は、図２２の断面での電流密度をシミュレーションして得られた図である。 図２４は、ウェルコンタクト領域におけるリーク電流をシミュレーションして得られた図である。 図２５は、トランジスタ領域におけるリーク電流をシミュレーションして得られた図である。 図２６は、図２５とは電位の付与の仕方を変えて、トランジスタ領域におけるリーク電流をシミュレーションして得られた図である。 図２７は、シリコン基板におけるポテンシャルプロフィアルのシミュレーション結果を示す図である。 図２８は、第１実施形態に係る第１絶縁膜の好適な膜厚についてシミュレーションして得られた図である。 図２９は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３０は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３１は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２１は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３３は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３４は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
LSI等の半導体装置では、半導体基板に様々な電位領域を形成するためにpウェルやnウェルが形成され、各ウェル同士がp-n接合やSTI等によって電気的に分離される。
図１は、ウェルとSTIの配置の一例を示す断面図である。
図１に示される半導体装置は、ウェルコンタクト領域Aとトランジスタ領域Bとが画定されたp型のシリコン基板１０を備える。
ウェルコンタクト領域Aにおいては、STI用の第１素子分離絶縁膜１３ａによってシリコン基板１０が第１領域Iと第２領域IIとに分けられる。
各領域I、IIのシリコン基板１０には、同一のイオン注入工程で形成された二つの第１nウェル２３が形成される。第１素子分離絶縁膜１３ａの下には第１pウェル２７が形成され、第１pウェル２７とnウェル２３との界面のp-n接合によって、二つのnウェル２３同士が電気的に分離される。
更に、これら二つのnウェル２３の表層には、後述の導電性プラグ６６ａ、６６ｂと第１nウェル２３との間のコンタクト抵抗を低減すべくn型不純物領域５５が形成される。
一方、トランジスタ領域Bにおいては、STI用の第２素子分離絶縁膜１３ｂによってシリコン基板１０が第３〜第６領域III〜VIに分けられる。
各領域のうち、第３領域IIIのシリコン基板１０には、第２pウェル２８と、第１n型ソースドレイン領域５６を備えた第１n型MOSトランジスタTRn(1)が形成される。
そして、その隣の第４領域IVのシリコン基板１０には、ウェルコンタクト領域Aのnウェル２３と同一工程で形成された第１nウェル２３が形成されると共に、第１p型ソースドレイン領域５７を備えた低電圧p型MOSトランジスタTRp(low)が形成される。
第４領域IVの第１nウェル２３と第３領域IIIの第２pウェル２８は、それらの間のp-n接合と第２素子分離絶縁膜１３ｂにより電気的に分離される。
更に、第５領域Vのシリコン基板１０には、第１nウェル２３よりも深い第２nウェル２５が第１nウェル２３に繋がるように形成される。このように深いnウェル２５は、ディープnウェルと呼ばれることもある。
そして、この第２nウェル２５よりも浅い部分のシリコン基板１０には、既述の第２pウェル２８と同一のイオン注入工程で形成された第３pウェル２９が形成される。このように第２nウェル２５により第３pウェル２９を包含させることで、第３pウェル２９を周囲から電気的に分離することができ、第２pウェル２８とは異なる電位を第３pウェル２９に付与することができる。
そして、その第３pウェル２９の表層には、第２n型MOSトランジスタTRn(2)の第２n型ソースドレイン領域５８が形成される。
一方、第６領域VIのシリコン基板１０には、ウェルコンタクト領域Aや第４領域IVにおけるnウェル２３と同一のイオン注入工程により第１nウェル２３が形成される。そして、その第１nウェル２３には、第４領域IVの低電圧p型MOSトランジスタTRp(low)よりも動作電圧が高い高電圧p型MOSトランジスタTRp(high)と、該トランジスタTRp(high)の第２p型ソースドレイン領域５９が形成される。
更に、各領域A、Bにおけるシリコン基板１０の表層には、コバルトシリサイド層等の高融点金属シリサイド層６１が形成され、この高融点金属シリサイド層６１によって各ソースドレイン領域５６〜５９やn型不純物領域５５が低抵抗化される。
そして、シリコン基板１０の上側全面には、カバー絶縁膜６３と層間絶縁膜６４がこの順に形成される。カバー絶縁膜６３は例えば窒化シリコン膜であり、層間絶縁膜６４は例えば酸化シリコン膜である。
これらの絶縁膜６３、６４にはパターニングによりコンタクトホールが形成され、そのコンタクトホール内にタングステン等の第１〜第３導電性プラグ６６ａ〜６６ｃが形成される。
このような半導体装置においては、第１n型MOSトランジスタTRn(1)と低電圧p型MOSトランジスタTRp(low)とが、これらの間の第２素子分離絶縁膜１３ｂと各ウェル２８、２３間のp-n接合とによって電気的に分離される。
しかしながら、半導体装置の微細化が進んで第２素子分離絶縁膜１３ｂの幅が狭くなると、素子分離絶縁膜１３ｂによる素子分離が不十分になる。
その結果、経路C1に沿って第１pウェル２８と第１p型ソースドレイン領域５７との間にパンチスルーが発生したり、経路C2に沿って第１nウェル２３と第１n型ソースドレイン領域５６との間にパンチスルーが発生するおそれが生じる。
第２素子分離絶縁膜１３ｂにおいて素子分離を十分に行い上記のパンチスルーを防止するには、第２素子分離絶縁膜１３ｂの側面での第１pウェル２８の不純物濃度を高め、p-n接合によるウェル２３、２８間の電位障壁を大きくするのが有効である。
第２pウェル２８の不純物濃度を高めるには、例えば、ウェル形成時のドーズ量を変えずに加速エネルギを小さくし、第２pウェル２８を浅くする方法がある。このようにすると、第２pウェル２８と同時に形成される第３pウェル２９も浅く形成されることになる。
しかしながら、第３pウェル２９を浅く形成するとウェル断面積の縮小が原因でウェル抵抗値が上昇してしまう。
よって、第２pウェル２８を浅くせずに、トランジスタ領域Bでの素子分離を十分に行うことが好ましい。
一方、ウェルコンタクト領域Aについては、上記のように第１pウェル２７によって二つの第１nウェル２３同士が電気的に分離される。
その第１pウェル２７は、トランジスタ領域Bにおける第２pウェル２８と第３pウェル２９と同一のイオン注入工程で形成されるものである。
但し、第１pウェル２７は非晶質の酸化シリコンよりなる第１素子分離絶縁膜１３ａの下に形成されるため、イオン注入時に不純物の指向性が第１素子分離絶縁膜１３ａによって乱される。よって、第１素子分離絶縁膜１３ａの下では、シリコン基板１０の結晶性が原因で不純物が意図しない深さにまで達するいわゆるチャネリングが抑制される。そのため、第１pウェル２７は、第２pウェル２８と第３pウェル２９の双方よりも浅く形成される。
このように第１pウェル２７が浅くなると、各ウェル２３、２７間のp-n接合に起因した電位障壁の高さがシリコン基板１０の深部において低くなり、経路C3に沿ったパンチスルーが第１nウェル２３間で発生し易くなる。
特に、そのパンチスルーは、半導体装置の微細化が進んで第１素子分離絶縁膜１３ａの幅が狭くなったときに顕著に発生するおそれがある。
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。
（第１実施形態）
図２〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、図１で説明したのと同じ要素には図１と同じ符号を付す。
この半導体装置は、ウェルコンタクト領域Aとトランジスタ領域Bとを有しており、以下のようにして製造される。
まず、図２に示すように、比抵抗が１０Ωcmのp型シリコン基板１０の表面を熱酸化して熱酸化膜１１を１０nm程度の厚さに形成する。更に、その熱酸化膜１１の上に、CVD(Chemical Vapor Deposition)法により例えば窒化シリコン膜１２を９０nm程度の厚さに形成する。
次に、図３に示すように、フォトリソグラフィとドライエッチングによりシリコン基板１０、熱酸化膜１１、及び窒化シリコン膜１２をパターニングして、シリコン基板１０にSTI用の素子分離溝１０ａを形成する。そのドライエッチングの際、窒化シリコン膜１２はハードマスクとして機能する。
素子分離溝１０ａの深さは特に限定されない。本実施形態では、２６０nm〜３５０nmの深さ、例えば３３０nmの深さに素子分離絶縁膜１０ａを形成する。
続いて、図４に示すように、素子分離溝１０ａ内と窒化シリコン膜１２のそれぞれの上にCVD法により埋め込み絶縁膜１３としてシリコン酸化膜を形成し、その埋め込み絶縁膜１３で素子分離溝１０ａを完全に埋め込む。
その後に、図５に示すように、窒化シリコン膜１２の上の余分な埋め込み絶縁膜１３をCMP(Chemical Mechanical Polishing)法により研磨して除去する。これにより、ウェルコンタクト領域Aとトランジスタ領域Bの素子分離溝１０ａのそれぞれに、埋め込み絶縁膜１３が第１素子分離絶縁膜１３ａ及び第２素子分離絶縁膜１３ｂとして残される。
次いで、図６に示すように、熱酸化膜１１と窒化シリコン膜１２をドライエッチングして除去し、シリコン基板１０の清浄面を露出させる。
ここまでの工程により、シリコン基板１０のウェルコンタクト領域Aが第１素子分離絶縁膜１３ａによって第１領域Iと第２領域IIとに分けられたことになる。また、シリコン基板１０のトランジスタ領域Bにおいては、第３〜第６領域III〜VIが第２素子分離絶縁膜１３ｂによって互いに分けられたことになる。
次に、図７に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１０の表面を熱酸化することにより、第１の厚さT1を有する第１絶縁膜２１として熱酸化膜を形成する。第１の厚さT1は特に限定されないが、本実施形態では１２０nm〜３６０nm、例えば２１０nmとする。
そして、この第１絶縁膜２１の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン２２を形成する。
更に、この第１レジストパターン２２をマスクにすると共に、第１絶縁膜２１をスルー膜にしながら、シリコン基板１０にn型不純物としてリンをイオン注入する。
これにより、ウェルコンタクト領域Aにおけるシリコン基板１０と、トランジスタ領域Bの第４、第６領域IV、VIの各々に、第１nウェル２３が第１の深さD1にまで形成される。このイオン注入の条件は特に限定されないが、例えば次の範囲が採用される。
・加速エネルギ：３６０keV±３０keV
・ドーズ量：３×１０13cm-2±１０％
・チルト角：０°
本実施形態では、加速エネルギを３６０keV、ドーズ量を３×１０13cm-2としてこのイオン注入を行う。その場合、シリコン基板１０内でリンの濃度が最大となるピーク深さは０．２３μmであり、当該深さでのリンのピーク濃度は１×１０18cm-3となる。
上記のようにして形成された第１nウェル２３のうち、第１領域Iと第４領域IVに形成されたものは互いに連結されており、これらの領域は第１nウェル２３中のリンによって電気的に接続される。
一方、第２領域IIと第６領域VIに形成された第１nウェル２３も互いに連結され、電気的に接続された状態となる。
この後に、第１レジストパターン２２は除去される。
次に、図８に示す断面構造を得るまでの工程について説明する。
まず、上記した第１nウェル２３の形成時にスルー膜として使用した第１絶縁膜２１をフッ酸溶液でウエットエッチングして除去する。
そして、シリコン基板１０を再び熱酸化することにより、第１絶縁膜２１の第１の厚さT1（図７参照）よりも薄い第２の厚さT2を有する熱酸化膜を形成し、その熱酸化膜を第２絶縁膜３０とする。第２の厚さT2は特に限定されないが、本実施形態では１０nmとする。
更に、その第２絶縁膜３０の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン３１を形成する。その第２レジストパターン３１には、図示のようにウェルコンタクト領域Aにおける第１素子分離絶縁膜１３ａの上と、第３領域IIIと第５領域Vのそれぞれの上に窓３１ａを備える。
そして、このような第２レジストパターン３１をマスク層にしてシリコン基板１０にp型不純物としてボロンをイオン注入する。
そのイオン注入では、第２絶縁膜３０がスルー膜として使用され、ウェルコンタクト領域Aにおける第１素子分離絶縁膜１３ａの下に第１pウェル２７が形成される。
一方、トランジスタ領域Bにおいては、第３領域IIIと第５領域Vのそれぞれに第１pウェル２８と第２pウェル２９が同じ深さにまで形成される。
このイオン注入の条件は特に限定されないが、例えば次の範囲が採用される。
・加速エネルギ：１５０keV±３０keV
・ドーズ量：３×１０13cm-2±１０％
・チルト角：０°
本実施形態では、加速エネルギを１５０keV、ドーズ量を３×１０13cm-2としてこのイオン注入を行う。
そのようなイオン注入においては、非晶質の酸化シリコンよりなる第１素子分離絶縁膜２７や第２絶縁膜３０によって、イオン注入される不純物の指向性が乱され、該不純物のチャネリングが抑制される。特に、第１pウェル２７は、第１素子分離絶縁膜１３ａと第２絶縁膜３０の双方によりチャネリングが効果的に抑制された不純物で形成されるので、その深さは第２、第３pウェル２８、２９よりも浅くなる。
また、第２、第３pウェル２８、２９は、第２絶縁膜３０を第１絶縁膜２１よりも薄くしたことで、第１絶縁膜２１をスルー膜にして形成した第１nウェル２３よりもチャネリング効果が顕著に現れ、第１の深さD1（図７参照）よりも深い第２の深さD2にまで形成される。
このように第２、第３pウェル２８、２９を深く形成することで、これらの深さが浅くなってウェルの断面積が低減するのを防止でき、第２、第３pウェル２８、２９の抵抗を低い状態に維持できる。
次いで、図９に示すように、上記の第３レジストパターン２１を引き続きマスクとして使用しながら、第２絶縁膜３０を介して第３領域IIIと第５領域Vにp型不純物の追加のイオン注入を行う。
これにより、各領域III、Vのシリコン基板１０には、第２の深さD2よりも浅い第３の深さD3にまで第４pウェル３２が形成される。
そのイオン注入の条件は特に限定されないが、次の条件でボロンをイオン注入するのが好ましい。
・加速エネルギ：６０keV±２０keV
・ドーズ量：１×１０13cm-2±１０％
・チルト角：０°
本実施形態では、加速エネルギを６０keV、ドーズ量を１×１０13cm-2とする条件でこのイオン注入を行う。
なお、本工程を終了した時点において、第２pウェル２８におけるボロンのピーク濃度は８×１０17cm-3となり、そのピーク深さは約０．４７μmとなる。このピーク深さは第２素子分離絶縁膜１３ｂの底部１３ｃの深さ（３３０nm）よりも深いため、該底部１３ｃの下方での第１nウェル２３と第２pウェル２８とのp-n接合による電位障壁が大きくなり、底部１３ｃの下方での素子分離を良好に行うことができる。
また、追加のイオン注入により形成した第４pウェル３２では、ボロンのピーク濃度は５×１０17cm-3となり、そのピーク深さは約０．２１μmとなる。この深さは、第２素子分離絶縁膜１３ｂの底部１３ｃの深さよりも浅いので、第２素子分離絶縁膜１３ｂの側面に第４pウェル３２の濃度ピークが位置することになる。これにより、追加のイオン注入を行わない場合と比較して第２絶縁膜１３ｂの側面でのボロン濃度が高められ、第２素子分離絶縁膜１３ｂにおよる素子分離を十分に行うことができるようになる。
一方、第１素子分離絶縁膜１３ａの下の第１pウェル２７においては、ボロンのピーク濃度は１．５×１０18cm-3となり、そのピーク深さは約０．４９μmとなる。
なお、第１pウェル２７上の第１素子分離絶縁膜１３ａにも上記のイオン注入によりボロンが注入される。その第１素子分離絶縁膜１３ａでのボロンの分布は、ピーク濃度が８×１０17cm-3となり、ピーク深さが約０．２４μmとなる。
この後に、第２レジストパターン３１は除去される。
次に、図１０に示すように、第２絶縁膜３０の上に再びフォトレジストを塗布し、それを露光、現像して第３レジストパターン３５とする。
そして、この第３レジストパターン３５をマスクに使用しながら、第３領域IIIと第５領域Vにおけるシリコン基板１０にp型不純物としてボロンをイオン注入し、閾値調整用p型不純物領域３３を形成する。このようなイオン注入は、チャネル注入とも呼ばれる。
このイオン注入の条件は特に限定されないが、本実施形態では次の条件を採用する。
・加速エネルギ：１０keV
・ドーズ量：１．８×１０13cm-2
・チルト角：７°
この後に、第３レジストパターン３５は除去される。
次に、図１１に示すように、第２絶縁膜３０の上に第４レジストパターン３６を形成し、それをマスクにしてシリコン基板１０にn型不純物として砒素をイオン注入することにより、第４領域IVに閾値調整用第１n型不純物領域３７を形成する。このイオン注入は、例えば次の条件で行い得る。
・加速エネルギ：１００keV
・ドーズ量：２．３×１０13cm-2
・チルト角：７°
更に、第４レジストパターン３６を除去した後、図１２に示すように、第２絶縁膜３０上に第５レジストパターン３９を形成する。
そして、第５レジストパターン３９をマスクにするイオン注入により、第６領域VIにおけるシリコン基板１０にn型不純物として砒素をイオン注入して、閾値調整用第２n型不純物領域３８を形成する。そのイオン注入の条件として、例えば次の条件を採用し得る。
・加速エネルギ：１００keV
・ドーズ量：４×１０12cm-2
・チルト角：７°
その後、第５レジストパターン３９を除去する。
次いで、図１３に示すように、第２絶縁膜３０の上に再びフォトレジストを塗布し、それを露光、現像して第６レジストパターン２６を形成する。
そして、第６レジストパターン２６をマスクにすると共に、第２絶縁膜３０をスルー膜にしながら、シリコン基板１０にn型不純物としてリンをイオン注入する。
これにより、第５領域Vにおけるシリコン基板１０に、第１の深さD1よりも深い第４の深さD4にまで第２nウェル２５が形成される。第２nウェル２５はディープnウェルとして形成されるものであって、例えば次のイオン注入条件で形成される。
・加速エネルギ：８００keV±１００keV
・ドーズ量：２×１０13cm-2±２０％
・チルト角：０°
その後、第６レジストパターン２６は除去される。
ここで、第３pウェル２９が第２nウェル２５よりも深く形成されると、第２nウェル２５により第３pウェル２９をその周囲から電気的に分離することができないので、第２の深さD2を第４の深さD4よりも浅くするのが好ましい。
これにより、第３pウェル２９は、第２nウェル２５に包含される範囲内で基板深くに形成されるので、第２nウェル２５に囲まれた抵抗の低い第３pウェル２９を実現し得る。
次いで、図１４に示すように、シリコン１０の表面を熱酸化することにより、ゲート絶縁膜４１となる熱酸化膜を形成する。
ゲート絶縁膜４１の形成に際しては、まず、各領域A、Bにおけるシリコン基板１０を熱酸化した後、第６領域VI以外の熱酸化膜をウエットエッチングして除去する。そして、シリコン基板１０を再度熱酸化することにより、第６領域VIでの厚さが他の領域におけるよりも厚いゲート絶縁膜４１が形成される。
なお、各回の熱酸化はRTA(Rapid Thermal Anneal)により行われ、熱酸化時の基板温度は１０００℃、処理時間は１０秒とされる。この条件に従った場合、第６領域VIでのゲート絶縁膜４１の厚さは３．０nm〜４．０nmとなり、第６領域VI以外の領域でのゲート絶縁膜４１の厚さは約１．５nm〜１．７nmとなる。
その後に、成膜ガスとしてシランを使用するCVD法を用い、基板温度を５９０℃〜６１０℃とする条件でゲート絶縁膜４１の上にポリシリコン膜を７５nm〜１０５nmの厚さに形成し、そのポリシリコン膜を導電膜４５とする。
次いで、図１５に示すように、フォトリソグラフィとドライエッチングにより導電膜４５をパターニングして、第３〜第６領域III〜VIに第１〜第４ゲート電極４５ａ〜４５ｄを形成する。
第６領域VIには、他の領域III〜Vにおけるよりも動作電圧が高いトランジスタが形成されるので、第６領域VIにおける第４ゲート電極４５ｄは、第１〜第３ゲート電極４５ａ〜４５ｃよりもゲート長が長く形成される。
次に、図１６に示す断面構造を得るまでの工程について説明する。
まず、第１〜第４ゲート電極４５ａ〜４５ｄをマスクにするイオン注入により、シリコン基板１０に、第１、第２n型ソースドレインエクステンション５１、５３と、第１、第２p型ソースドレインエクステンション５２、５４を形成する。
このうち、第１、第２n型ソースドレインエクステンション５１、５３は、加速エネルギを１keV、ドーズ量を１×１０15cm-2、チルト角を０°とする条件で砒素をイオン注入して形成される。
また、第１p型ソースドレインエクステンション５２は、加速エネルギを０．５keV、ドーズ量を８×１０14cm-2、チルト角を０°とする条件でボロンをイオン注入して形成される。
一方、第２p型ソースドレインエクステンション５４を形成するための不純物としてはボロンが使用され、その条件は、例えば加速エネルギが２keV、ドーズ量が６×１０13cm-2、チルト角が０°である。
なお、これらのソースドレインエクステンション５１〜５４を形成する前にポケット注入を行ってもよい。
そのポケット注入は、第２、第３pウェル２８、２９に対しては、加速エネルギ４０keV、ドーズ量９×１０12cm-2、チルト角３０°の条件でインジウムをイオン注入して行われる。
また、第１nウェル２３に対するポケット注入では砒素が不純物として使用され、その注入の条件は、例えば、加速エネルギが６０keV、ドーズ量が５×１０12cm-2、チルト角が３０°である。
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして第１〜第４ゲート電極４５ａ〜４５ｂの横に幅が７０nm程度の絶縁性サイドウォール４６として残す。その絶縁膜として、例えば、基板温度を５２０℃とするCVD法によりシリコン酸化膜を７０nmの厚さに形成する。
続いて、絶縁性サイドウォール４６と第１〜第４ゲート電極４５ａ〜４５ｄとをマスクにするイオン注入により、シリコン基板１０に第１、第２n型ソースドレイン領域５６、５８と、第１、第２p型ソースドレイン領域５７、５９を形成する。
そのイオン注入の条件は特に限定されないが、本実施形態では次のように２ステップのイオン注入を行う。
第１、第２n型ソースドレイン領域５６、５８の形成にあたっては、第１ステップのイオン注入として、加速エネルギが１５keV、ドーズ量が５×１０13cm-2、チルト角が０°の条件でリンをイオン注入する。
その後、第２ステップとして、加速エネルギが８keV、ドーズ量が１×１０16cm-2、チルト角が０°の条件でリンをイオン注入する。
これら第１、第２n型ソースドレイン領域５６、５８の形成時には、ウェルコンタクト領域Aにも同時にn型不純物としてリンがイオン注入され、n型不純物領域５５が形成される。
一方、第１p型ソースドレイン領域５７と第２p型ソースドレイン領域５９を形成するためのイオン注入の第１ステップではボロンが注入される。その条件は、例えば、加速エネルギ８keV、ドーズ量１×１０13cm-2、チルト角０°である。また、第２ステップでは、加速エネルギ４keV、ドーズ量６×１０15cm-2、チルト角０°の条件でボロンを注入する。
以上により、シリコン基板１０のトランジスタ領域Bには、第１、第２n型MOSトランジスタTRn(1)、TRn(2)、低電圧p型MOSトランジスタTRp(low)、及び高電圧p型MOSトランジスタTRp(high)の基本構造が完成したことになる。
これらのトランジスタのうち、高電圧p型MOSトランジスタTRp(high)は、低電圧p型MOSトランジスタTRp(low)よりもゲート絶縁膜が厚く、かつゲート長が長くされており、低電圧p型MOSトランジスタTRp(low)よりも駆動電圧が高い。
各トランジスタの駆動電圧は特に限定されないが、低電圧p型MOSトランジスタTRp(low)と第１、第２n型MOSトランジスタTRn(1)、TRn(2)のゲート電圧は１．１Vである。そして、高電圧p型MOSトランジスタTRp(high)のゲート電圧は１．８Vである。
その後に、ソースドレイン領域５６〜５９内の不純物を活性化させる活性化アニールとして、基板温度を１０３０℃、処理時間を１秒とするRTAを行う。
次に、図１７に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１０の上側全面にスパッタ法によりコバルト膜を形成し、それを加熱してシリコンと反応させることにより、高融点金属シリサイド膜６１としてコバルトシリサイドを形成する。
その後に、第１、第２素子分離絶縁膜１３ａ、１３ｂ等の上で未反応となっているコバルト膜をウエットエッチングして除去し、シリコン基板１０と第１〜第４ゲート電極４５ａ〜４５ｄ上にのみ高融点金属シリサイド膜６１を残すようにする。
次いで、シリコン基板１０の上側全面にカバー絶縁膜６３としてCVD法によりシリコン窒化膜を形成する。そのシリコン窒化膜の成膜条件は、例えば、基板温度が約６００℃、膜厚が約８０nmである。
更に、TEOSガスを使用するCVD法により、カバー絶縁膜６３の上に層間絶縁膜６４としてシリコン酸化膜を約１４５nmの厚さに形成した後、その上面をCMP法により研磨して平坦化する。
次に、図１８に示すように、フォトリソグラフィとドライエッチングにより層間絶縁膜６４とカバー絶縁膜６３とをパターニングし、各ソースドレイン領域５６〜５９とウェルコンタクト領域Aにおける絶縁膜６３、６４にコンタクトホール６４ａを形成する。
その後に、そのコンタクトホール６４ａ内に第１〜第３導電性プラグ６６ａ〜６６ｃを形成する。これらの導電性プラグ６６ａ〜６６ｃは、例えば、スパッタ法で形成されたグルー膜とCVD法で形成されたタングステン膜とによりコンタクトホール６４ａを埋め込んだ後、層間絶縁膜６４上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去することで形成される。
なお、グルー膜としては、チタン膜と窒化チタン膜とをこの順に積層してなる厚さが１４nmの金属積層膜が形成され、タングステン膜は２００nm程度の厚さに形成される。
このようにして形成された第１、第２導電性プラグ６６ａ、６６ｃは、それぞれ第１、第２領域IIにおけるシリコン基板１０と電気的に接続され、第３導電性プラグ６６ｃは第３〜第６領域III〜VIにおけるシリコン基板１０と電気的に接続される。
そして、第１導電性プラグ６６ａの電位は、第１領域Iの第１nウェル２３を介して第４領域IVの第１nウェル２３に付与され、これにより低電圧p型MOSトランジスタTRp(low)の駆動に必要なウェル電位が印加される。
また、第２導電性プラグ６６ｂの電位は、第２領域IIの第１nウェル２３を介して第６領域VIの第１nウェル２３に付与され、これにより高電圧p型MOSトランジスタTRp(high)の駆動に必要なウェル電位が印加される。
各トランジスタTRp(low)、TRp(high)の動作電圧は異なるので、その動作電圧に応じた異なる電位が第１導電性プラグ６６ａと第２導電性プラグ６６ｂには印加される。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図７に示したように、第１絶縁膜２１の膜厚T1を第２絶縁膜３０の膜厚T2（図８参照）よりも厚くした。そのため、第２絶縁膜３０をスルー膜にして第２pウェル２８を形成するときと比較して、第１絶縁膜２１をスルー膜にして第１nウェル２３を形成するときの不純物の指向性が乱され、不純物のチャネリングを抑制できる。
その結果、シリコン基板１０に第２pウェル２８よりも浅い深さに第１nウェル２３が形成されることになり、第２素子分離絶縁膜１３ｂの側面での第１nウェル２３中のn型不純物の濃度が高められる。
これにより、第２pウェル２８を浅く形成する必要なしに、該第２pウェル２８と第１nウェル２３との間のp-n接合に起因した電位障壁が大きくすることができ、第２素子分離絶縁膜１３ｂによる素子分離を確実に行うことができるようになる。
しかも、本実施形態では、図９に示したように、第２pウェル２８に追加のイオン注入を行って第４pウェル３２を形成したので、第２素子分離絶縁膜１３ｂの側面における第２pウェル２８中のp型不純物濃度が高められる。したがって、各ウェル２３、２８間のp-n接合による電位障壁が一層大きくなり、素子分離をより確実に行うことが可能となる。
これにより、図１８に示すような経路C1に沿った第２pウェル２８と第１p型ソースドレイン領域５７とのパンチスルーや、経路C2に沿った第１nウェル２３と第１n型ソースドレイン領域５６との間にパンチスルーを防止できる。
一方、ウェルコンタクト領域Aにおいては、上記のように第１nウェル２３が浅く形成されるため、第１nウェル２３の底部の横に第１pウェル２７が位置するようになる。よって、該１pウェル２７によって二つの第１nウェル２３を電気的に確実に分離できるようになり、経路C3に沿ったパンチスルーを抑制できる。
このように、本実施形態では各経路C1〜C3に沿ったパンチスルーが抑制されるので、パンチスルーが原因のリーク電流を低減でき、素子間の耐圧を高めることができる。
次に、本実施形態に関連して本願発明者が行った調査について説明する。
上記のように、本実施形態では第１絶縁膜２１を第２絶縁膜３０よりも厚く形成することで、第１nウェル２３を浅く形成した。
単に第１nウェル２３を浅くするだけなら、第１nウェル２３を形成するときのイオン注入の加速エネルギを弱めればよいとも考えられる。
図１９は、第１nウェル２３を浅くするための手法の違いによる不純物濃度プロファイルの相違について示す図である。図１９において、横軸はシリコン基板１０の表面からの深さを示し、縦軸はリンの対数濃度を示す。
図１９における比較例１は、第１絶縁膜２１の厚さを本実施形態よりも薄い１０nmとし、本実施形態と同じイオン注入条件で第１nウェル２３を形成したものである。
比較例１の濃度プロファイルに示されるように、第１絶縁膜２１を薄くすると、本実施形態よりも深い部位にリンがイオン注入され、第１nウェル２３を浅く形成することができない。これは、薄い絶縁膜２１ではイオン注入されるリンの指向性を十分に乱すことができず、チャネリングによってシリコン基板１０の深い部位に到達するリンがあるためである。
一方、比較例２は、第１絶縁膜２１の厚さを本実施形態よりも薄い１０nmにし、かつ、イオン注入時の加速エネルギを本実施形態よりも弱い２２０keVとした場合のリンの濃度プロファイルである。なお、比較例２におけるドーズ量とチルト角は本実施形態と同じである。
比較例２の濃度プロファイルに示されるように、加速エネルギを弱めれば、濃度ピークが比較例１よりも浅くなり、本実施形態と略同じ程度の深さに濃度ピークが位置するようになる。
しかしながら、比較例２の濃度プロファイルでは、チャネリングテールと呼ばれる裾引きが発生しており、本実施形態よりも基板の深い部位にリンが注入されている。これは、比較例１と同様に、薄い第１絶縁膜２１ではチャネリングの抑制が不十分なためである。
この結果から、単に加速エネルギを弱めたのではチャネリングテールが発生してしまい、第１nウェル２３を浅く形成するのが困難であることが明らかとなった。
図２０は、本実施形態と図１のそれぞれの半導体装置におけるボロンの濃度プロファイルの相違について示す図であって、横軸がシリコン基板１０の表面からの深さを示し、縦軸がボロンの対数濃度を示す。
なお、本実施形態では、図１８中のg-g線とf-f線のそれぞれに沿う濃度プロファイルが調査された。また、図１で説明した半導体装置については、図１中のa-a線とb-b線のそれぞれに沿う濃度プロファイルについて調査された。
これらの断面のうち、本実施形態のg-g線と図１のb-b線は、いずれも第１素子分離絶縁膜１３ａを通る断面線である。
図２０に示されるように、本実施形態のg-g線に沿う濃度プロファイルにはピークが二つ現れている。このうち、基板表面から浅い方のピークは、第１素子分離絶縁膜１３ａの内部にある。このピークは、図９で説明したボロンの追加のイオン注入に対応するものであって、図１のb-b線に沿う濃度プロファイルには現れない。
図２１は、図２０におけるのとは別の断面での濃度プロファイルを示す図である。
図２１における濃度プロファイルのうち、本実施形態については図１８のh-h線とi-i線について調査され、図１についてはc-c線とd-d線について調査された。
図２１に示されるように、本実施形態では、i-i線に沿うリンの濃度プロファイルが、h-h線に沿うボロンの濃度プロファイルよりも基板の浅い部分で終端している。i-i線は第１nウェル２３を通り、h-h線は第２pウェル２８を通るので、このことから本実施形態では第１nウェル２３が第２pウェル２８よりも浅く形成されることが確認された。
また、本実施形態のh-h線に沿うボロンの濃度プロファイルが、図中の矢印のように図１のc-c線に沿う濃度プロファイルよりも上側にシフトしている。これは、図９で説明したボロンの追加のイオン注入によるものである。
このようにボロンの濃度が上側にシフトしている部分の深さは、第２素子分離絶縁膜１３ｂの底部の深さ（０．３３μm）よりも浅い。このことから、追加のイオン注入によって、第２素子分離絶縁膜１３ｂの側面での第２pウェル２８のボロン濃度が高められていることが裏付けられた。
図２２は、第１素子分離絶縁膜１３ａの近傍での第１nウェル２３の不純物濃度分布をシミュレーションして得られた像である。シミュレーションの対象とした不純物はリンであって、リン以外の不純物の分布については省いてある。また、その不純物濃度分布は、高融点金属シリサイド層６１（図１７参照）を形成した後におけるものである。
更に、比較のために、図２２では本実施形態の半導体装置（図１８）と図１の半導体装置のそれぞれについてシミュレーションを行った。
図２２に示されるように、本実施形態では、第１絶縁膜２１を第２絶縁膜３０よりも厚くして第１nウェル２３の形成時のチャネリングを抑制したので、図１の半導体装置よりも濃度プロファイルが基板の浅い方に移動する。これに伴い、第１nウェル２３とp型シリコン基板１０との接合Jも基板表面側に移動する。
図２３は、図２２の断面でのリーク電流密度をシミュレーションして得られた図である。シミュレーションは、左側の第１nウェル２３を接地電位にしながら、右側の第１nウェル２３に＋１Vの電位を付与した条件で行われた。
図２３に示されるように、図１の半導体装置では、二つの第１nウェル２３間にリーク電流が顕著に発生している。
これは、接合Jが基板深くに位置しているため、基板の浅い部位に形成された第１pウェル２７（不図示）によって二つの第１nウェル２３同士を電気的に良好に分離できず、二つの第１nウェル２３間にパンチスルーが発生したためと考えられる。
これに対し、本実施形態では、図１の半導体装置と比較して接合Jが基板の浅い部位に形成されるので、二つの第１nウェル２３同士を第１pウェル２７によって良好に分離でき、リーク電流を抑制することが可能となっている。
図２４は、ウェルコンタクト領域Aにおけるリーク電流密度をシミュレーションして得られた図である。
このシミュレーションでは、右側の第１nウェル２３の電位V2を０〜＋６Vの間で変化させ、二つの第１ウェル２３間を流れるリーク電流密度を計算した。なお、左側の第１nウェル２３の電位V1とシリコン基板１０の電位Vsubは接地電位としてある。
また、リーク電流密度については、図２４中の断面図において電流が流れる仮想矩形を紙面垂直方向にとり、その仮想矩形の紙面垂直方向の一辺を１μmに固定し、残りの一辺の長さを単位長さにして計算した。そのため、このシミュレーションでのリーク電流密度の単位はA／μmである。
更に、パターン寸法については、図８中のW1を０．８μm、W2を１．０８μmとしてシミュレーションを行った。なお、W1は第３レジストパターン３１の窓３１ａの幅であり、W2は第１素子分離絶縁膜１３ａの幅である。
また、図２４では、リーク電流密度の値を対数で示している。
図２４に示されるように、本実施形態では、電位V2を増加させてもリーク電流密度が顕著に増大することはない。
これに対し、図１の半導体装置では、電位V2の増大と共にリーク電流密度も増大する。
この結果から、本実施形態のように第１絶縁膜２１を第２絶縁膜３０よりも厚くすることが、ウェルコンタクト領域Aにおけるリーク電流を低減するのに有効であるであることが改めて確認できた。
図２５は、トランジスタ領域Bにおけるリーク電流密度をシミュレーションして得られた図である。
このシミュレーションでは、第２pウェル２８の電位V3を接地電位にした。また、第１n型ソースドレインエクステンション５１と第１n型ソースドレイン領域５６の電位V4も接地電位とした。その状態で、第１nウェル２３の電位V5を０V〜＋１０Vの範囲で変化させ、第１n型ソースドレイン領域５６と第１nウェル２３との間を流れるリーク電流密度を計算した。
更に、シミュレーション時のパターン寸法については、図８のW3を１４０nm、W4を７０nmとした。このうち、W3は第２素子分離絶縁膜１３ｂの幅である。そして、W4は、第２素子分離絶縁膜１３ｂの側面からの第３レジストパターン３１の後退量である。更に、図７に示される第２素子分離絶縁膜１３ｂの側面からの第１レジストパターン２２の後退量W5については７０nmとしてシミュレーションを行った。
図２５に示されるように、同じ電位V5で比較した場合、本実施形態におけるリーク電流密度は図１の半導体装置におけるよりも小さい値となっている。このことから、本実施形態は、図１の半導体装置と比較して、トランジスタ領域Bでの第１n型ソースドレイン領域５６と第１nウェル２３との間のリーク電流を低減するのに有効であることが分かる。
図２６は、図２５とは電位の付与の仕方を変えて、トランジスタ領域Bにおけるリーク電流密度をシミュレーションして得られた図である。
このシミュレーションでは、第１nウェル２３の電位V5を接地電位にした。また、第１p型ソースドレインエクステンション５２と第１p型ソースドレイン領域５７の電位も接地電位にした。
その状態で、第２pウェル２８の電位V3を０V〜−１０Vの範囲で変化させ、第１p型ソースドレイン領域５７と第２pウェル２８との間を流れるリーク電流密度を計算した。
図２６に示されるように、電位V3が同一の場合、本実施形態の方が図１の半導体装置よりもリーク電流密度が小さく、本実施形態がリーク電流を抑制するのに有効であることが改めて確認された。
図２７は、シリコン基板１０におけるポテンシャルプロファイルのシミュレーション結果を示す図である。
この例では、トランジスタ領域Bにおける第２素子分離絶縁膜１３ｂと、その両脇の第２pウェル２８と第１nウェル２３の近傍においてポテンシャルプロファイルが調査された。
なお、このシミュレーションでは、シリコン基板１０と各ウェル２３、２８の電位を接地電位としている。
また、図１８等と比較してウェル２３、２８の配置が左右逆になっているのは計算の理由による。
図２７の左側の図に示されるように、図１の半導体装置においては、第１nウェル２３が第２pウェル２８よりも深く形成されており、第１nウェル２３とp型シリコン基板１０との間のp-n接合も基板１０の深部に形成されている。
図２７の中央の図は、本実施形態と同様に第１絶縁膜２１の厚さを２１０nmとすることで、第１nウェル２３を浅く形成した場合の図である。但し、第２pウェル２８へのp型不純物の追加のイオン注入（図９）については省略した。
図中の矢印Kに示すように、このように追加のイオン注入を省くと、第１nウェル２３の電位が第２pウェル２８側に張り出し、第１nウェル２３と第１n型ソースドレイン領域５６が接近する。
一方、図２７の右側の図は、本実施形態と同様に第１絶縁膜２１の厚さを２１０nmにし、且つ第２pウェル２８へのp型不純物の追加のイオン注入（図９）も行った場合の図である。
これに示されるように、追加のイオン注入を行うと、第１nウェル２３の電位が第２pウェル２８側に張り出すのが抑制される。
この結果から、第２pウェル２８へのp型不純物の追加のイオン注入は、第１nウェル２３と第１n型ソースドレイン領域５６との近接を抑制してこれらの間にリーク電流が流れる危険性を抑制するのにも役立つことが明らかとなった。
図２８は、第１nウェル２３の形成時にスルー膜として使用される第１絶縁膜２１の好適な膜厚についてシミュレーションして得られた図である。
図２８において、黒の四角で示される系列は、図２４で説明したように２つのnウェル２３間に電圧V2を与えたときに、これらのnウェル２３間を流れるリーク電流密度を示す。なお、その電圧V2の絶対値は６Vに固定した。そして、第１絶縁膜２１の膜厚を変えながら、二つのnウェル２３間のリーク電流密度を計算した。
一方、白の三角で示される系列は、図２６で説明したように第１p型ソースドレイン領域５７と第２pウェル２８との間に電圧V3を与えたときに、これら第１p型ソースドレイン領域５７と第２pウェル２８との間を流れるリーク電流密度を示す。なお、その電圧V3の絶対値は６Vに固定した。そして、第１絶縁膜２１の膜厚を変えながら、第１p型ソースドレイン領域５７と第２pウェル２８との間のリーク電流密度を計算した。
図２８に示されるように、黒の四角で示される二つの第１nウェル２３間のリーク電流密度は、第１絶縁膜２１の膜厚が０．１０μm以上の範囲で低い値に維持されるようになる。
一方、白の三角で示される第２pウェル２８と第１p型ソースドレイン５７間のリーク電流密度は、第１絶縁膜２１の膜厚が０．３６μm以下の範囲で低い値に維持されている。
この結果から、上記の二種類のリーク電流の双方を同時に抑えるには、第１絶縁膜２１の膜厚を０．１０μ以上０．３６μm以下にすればよいことが明らかとなった。
（第２実施形態）
第１実施形態では、第１nウェル２３のスルー膜となる第１絶縁膜２１としてシリコン酸化膜の単層膜を形成した。第１絶縁膜２１の構成はこれに限定されず、以下に説明するような積層膜を第１絶縁膜として形成してもよい。
図２９〜図３４は、第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図２〜図６の工程を行った後、図２９に示すように、後述の第１絶縁膜９０の下側層９０ａとしてシリコン基板１０の上に熱酸化膜を１０nm程度の厚さに形成する。
続いて、図３０に示すように、下側層９０ａの上にスピンコートによりフォトレジストを塗布することで、第１絶縁膜９０の上側層９０ｂとしてフォトレジスト層を１２０nm〜３６０nm、例えば２１０nmの厚さに形成する。
上側層９０ｂの成膜条件は特に限定されない。本実施形態では、下側層９０ａの上にフォトレジストの塗膜を形成した後、フォトレジストが架橋する温度よりも高い第１の温度、例えば３５０℃程度にその塗膜を加熱することにより、十分に架橋したフォトレジストよりなる上側層９０ｂを形成する。
次いで、図３１に示すように、第１絶縁膜９０の上にフォトレジストを塗布し、フォトレジストの塗膜９３を形成する。そして、塗膜９３中のフォトレジストが架橋する温度よりも低い第２の温度、例えば９０℃程度の温度に塗膜９３を加熱する。その加熱はベークにより塗膜９３中の溶媒成分を飛ばす目的で行われるものであり、塗膜９３が加熱によって架橋することはない。
また、塗膜９３を形成する前に、上側層９０ｂを完全に架橋してあるので、塗膜９３と上側層９０ｂとが溶融し合うミキシングを防止できる。
次いで、図３２に示すように、フォトレジストの塗膜９３を露光、現像することにより、第１絶縁膜９０の上に第２レジストパターン９３ａを形成する。
ここで、完全に架橋した上側層９０ｂは現像によって除去されることはなく、下側層９０ａの全面に下側層９０ｂは残存する。
そして、図３３に示すように、第１レジストパターン９３ａをマスクにしながら、第１絶縁膜９０をスルー膜に用いてn型不純物をシリコン基板１０にイオン注入し、シリコン基板１０に第１nウェル２３を形成する。そのn型不純物は、例えばリンである。
そのイオン注入では、下側層９０ａと上側層９０ｂとの積層構造によって厚膜化された第１絶縁膜により、n型不純物の指向性を十分に乱すことができるので、n型不純物のチャネリングが防止でき、基板１０の浅い部位に第１n型ウェル２３を形成することができる。
このイオン注入の条件は特に限定されないが、例えば次の範囲が採用される。
・加速エネルギ：３６０keV±３０keV
・ドーズ量：３×１０13cm-2±１０％
・チルト角：０°
本実施形態では、加速エネルギ３６０keV、ドーズ量３×１０13cm-2、チルト角０°でこのイオン注入を行う。
このイオン注入の後、酸素プラズマを用いて上側層９０ｂと第１レジストパターン９３ａをアッシングして除去する。このとき、上側層９０ｂと下側層９０ａはエッチング特性が異なり、アッシング時のエッチング速度が下側層９０ａの方が遅いので、下側層９０ｂはこのアッシングの後にもシリコン基板１０上に残存する。
次いで、図３４に示すように、残存する下側層９０ａの上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン３１を形成する。
そして、第２レジストパターン３１をマスクにしながらシリコン基板１０にp型不純物としてボロンをイオン注入し、シリコン基板１０に第１〜第３pウェル２７〜２９を形成する。
そのイオン注入では、第１絶縁膜９０のうちアッシングされずに残存した下側層９０ａがスルー膜としての役割を担う。これにより、第１nウェル２３を形成したときとは薄い厚さのスルー膜を用いて第１〜第３pウェル２７〜２９を形成することができる。
しかも、本実施形態では、第１nウェル２３を形成した後にpウェル２７〜２９用のスルー膜を形成する工程が不要なので、pウェル２７〜２９用のスルー膜として第２絶縁膜３０（図８参照）を形成する第１実施形態と比較して工程が簡略化される。
なお、第２pウェル２９を形成するときのイオン注入の条件は特に限定されないが、例えば次の範囲が採用される。
・加速エネルギ：１５０keV±３０keV
・ドーズ量：３×１０13cm-2±１０％
・チルト角：０°
本実施形態では、加速エネルギを１５０keV、ドーズ量を３×１０13cm-2としてこのイオン注入を行う。
この後は、第１実施形態で説明した図９〜図１７の工程を行い、半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図３３に示したように、第１nウェル２３用のスルー膜となる第１絶縁膜９０を、エッチング特性が互いに異なる下側層９０ａと上側層９０ｂとの二層構造とした。
そして、第１nウェル２３を形成した後には、図３４に示したように、エッチング特性の違いを利用して下側層９０ａのみを残しながら上側層９０ｂを除去し、残存する下側層９０ａをスルー膜にして第１〜第３pウェル２７〜２９を形成した。
これによれば、下側層９０ａと上側層９０ｂの二層構造で厚膜化された第１絶縁膜によって第１nウェル２３形成時のチャネリングを防止できると共に、pウェル２７〜２９形成用のスルー膜を新たに形成する必要がなく、工程の簡略化も実現することができる。
以上、各実施形態について詳細に説明したが、本発明は上記の実施形態に限定されない。例えば、第１実施形態では第１nウェル２３を形成した後に第１pウェル２７と第２pウェル２９を形成したが、形成順序を逆にして、先に第１pウェル２７と第２pウェル２９を形成し、その後に第１nウェル２３を形成するようにしてもよい。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板に、該半導体基板の第１領域と第２領域を分離する第１素子分離絶縁膜と、該半導体基板の第３領域と第４領域を分離する第２素子分離絶縁膜を形成する工程と、
前記半導体基板上に形成された、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第１素子分離絶縁膜、及び前記第２素子分離絶縁膜を覆う第１の膜厚を有する第１絶縁膜を介して、前記第１領域、前記第２領域、及び前記４領域に、第１導電型の第１不純物を前記半導体基板の第１の深さにまで注入する工程と、
前記半導体基板上に形成された、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第１素子分離絶縁膜、及び前記第２素子分離絶縁膜を覆う、前記第１の膜厚よりも薄い第２の膜厚を有する第２絶縁膜を介して、前記第３領域に、第２導電型の第２不純物を、前記半導体基板の第２の深さにまで注入する工程と、
前記第３領域に、前記第２導電型の第３不純物を、前記第２の深さよりも浅い第３の深さにまで注入する工程と、
前記第３領域に、前記第１導電型のソースドレイン領域を有する第１トランジスタを形成する工程と、
前記第４領域に、前記第２導電型のソースドレイン領域を有する第２トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１絶縁膜と前記第２絶縁膜はシリコン酸化膜であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第１絶縁膜は、エッチング特性が異なる下側層と上側層とを有し、
前記第１不純物を注入した後、前記上側層をエッチングして除去し、前記下側層を前記第２絶縁膜として使用しながら、前記第２不純物を注入することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記下側層は酸化シリコン膜であり、前記上側層はフォトレジスト層であることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記第１不純物の注入は、前記フォトレジスト層の上に形成されたレジストパターンをマスクにして行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記フォトレジスト層は、前記下側層の上に第１のフォトレジストの第１塗膜を形成した後、前記第１のフォトレジストが架橋する温度よりも高い第１の温度に前記第１塗膜を加熱することにより形成し、
前記レジストパターンは、前記フォトレジスト層の上に第２のフォトレジストの第２の塗膜を形成した後、前記第２のフォトレジストが架橋する温度よりも低い第２の温度に前記第２の塗膜を加熱し、該第２の塗膜を露光、現像して形成されることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記第２の深さは、前記第１の深さよりも深いことを特徴とする付記１〜付記６のいずれかに記載の半導体装置の製造方法。
（付記８） 前記第２不純物の注入は、前記第３領域と前記第１素子分離絶縁膜の上に窓を備えたマスク層をマスクにしながら行われることを特徴とする付記１〜７のいずれかに記載の半導体装置の製造方法。
（付記９） 前記第３不純物の注入は、前記第２絶縁膜を介して行われることを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記第２不純物の濃度ピークは、前記第２素子分離絶縁膜の底部よりも深い位置にあり、前記第３不純物の濃度ピークは、前記第２素子分離絶縁膜の底部よりも浅い位置にあることを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。
（付記１１） 前記第１領域と前記第４領域は、前記第１不純物により電気的に接続されたことを特徴とする付記１〜１０のいずれかに記載の半導体装置の製造方法。
（付記１２） 前記半導体基板の第５領域に１導電型の第４不純物を前記第１の深さと前記第２の深さよりも深い第４の深さにまで注入する工程と、
前記第５領域に、前記第１導電型のソースドレイン領域を有する第３トランジスタを形成する工程とを更に有し、
前記第２不純物の注入において、前記第５領域における前記半導体基板にも前記第２不純物を注入することを特徴とする付記１〜１１のいずれかに記載の半導体装置の製造方法。
（付記１３） 前記半導体基板の第６領域に、前記第２導電型のソースドレイン領域を有し且つゲート長が前記第２トランジスタよりも長い第４トランジスタを形成する工程とを更に有し、
前記第１不純物の注入において、前記第６領域における前記半導体基板にも前記第１不純物を注入し、前記第２領域と前記第６領域は、前記第１不純物により電気的に接続されたことを特徴とする付記１〜１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記第１導電型はn型であり、前記第２導電型はp型であることを特徴とする付記１〜１３のいずれかに記載の半導体装置の製造方法。
（付記１５） 半導体基板と、
前記半導体基板の第１領域と第２領域とを分離する第１素子分離絶縁膜と、
前記半導体基板の第３領域と第４領域とを分離する第２素子分離絶縁膜と、
前記第１領域、前記第２領域、及び前記第４領域に形成され、第１導電型の不純物を含有し、第１の深さを有する第１不純物領域と、
前記第３領域に形成され、第２導電型の不純物を含有し、前記第１の深さよりも深い第２の深さを有する第２不純物領域と、
前記第３領域に形成され、前記第２導電型の不純物を含有し、前記第２の深さよりも浅い第３の深さを有する第３不純物領域と、
前記第３領域に形成された、前記第１導電型のソースドレイン領域を有する第１トランジスタと、
前記第４領域に形成された、前記第２導電型のソースドレイン領域を有する第２トランジスタと、
を有することを特徴とする半導体装置。
（付記１６） 前記第１領域における前記半導体基板に電気的に接続された第１導電性プラグと、前記第２領域における前記半導体基板に電気的に接続された第２導電性プラグとを更に有し、
前記第１導電性プラグに与えられる第１電位と、前記第２導電性プラグに与えられる第２電位とが異なることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７） 前記第２不純物の濃度ピークは前記第２素子分離絶縁膜の底部よりも深い位置にあり、前記第３不純物の濃度ピークは前記第２素子分離絶縁膜の底部よりも浅い位置にあることを特徴とする付記１５又は付記１６に記載の半導体装置。
（付記１８） 前記半導体基板の第５領域に形成され、１導電型の不純物を含有し、前記第１の深さと前記第２の深さよりも深い第４の深さを有する第４不純物領域と、
前記半導体基板の前記第５領域に形成され、第２導電型の不純物を含有し、前記第２の深さと同じ深さを有する第４不純物領域と、
前記第５領域に形成された、前記第１導電型のソースドレイン領域を有する第３トランジスタとを更に有することを特徴とする付記１５〜付記１７のいずれかに記載の半導体装置。
（付記１９） 前記半導体基板の第６領域に形成され、１導電型の不純物を含有し、前記第１の深さと同じ深さを有する第５不純物領域と、
前記第６領域に形成された、前記第２導電型のソースドレイン領域を有し、前記第２トランジスタにおけるよりもゲート長が長い第４トランジスタとを更に有することを特徴とする付記１５〜付記１８のいずれかに記載の半導体装置。
（付記２０） 前記第１導電型はn型であり、前記第２導電型はp型であることを特徴とする付記１５〜付記１９のいずれかに記載の半導体装置。
１０…シリコン基板、１０ａ…素子分離溝、１１…熱酸化膜、１２…窒化シリコン膜、１３…埋め込み絶縁膜、１３ａ、１３ｂ…第１、第２素子分離絶縁膜、２１…第１絶縁膜、２２…第１レジストパターン、２３…第１nウェル、２５…第２nウェル、２６…第６レジストパターン、２７…第１pウェル、２８…第１pウェル、２９…第２pウェル、３０…第２絶縁膜、３１…第２レジストパターン、３１ａ…窓、３２…第４pウェル、３３…閾値調整用p型不純物領域、３５…第３レジストパターン、３６…第４レジストパターン、３９…第５レジストパターン、３７…閾値調整用第１n型不純物領域、３８…閾値調整用第２n型不純物、４５…導電膜、４５ａ〜４５ｄ…第１〜第４ゲート電極、４６…絶縁性サイドウォール、５１、５３…第１、第２n型ソースドレインエクステンション、５２、５４…第１、第２p型ソースドレインエクステンション、５５…n型不純物領域、５６…第１n型ソースドレイン領域、５７…第１p型ソースドレイン領域、５８…第２n型ソースドレイン領域、５９…第２p型ソースドレイン領域、６１…高融点金属シリサイド層、６３…カバー絶縁膜、６４…層間絶縁膜、６４ａ…コンタクトホール、６６ａ〜６６ｃ…第１〜第３導電性プラグ。

Claims (10)

  1. 半導体基板に、該半導体基板の第１領域と第２領域を分離する第１素子分離絶縁膜と、該半導体基板の第３領域と第４領域を分離する第２素子分離絶縁膜を形成する工程と、
    前記半導体基板上に形成された、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第１素子分離絶縁膜、及び前記第２素子分離絶縁膜を覆う第１の膜厚を有する第１絶縁膜を介して、前記第１領域、前記第２領域、及び前記４領域に、第１導電型の第１不純物を前記半導体基板の第１の深さにまで注入する工程と、
    前記半導体基板上に形成された、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第１素子分離絶縁膜、及び前記第２素子分離絶縁膜を覆う、前記第１の膜厚よりも薄い第２の膜厚を有する第２絶縁膜を介して、前記第３領域に、第２導電型の第２不純物を、前記半導体基板の第２の深さにまで注入する工程と、
    前記第３領域に、前記第２導電型の第３不純物を、前記第２の深さよりも浅い第３の深さにまで注入する工程と、
    前記第３領域に、前記第１導電型のソースドレイン領域を有する第１トランジスタを形成する工程と、
    前記第４領域に、前記第２導電型のソースドレイン領域を有する第２トランジスタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１絶縁膜は、エッチング特性が異なる下側層と上側層とを有し、
    前記第１不純物を注入した後、前記上側層をエッチングして除去し、前記下側層を前記第２絶縁膜として使用しながら、前記第２不純物を注入することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記下側層は酸化シリコン膜であり、前記上側層はフォトレジスト層であることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２の深さは、前記第１の深さよりも深いことを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２不純物の注入は、前記第３領域と前記第１素子分離絶縁膜の上に窓を備えたマスク層をマスクにしながら行われることを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第３不純物の注入は、前記第２絶縁膜を介して行われることを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２不純物の濃度ピークは、前記第２素子分離絶縁膜の底部よりも深い位置にあり、前記第３不純物の濃度ピークは、前記第２素子分離絶縁膜の底部よりも浅い位置にあることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体装置の製造方法。
  8. 半導体基板と、
    前記半導体基板の第１領域と第２領域とを分離する第１素子分離絶縁膜と、
    前記半導体基板の第３領域と第４領域とを分離する第２素子分離絶縁膜と、
    前記第１領域、前記第２領域、及び前記第４領域に形成され、第１導電型の不純物を含有し、第１の深さを有する第１不純物領域と、
    前記第３領域に形成され、第２導電型の不純物を含有し、前記第１の深さよりも深い第２の深さを有する第２不純物領域と、
    前記第３領域に形成され、前記第２導電型の不純物を含有し、前記第２の深さよりも浅い第３の深さを有する第３不純物領域と、
    前記第３領域に形成された、前記第１導電型のソースドレイン領域を有する第１トランジスタと、
    前記第４領域に形成された、前記第２導電型のソースドレイン領域を有する第２トランジスタと、
    を有することを特徴とする半導体装置。
  9. 前記第１領域における前記半導体基板に電気的に接続された第１導電性プラグと、前記第２領域における前記半導体基板に電気的に接続された第２導電性プラグとを更に有し、
    前記第１導電性プラグに与えられる第１電位と、前記第２導電性プラグに与えられる第２電位とが異なることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２不純物の濃度ピークは前記第２素子分離絶縁膜の底部よりも深い位置にあり、前記第３不純物の濃度ピークは前記第２素子分離絶縁膜の底部よりも浅い位置にあることを特徴とする請求項８又は請求項９に記載の半導体装置。
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