JP2003264244A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Abstract
(57)【要約】
【課題】 駆動電圧が異なる高耐圧トランジスタと低耐
圧トランジスタとを同一基板に有する半導体装置および
その製造方法を提供する。 【解決手段】 半導体装置は、第１導電型の半導体基板
１０と、半導体基板に形成された、第２導電型の第１ウ
ェル２０と、第１ウェル内に形成された、第１導電型の
第２ウェル３０と、第１ウェル内に形成された、第２導
電型の第３ウェル４０と、第２ウェルに形成された、第
２導電型の低耐圧トランジスタ１００ＮＬと、第３ウェ
ルに形成された、第１導電型の低耐圧トランジスタ２０
０ＰＬと、第１ウェルに形成された、第１導電型の高耐
圧トランジスタ４００ＰＨと、を含む。第２ウェル３０
および第３ウェル４０における不純物濃度は、第１ウェ
ル２０における不純物濃度より高い。
圧トランジスタとを同一基板に有する半導体装置および
その製造方法を提供する。 【解決手段】 半導体装置は、第１導電型の半導体基板
１０と、半導体基板に形成された、第２導電型の第１ウ
ェル２０と、第１ウェル内に形成された、第１導電型の
第２ウェル３０と、第１ウェル内に形成された、第２導
電型の第３ウェル４０と、第２ウェルに形成された、第
２導電型の低耐圧トランジスタ１００ＮＬと、第３ウェ
ルに形成された、第１導電型の低耐圧トランジスタ２０
０ＰＬと、第１ウェルに形成された、第１導電型の高耐
圧トランジスタ４００ＰＨと、を含む。第２ウェル３０
および第３ウェル４０における不純物濃度は、第１ウェ
ル２０における不純物濃度より高い。
Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体基板
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置およびその製造方法に関する。
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例えば
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深く、表面濃度を薄くする必要があ
る。これに対し、低耐圧トランジスタが形成されるウェ
ルは、素子の小型化，高速化を図るために浅く、表面濃
度を濃くする傾向がある。そのため、かかる高耐圧トラ
ンジスタは、低耐圧トランジスタとは異なるチップに形
成され、いわゆる外付け回路とすることが知られてい
る。
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深く、表面濃度を薄くする必要があ
る。これに対し、低耐圧トランジスタが形成されるウェ
ルは、素子の小型化，高速化を図るために浅く、表面濃
度を濃くする傾向がある。そのため、かかる高耐圧トラ
ンジスタは、低耐圧トランジスタとは異なるチップに形
成され、いわゆる外付け回路とすることが知られてい
る。
【０００３】本発明の目的は、駆動電圧が異なる高耐圧
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置およびその製造方法を提供することにあ
る。
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置およびその製造方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】本発明にかかる半導体装
置は、第１導電型の半導体基板と、前記半導体基板に形
成された、第２導電型の第１ウェルと、前記第１ウェル
内に形成された、第１導電型の第２ウェルと、前記第１
ウェル内に形成された、第２導電型の第３ウェルと、前
記第２ウェルに形成された、第２導電型の低耐圧トラン
ジスタと、前記第３ウェルに形成された、第１導電型の
低耐圧トランジスタと、前記第１ウェルに形成された、
第１導電型の高耐圧トランジスタと、を含み、前記第２
ウェルおよび前記第３ウェルにおける不純物濃度は、前
記第１ウェルにおける不純物濃度より高い。
置は、第１導電型の半導体基板と、前記半導体基板に形
成された、第２導電型の第１ウェルと、前記第１ウェル
内に形成された、第１導電型の第２ウェルと、前記第１
ウェル内に形成された、第２導電型の第３ウェルと、前
記第２ウェルに形成された、第２導電型の低耐圧トラン
ジスタと、前記第３ウェルに形成された、第１導電型の
低耐圧トランジスタと、前記第１ウェルに形成された、
第１導電型の高耐圧トランジスタと、を含み、前記第２
ウェルおよび前記第３ウェルにおける不純物濃度は、前
記第１ウェルにおける不純物濃度より高い。
【０００５】本発明の半導体装置によれば、高耐圧トラ
ンジスタが形成される前記第１ウェル内に、低耐圧トラ
ンジスタが形成される前記第２ウェルおよび前記第３ウ
ェルが形成されるので、前記第２ウェルおよび前記第３
ウェルと、前記第１ウェルとを独立に設計することがで
きる。その結果、高耐圧トランジスタを有する半導体装
置であっても、低耐圧トランジスタの小型化，高速化に
対応して前記第２ウェルおよび前記第３ウェルの表面濃
度を濃く形成することができる。特に第３ウェルは第１
ウェルと同一導電型であるものの、第１ウェルとの濃度
を切り分けることができ、またウェルの横方向の広がり
を抑制することができる。それに伴い第２，第３ウェル
の面積も小さくできるので、これらのウェルの集積度を
高めることができる。
ンジスタが形成される前記第１ウェル内に、低耐圧トラ
ンジスタが形成される前記第２ウェルおよび前記第３ウ
ェルが形成されるので、前記第２ウェルおよび前記第３
ウェルと、前記第１ウェルとを独立に設計することがで
きる。その結果、高耐圧トランジスタを有する半導体装
置であっても、低耐圧トランジスタの小型化，高速化に
対応して前記第２ウェルおよび前記第３ウェルの表面濃
度を濃く形成することができる。特に第３ウェルは第１
ウェルと同一導電型であるものの、第１ウェルとの濃度
を切り分けることができ、またウェルの横方向の広がり
を抑制することができる。それに伴い第２，第３ウェル
の面積も小さくできるので、これらのウェルの集積度を
高めることができる。
【０００６】また、前記第２ウェルおよび前記第３ウェ
ルにおける不純物濃度は、前記第１ウェルにおける不純
物濃度より高く設定されている。これにより、各ウェル
の不純物濃度をトランジスタの駆動電圧および耐圧に応
じて適切に設定できる。そして、本発明の半導体装置に
おいては、例えば１０Ｖ以上、特に２０〜６０Ｖの高い
電源電圧の高耐圧トランジスタと、例えば１．８〜５Ｖ
の電源電圧の低耐圧トランジスタとを有することができ
る。
ルにおける不純物濃度は、前記第１ウェルにおける不純
物濃度より高く設定されている。これにより、各ウェル
の不純物濃度をトランジスタの駆動電圧および耐圧に応
じて適切に設定できる。そして、本発明の半導体装置に
おいては、例えば１０Ｖ以上、特に２０〜６０Ｖの高い
電源電圧の高耐圧トランジスタと、例えば１．８〜５Ｖ
の電源電圧の低耐圧トランジスタとを有することができ
る。
【０００７】また、前記第２ウェルおよび前記第３ウェ
ルは前記第１ウェル内に形成されることから、これらの
第２，第３ウェル内に形成される低耐圧トランジスタは
基板電位に制約されず、所望の電源電圧で駆動すること
ができる。
ルは前記第１ウェル内に形成されることから、これらの
第２，第３ウェル内に形成される低耐圧トランジスタは
基板電位に制約されず、所望の電源電圧で駆動すること
ができる。
【０００８】本発明の半導体装置は、さらに、前記半導
体基板内に形成された、第１導電型の第４ウェルと、前
記第４ウェルに形成された、第２導電型の高耐圧トラン
ジスタと、を有することができる。
体基板内に形成された、第１導電型の第４ウェルと、前
記第４ウェルに形成された、第２導電型の高耐圧トラン
ジスタと、を有することができる。
【０００９】本発明の半導体装置においては、前記低耐
圧トランジスタと前記高耐圧トランジスタとの耐圧の比
は、３〜６０であることができる。また、前記高耐圧ト
ランジスタは、オフセットゲート構造を有することがで
きる。
圧トランジスタと前記高耐圧トランジスタとの耐圧の比
は、３〜６０であることができる。また、前記高耐圧ト
ランジスタは、オフセットゲート構造を有することがで
きる。
【００１０】本発明にかかる半導体装置の製造方法は、
（ａ）第１導電型の半導体基板に第２導電型の第１ウェ
ルを形成し、（ｂ）前記第１ウェルの所定領域に、第１
導電型および第２導電型の不純物をそれぞれイオン注入
によって導入して、第１不純物層および第２不純物層を
形成し、（ｃ）熱処理によって、前記第１不純物層およ
び前記第２不純物層の不純物をそれぞれ拡散させて、第
１導電型の第２ウェルおよび第２導電型の第３ウェルを
形成すること、を含む。
（ａ）第１導電型の半導体基板に第２導電型の第１ウェ
ルを形成し、（ｂ）前記第１ウェルの所定領域に、第１
導電型および第２導電型の不純物をそれぞれイオン注入
によって導入して、第１不純物層および第２不純物層を
形成し、（ｃ）熱処理によって、前記第１不純物層およ
び前記第２不純物層の不純物をそれぞれ拡散させて、第
１導電型の第２ウェルおよび第２導電型の第３ウェルを
形成すること、を含む。
【００１１】本発明の製造方法によれば、高耐圧トラン
ジスタが形成される前記第１ウェルと、低耐圧トランジ
スタが形成される前記第２ウェルおよび前記第３ウェル
とが異なる工程で形成されるので、前記第２ウェルおよ
び前記第３ウェルを前記第１ウェルとは独立に設計する
ことができる。
ジスタが形成される前記第１ウェルと、低耐圧トランジ
スタが形成される前記第２ウェルおよび前記第３ウェル
とが異なる工程で形成されるので、前記第２ウェルおよ
び前記第３ウェルを前記第１ウェルとは独立に設計する
ことができる。
【００１２】また、本発明の製造方法によれば、熱処理
によって、前記第１不純物層および前記第２不純物層の
不純物をそれぞれ拡散させて、第１導電型の第２ウェル
および第２導電型の第３ウェルを同時に形成することが
できる。
によって、前記第１不純物層および前記第２不純物層の
不純物をそれぞれ拡散させて、第１導電型の第２ウェル
および第２導電型の第３ウェルを同時に形成することが
できる。
【００１３】本発明の製造方法においては、前記第２ウ
ェルおよび前記第３ウェルにおける不純物濃度を、前記
第１ウェルにおける不純物濃度より高くすることができ
る。
ェルおよび前記第３ウェルにおける不純物濃度を、前記
第１ウェルにおける不純物濃度より高くすることができ
る。
【００１４】本発明の製造方法においては、前記第２ウ
ェルに第２導電型の低耐圧トランジスタを形成し、前記
第３ウェルに第１導電型の低耐圧トランジスタを形成
し、前記第１ウェルに第１導電型の高耐圧トランジスタ
を形成すること、を含むことができる。
ェルに第２導電型の低耐圧トランジスタを形成し、前記
第３ウェルに第１導電型の低耐圧トランジスタを形成
し、前記第１ウェルに第１導電型の高耐圧トランジスタ
を形成すること、を含むことができる。
【００１５】本発明の製造方法においては、前記半導体
基板に第１導電型の第４ウェルを形成することができ
る。この第４ウェルに第２導電型の高耐圧トランジスタ
を形成することができる。
基板に第１導電型の第４ウェルを形成することができ
る。この第４ウェルに第２導電型の高耐圧トランジスタ
を形成することができる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１７】１．半導体装置
図１は、本発明の実施の形態にかかる半導体装置を模式
的に示す断面図である。
的に示す断面図である。
【００１８】図１に示す半導体装置は、第１導電型（こ
の例においてはＰ型）の半導体（シリコン）基板１０内
に、第２導電型（この例においてはＮ型）の第１ウェル
２０と、Ｐ型の第４ウェル５０とが形成されている。そ
して、第１ウェル２０と第４ウェル５０とでいわゆるツ
インウェルを構成している。
の例においてはＰ型）の半導体（シリコン）基板１０内
に、第２導電型（この例においてはＮ型）の第１ウェル
２０と、Ｐ型の第４ウェル５０とが形成されている。そ
して、第１ウェル２０と第４ウェル５０とでいわゆるツ
インウェルを構成している。
【００１９】第１ウェル２０内には、Ｐ型の第２ウェル
３０と、Ｎ型の第３ウェル４０とが形成されている。第
１ウェル２０より浅い第２ウェル３０および第３ウェル
４０には、低耐圧トランジスタが形成され、第１ウェル
２０および第４ウェル５０には、高耐圧トランジスタが
形成されている。
３０と、Ｎ型の第３ウェル４０とが形成されている。第
１ウェル２０より浅い第２ウェル３０および第３ウェル
４０には、低耐圧トランジスタが形成され、第１ウェル
２０および第４ウェル５０には、高耐圧トランジスタが
形成されている。
【００２０】すなわち、第２ウェル３０には、Ｎチャネ
ル型の低耐圧トランジスタ１００ＮＬが形成されてい
る。低耐圧トランジスタ１００ＮＬは、Ｎ型の不純物層
からなるソース／ドレイン層３２ａ，３２ｂと、ゲート
絶縁層３４と、ゲート電極３６とを有する。
ル型の低耐圧トランジスタ１００ＮＬが形成されてい
る。低耐圧トランジスタ１００ＮＬは、Ｎ型の不純物層
からなるソース／ドレイン層３２ａ，３２ｂと、ゲート
絶縁層３４と、ゲート電極３６とを有する。
【００２１】第３ウェル４０には、Ｐチャネル型の低耐
圧トランジスタ２００ＰＬが形成されている。低耐圧ト
ランジスタ２００ＰＬは、Ｐ型の不純物層からなるソー
ス／ドレイン層４２ａ，４２ｂと、ゲート絶縁層３４
と、ゲート電極３６とを有する。
圧トランジスタ２００ＰＬが形成されている。低耐圧ト
ランジスタ２００ＰＬは、Ｐ型の不純物層からなるソー
ス／ドレイン層４２ａ，４２ｂと、ゲート絶縁層３４
と、ゲート電極３６とを有する。
【００２２】第４ウェル５０には、Ｎチャネル型の高耐
圧トランジスタ３００ＮＨが形成されている。高耐圧ト
ランジスタ３００ＮＨは、Ｎ型の不純物層からなるソー
ス／ドレイン層５２ａ，５２ｂと、ゲート絶縁層５４
と、ゲート電極５６とを有する。
圧トランジスタ３００ＮＨが形成されている。高耐圧ト
ランジスタ３００ＮＨは、Ｎ型の不純物層からなるソー
ス／ドレイン層５２ａ，５２ｂと、ゲート絶縁層５４
と、ゲート電極５６とを有する。
【００２３】第１ウェル２０には、Ｐチャネル型の高耐
圧トランジスタ４００ＰＨが形成されている。高耐圧ト
ランジスタ４００ＰＨは、Ｐ型の不純物層からなるソー
ス／ドレイン層２２ａ，２２ｂと、ゲート絶縁層２４
と、ゲート電極２６とを有する。
圧トランジスタ４００ＰＨが形成されている。高耐圧ト
ランジスタ４００ＰＨは、Ｐ型の不純物層からなるソー
ス／ドレイン層２２ａ，２２ｂと、ゲート絶縁層２４
と、ゲート電極２６とを有する。
【００２４】本実施の形態においては、低耐圧トランジ
スタ１００ＮＬ，２００ＰＬは、例えば１．８〜５Ｖの
駆動電圧で駆動される。高耐圧トランジスタ３００Ｎ
Ｈ，４００ＰＨは、低耐圧トランジスタ１００ＮＬ，２
００ＰＬに比べてかなり高い駆動電圧、たとえば２０〜
６０Ｖの駆動電圧で駆動される。低耐圧トランジスタ１
００ＮＬ，２００ＰＬと高耐圧トランジスタ３００Ｎ
Ｈ，４００ＰＨとの耐圧を対比すると、（高耐圧トラン
ジスタの耐圧）／（低耐圧トランジスタの耐圧）は、た
とえば３〜６０である。ここで、「耐圧」とは、代表的
にはドレイン耐圧を意味する。
スタ１００ＮＬ，２００ＰＬは、例えば１．８〜５Ｖの
駆動電圧で駆動される。高耐圧トランジスタ３００Ｎ
Ｈ，４００ＰＨは、低耐圧トランジスタ１００ＮＬ，２
００ＰＬに比べてかなり高い駆動電圧、たとえば２０〜
６０Ｖの駆動電圧で駆動される。低耐圧トランジスタ１
００ＮＬ，２００ＰＬと高耐圧トランジスタ３００Ｎ
Ｈ，４００ＰＨとの耐圧を対比すると、（高耐圧トラン
ジスタの耐圧）／（低耐圧トランジスタの耐圧）は、た
とえば３〜６０である。ここで、「耐圧」とは、代表的
にはドレイン耐圧を意味する。
【００２５】各ウェルの構成は、各ウェル内に設けられ
るトランジスタの耐圧およびしきい値、各ウェル間の接
合耐圧およびパンチスルー耐圧などを考慮して設定され
る。
るトランジスタの耐圧およびしきい値、各ウェル間の接
合耐圧およびパンチスルー耐圧などを考慮して設定され
る。
【００２６】まず、ウェルの不純物濃度について述べ
る。低耐圧トランジスタが形成される第２ウェル３０お
よび第３ウェル４０における不純物濃度は、高耐圧トラ
ンジスタが形成される第１ウェル２０および第４ウェル
５０における不純物濃度より高く設定される。第２ウェ
ル３０および第３ウェル４０の不純物濃度は、例えば表
面濃度で４．０×１０16〜７．０×１０17ａｔｏｍｓ／
ｃｍ3である。また、第１ウェル２０および第４ウェル
５０の不純物濃度は、例えば表面濃度で８．０×１０15
〜４．０×１０16ａｔｏｍｓ／ｃｍ3である。
る。低耐圧トランジスタが形成される第２ウェル３０お
よび第３ウェル４０における不純物濃度は、高耐圧トラ
ンジスタが形成される第１ウェル２０および第４ウェル
５０における不純物濃度より高く設定される。第２ウェ
ル３０および第３ウェル４０の不純物濃度は、例えば表
面濃度で４．０×１０16〜７．０×１０17ａｔｏｍｓ／
ｃｍ3である。また、第１ウェル２０および第４ウェル
５０の不純物濃度は、例えば表面濃度で８．０×１０15
〜４．０×１０16ａｔｏｍｓ／ｃｍ3である。
【００２７】ウェルの深さは、ウェル耐圧を考慮する
と、低耐圧トランジスタが形成される第２ウェル３０，
第３ウェル４０が、高耐圧トランジスタが形成される第
１ウェル２０，第４ウェル５０より浅く設定される。例
えば、第１ウェル２０の深さは１０〜２０μｍであり、
第２ウェル３０，第３ウェル４０の深さは３〜１０μｍ
である。第１ウェル２０の深さと、第２ウェル３０およ
び第３ウェル４０の深さとを対比すると、両者の深さの
比は、それぞれたとえば２〜５である。
と、低耐圧トランジスタが形成される第２ウェル３０，
第３ウェル４０が、高耐圧トランジスタが形成される第
１ウェル２０，第４ウェル５０より浅く設定される。例
えば、第１ウェル２０の深さは１０〜２０μｍであり、
第２ウェル３０，第３ウェル４０の深さは３〜１０μｍ
である。第１ウェル２０の深さと、第２ウェル３０およ
び第３ウェル４０の深さとを対比すると、両者の深さの
比は、それぞれたとえば２〜５である。
【００２８】図１に示す各トランジスタは、図示しない
素子分離絶縁層によって分離されている。そして、各高
耐圧トランジスタ３００ＮＨ，４００ＰＨは、例えば、
ゲート電極がソース／ドレイン層と重なりをもたない、
いわゆるオフセットゲート構造を有することができる。
以下に述べる例では、各高耐圧トランジスタは、ＬＯＣ
ＯＳオフセット構造を有する。すなわち、各高耐圧トラ
ンジスタは、ゲート電極と、ソース／ドレイン層との間
にオフセット領域が設けられている。このオフセット領
域は、半導体基板上の所定領域に設けられたオフセット
ＬＯＣＯＳ層の下の低濃度不純物層から構成されてい
る。
素子分離絶縁層によって分離されている。そして、各高
耐圧トランジスタ３００ＮＨ，４００ＰＨは、例えば、
ゲート電極がソース／ドレイン層と重なりをもたない、
いわゆるオフセットゲート構造を有することができる。
以下に述べる例では、各高耐圧トランジスタは、ＬＯＣ
ＯＳオフセット構造を有する。すなわち、各高耐圧トラ
ンジスタは、ゲート電極と、ソース／ドレイン層との間
にオフセット領域が設けられている。このオフセット領
域は、半導体基板上の所定領域に設けられたオフセット
ＬＯＣＯＳ層の下の低濃度不純物層から構成されてい
る。
【００２９】図８は、オフセットゲート構造の例として
高耐圧トランジスタ４００ＰＨの構造を示す断面図であ
る。図９は、高耐圧トランジスタ４００ＰＨの要部を示
す平面図である。
高耐圧トランジスタ４００ＰＨの構造を示す断面図であ
る。図９は、高耐圧トランジスタ４００ＰＨの要部を示
す平面図である。
【００３０】Ｐチャネル型の高耐圧トランジスタ４００
ＰＨは、Ｎ型の第１ウェル２０上に設けられたゲート絶
縁層２４と、このゲート絶縁層２４上に形成されたゲー
ト電極４６と、ゲート絶縁層２４の周囲に設けられたオ
フセットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣ
ＯＳ層６５ａの下に形成されたＰ型の低濃度不純物層か
らなるオフセット不純物層５７ａと、オフセットＬＯＣ
ＯＳ層６５ａの外側に設けられた、ソース／ドレイン層
２２ａ，２２ｂとを有する。
ＰＨは、Ｎ型の第１ウェル２０上に設けられたゲート絶
縁層２４と、このゲート絶縁層２４上に形成されたゲー
ト電極４６と、ゲート絶縁層２４の周囲に設けられたオ
フセットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣ
ＯＳ層６５ａの下に形成されたＰ型の低濃度不純物層か
らなるオフセット不純物層５７ａと、オフセットＬＯＣ
ＯＳ層６５ａの外側に設けられた、ソース／ドレイン層
２２ａ，２２ｂとを有する。
【００３１】高耐圧トランジスタ４００ＰＨと隣り合う
トランジスタとは、素子分離ＬＯＣＯＳ層（素子分離絶
縁層）６５ｂによって電気的に分離されている。そし
て、図示のＮ型の第１ウェル２０内においては、素子分
離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度不純物層か
らなるチャネルストッパ層６３ｃが形成されている。ウ
ェルコンタクト層２７は、ソース／ドレイン層２２ｂ
と、ＬＯＣＯＳ層６５ｃによって分離されている。ＬＯ
ＣＯＳ層６５ｃの下には、図示しないチャネルストッパ
層を形成することができる。
トランジスタとは、素子分離ＬＯＣＯＳ層（素子分離絶
縁層）６５ｂによって電気的に分離されている。そし
て、図示のＮ型の第１ウェル２０内においては、素子分
離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度不純物層か
らなるチャネルストッパ層６３ｃが形成されている。ウ
ェルコンタクト層２７は、ソース／ドレイン層２２ｂ
と、ＬＯＣＯＳ層６５ｃによって分離されている。ＬＯ
ＣＯＳ層６５ｃの下には、図示しないチャネルストッパ
層を形成することができる。
【００３２】本実施の形態では、各高耐圧トランジスタ
がＬＯＣＯＳオフセット構造を有することにより、ドレ
イン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成でき
る。すなわち、オフセットＬＯＣＯＳ層６５ａの下に低
濃度不純物層からなるオフセット不純物層５７ａを設け
ることにより、オフセットＬＯＣＯＳ層がない場合に比
べてオフセット不純物層５７ａをチャネル領域に対して
相対的に深くできる。その結果、トランジスタのＯＦＦ
状態のときに、このオフセット不純物層５７ａによって
深い空乏層が形成でき、ドレイン電極の近傍の電界を緩
和してドレイン耐圧を高めることができる。
がＬＯＣＯＳオフセット構造を有することにより、ドレ
イン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成でき
る。すなわち、オフセットＬＯＣＯＳ層６５ａの下に低
濃度不純物層からなるオフセット不純物層５７ａを設け
ることにより、オフセットＬＯＣＯＳ層がない場合に比
べてオフセット不純物層５７ａをチャネル領域に対して
相対的に深くできる。その結果、トランジスタのＯＦＦ
状態のときに、このオフセット不純物層５７ａによって
深い空乏層が形成でき、ドレイン電極の近傍の電界を緩
和してドレイン耐圧を高めることができる。
【００３３】本実施の形態の半導体装置においては、高
耐圧トランジスタ４００ＰＨが形成される第１ウェル２
０内に、低耐圧トランジスタ１００ＮＬ，２００ＰＬが
形成される第２ウェル３０および第３ウェル４０が形成
される。そして、後述するように、第１ウェル２０と、
第２ウェル３０，第３ウェル４０とは、異なる熱処理に
よるドライブインで形成される。そのため、特にウェル
の深さにおいて第２ウェル３０，第３ウェル４０を第１
ウェル２０と独立に設計することができる。その結果、
低耐圧トランジスタの小型化，高速化に対応して第２ウ
ェル３０および第３ウェル４０の横方向の拡散量を少な
くすることができ、それに伴いこれらのウェルの面積も
小さくできるので、第２，第３ウェル３０，４０の集積
度を高めることができる。
耐圧トランジスタ４００ＰＨが形成される第１ウェル２
０内に、低耐圧トランジスタ１００ＮＬ，２００ＰＬが
形成される第２ウェル３０および第３ウェル４０が形成
される。そして、後述するように、第１ウェル２０と、
第２ウェル３０，第３ウェル４０とは、異なる熱処理に
よるドライブインで形成される。そのため、特にウェル
の深さにおいて第２ウェル３０，第３ウェル４０を第１
ウェル２０と独立に設計することができる。その結果、
低耐圧トランジスタの小型化，高速化に対応して第２ウ
ェル３０および第３ウェル４０の横方向の拡散量を少な
くすることができ、それに伴いこれらのウェルの面積も
小さくできるので、第２，第３ウェル３０，４０の集積
度を高めることができる。
【００３４】また、第２ウェル３０および第３ウェル４
０における不純物濃度は、第１ウェル２０における不純
物濃度より高く設定される。これにより、各ウェルの不
純物濃度を各トランジスタの駆動電圧および耐圧に応じ
て適切に設定できる。
０における不純物濃度は、第１ウェル２０における不純
物濃度より高く設定される。これにより、各ウェルの不
純物濃度を各トランジスタの駆動電圧および耐圧に応じ
て適切に設定できる。
【００３５】第２ウェル３０および第３ウェル４０は第
１ウェル２０内に形成されるため、それぞれ半導体基板
１０とは電気的に分離される。そのため、第２，第３ウ
ェル３０，４０毎にバイアス条件を独立に設定すること
が可能となる。すなわち、第２ウェル３０および第３ウ
ェル４０のそれぞれに半導体基板１０の基板電位Ｖｓｕ
ｂと独立に駆動電圧を設定できる。そして、例えば図１
０に示すように、低耐圧トランジスタ１００ＮＬ，２０
０ＰＬの駆動電圧Ｖ１，Ｖ２を、高耐圧トランジスタ３
００ＮＬ，４００ＰＬの駆動電圧Ｖ３，Ｖ４の中間に設
定することにより、低耐圧トランジスタの駆動電圧レベ
ルから高耐圧トランジスタの駆動電圧レベルへ変換する
レベルシフト回路の設計を効率よくかつ容易にすること
ができる。
１ウェル２０内に形成されるため、それぞれ半導体基板
１０とは電気的に分離される。そのため、第２，第３ウ
ェル３０，４０毎にバイアス条件を独立に設定すること
が可能となる。すなわち、第２ウェル３０および第３ウ
ェル４０のそれぞれに半導体基板１０の基板電位Ｖｓｕ
ｂと独立に駆動電圧を設定できる。そして、例えば図１
０に示すように、低耐圧トランジスタ１００ＮＬ，２０
０ＰＬの駆動電圧Ｖ１，Ｖ２を、高耐圧トランジスタ３
００ＮＬ，４００ＰＬの駆動電圧Ｖ３，Ｖ４の中間に設
定することにより、低耐圧トランジスタの駆動電圧レベ
ルから高耐圧トランジスタの駆動電圧レベルへ変換する
レベルシフト回路の設計を効率よくかつ容易にすること
ができる。
【００３６】２．製造プロセス
ついで、本発明に係る半導体装置の製造方法の一例につ
いて説明する。図２〜図７は、図１に示す半導体装置の
製造方法を模式的に示す断面図である。
いて説明する。図２〜図７は、図１に示す半導体装置の
製造方法を模式的に示す断面図である。
【００３７】（Ａ）図２に示すように、Ｐ型の半導体
（シリコン）基板１０を熱酸化することにより、半導体
基板１０の表面に厚さ４０ｎｍ程度の酸化シリコン層１
２を形成する。その後、この酸化シリコン層１２上に、
厚さ１４０〜１６０ｎｍの耐酸化層としての窒化シリコ
ン層１４を形成する。ついで、この窒化シリコン層１４
上にレジスト層Ｒ１００を形成する。このレジスト層Ｒ
１００は、Ｎ型の第１ウェル２０（図１参照）に対応す
る位置に開口部が形成されるようにパターニングされ
る。ついで、レジスト層Ｒ１００をマスクとして窒化シ
リコン層１４をエッチングする。ついで、レジスト層Ｒ
１００および窒化シリコン層１４をマスクとして、半導
体基板１０に例えばリンイオンを注入し、Ｎ型の不純物
層２０ａを形成する。このとき、リンイオンは、例えば
１２０ｋｅＶの加速電圧で注入することができる。
（シリコン）基板１０を熱酸化することにより、半導体
基板１０の表面に厚さ４０ｎｍ程度の酸化シリコン層１
２を形成する。その後、この酸化シリコン層１２上に、
厚さ１４０〜１６０ｎｍの耐酸化層としての窒化シリコ
ン層１４を形成する。ついで、この窒化シリコン層１４
上にレジスト層Ｒ１００を形成する。このレジスト層Ｒ
１００は、Ｎ型の第１ウェル２０（図１参照）に対応す
る位置に開口部が形成されるようにパターニングされ
る。ついで、レジスト層Ｒ１００をマスクとして窒化シ
リコン層１４をエッチングする。ついで、レジスト層Ｒ
１００および窒化シリコン層１４をマスクとして、半導
体基板１０に例えばリンイオンを注入し、Ｎ型の不純物
層２０ａを形成する。このとき、リンイオンは、例えば
１２０ｋｅＶの加速電圧で注入することができる。
【００３８】（Ｂ）図２および図３に示すように、レジ
スト層Ｒ１００を除去した後、窒化シリコン層１４を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の不純物層２０ａ上に厚さ５００ｎｍ程度のＬ
ＯＣＯＳ層１６を形成する。ついで、窒化シリコン層１
４を除去した後、ＬＯＣＯＳ層１６をマスクとして半導
体基板１０にボロンイオンを注入し、Ｐ型の不純物層５
０ａを形成する。このとき、ボロンイオンは、例えば６
０ｋｅＶの加速電圧で注入することができる。
スト層Ｒ１００を除去した後、窒化シリコン層１４を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の不純物層２０ａ上に厚さ５００ｎｍ程度のＬ
ＯＣＯＳ層１６を形成する。ついで、窒化シリコン層１
４を除去した後、ＬＯＣＯＳ層１６をマスクとして半導
体基板１０にボロンイオンを注入し、Ｐ型の不純物層５
０ａを形成する。このとき、ボロンイオンは、例えば６
０ｋｅＶの加速電圧で注入することができる。
【００３９】（Ｃ）図３および図４に示すように、Ｎ型
の不純物層２０ａおよびＰ型の不純物層５０ａの不純物
を熱処理により拡散（ドライブイン）させることによ
り、Ｎ型の第１ウェル２０とＰ型の第４ウェル５０を自
己整合的に形成する。ついで、酸化シリコン層１２およ
びＬＯＣＯＳ層１６を除去した後、半導体基板１０上に
熱酸化によって酸化シリコン層１８を形成する。
の不純物層２０ａおよびＰ型の不純物層５０ａの不純物
を熱処理により拡散（ドライブイン）させることによ
り、Ｎ型の第１ウェル２０とＰ型の第４ウェル５０を自
己整合的に形成する。ついで、酸化シリコン層１２およ
びＬＯＣＯＳ層１６を除去した後、半導体基板１０上に
熱酸化によって酸化シリコン層１８を形成する。
【００４０】（Ｄ）図５に示すように、酸化シリコン層
１８上に、第３ウェル４０（図１参照）に対応する位置
に開口部を有するレジスト層Ｒ２００を形成する。この
レジスト層Ｒ２００をマスクとして、Ｎ型の第１ウェル
２０の所定領域にリンイオンを注入し、Ｎ型の不純物層
（第２不純物層）４０ａを形成する。このとき、リンイ
オンは、例えば１２０ｋｅＶの加速電圧で注入すること
ができる。
１８上に、第３ウェル４０（図１参照）に対応する位置
に開口部を有するレジスト層Ｒ２００を形成する。この
レジスト層Ｒ２００をマスクとして、Ｎ型の第１ウェル
２０の所定領域にリンイオンを注入し、Ｎ型の不純物層
（第２不純物層）４０ａを形成する。このとき、リンイ
オンは、例えば１２０ｋｅＶの加速電圧で注入すること
ができる。
【００４１】（Ｅ）図６に示すように、レジスト層Ｒ２
００を除去した後、酸化シリコン層１８上に、第２ウェ
ル３０（図１参照）に対応する位置に開口部を有するレ
ジスト層Ｒ３００を形成する。このレジスト層Ｒ３００
をマスクとして、第１ウェル２０の所定領域にボロンイ
オンを注入し、Ｐ型の不純物層（第１不純物層）３０ａ
を形成する。このときボロンイオンは、例えば６０ｋｅ
Ｖの加速電圧で注入することができる。ついで、レジス
ト層Ｒ３００を除去する。
００を除去した後、酸化シリコン層１８上に、第２ウェ
ル３０（図１参照）に対応する位置に開口部を有するレ
ジスト層Ｒ３００を形成する。このレジスト層Ｒ３００
をマスクとして、第１ウェル２０の所定領域にボロンイ
オンを注入し、Ｐ型の不純物層（第１不純物層）３０ａ
を形成する。このときボロンイオンは、例えば６０ｋｅ
Ｖの加速電圧で注入することができる。ついで、レジス
ト層Ｒ３００を除去する。
【００４２】（Ｆ）図６および図７に示すように、熱処
理により、Ｐ型の不純物層３０ａおよびＮ型の不純物層
４０ａの不純物を同時に拡散（ドライブイン）させるこ
とにより、Ｐ型の第２ウェル３０およびＮ型の第３ウェ
ル４０を形成する。このとき、第１ウェル２０および第
４ウェル５０の不純物も同時に拡散される。
理により、Ｐ型の不純物層３０ａおよびＮ型の不純物層
４０ａの不純物を同時に拡散（ドライブイン）させるこ
とにより、Ｐ型の第２ウェル３０およびＮ型の第３ウェ
ル４０を形成する。このとき、第１ウェル２０および第
４ウェル５０の不純物も同時に拡散される。
【００４３】このようにして、Ｐ型の半導体基板１０に
は、Ｎ型の第１ウェル２０と、第１ウェル２０内に形成
されたＰ型の第２ウェル３０と、Ｎ型の第３ウェル４０
と、が形成され、さらに、第１ウェル２０と接する状態
でＰ型の第４ウェル５０が形成される。なお、前記工程
（Ｄ）と工程（Ｅ）の順序は逆であってもよい。
は、Ｎ型の第１ウェル２０と、第１ウェル２０内に形成
されたＰ型の第２ウェル３０と、Ｎ型の第３ウェル４０
と、が形成され、さらに、第１ウェル２０と接する状態
でＰ型の第４ウェル５０が形成される。なお、前記工程
（Ｄ）と工程（Ｅ）の順序は逆であってもよい。
【００４４】ついで、素子分離絶縁層、ゲート絶縁層、
ゲート電極およびソース／ドレイン層などを公知の方法
により形成して、所定のトランジスタを形成する。具体
的には、図１に示すように、第２ウェル３０には、Ｎチ
ャネル型の低耐圧トランジスタ１００ＮＬが形成され、
第３ウェル４０にはＰチャネル型の低耐圧トランジスタ
２００ＰＬが形成される。また、第１ウェル２０にはＰ
チャネル型の高耐圧トランジスタ４００ＰＨが形成さ
れ、第４ウェル５０にはＮチャネル型の高耐圧トランジ
スタ３００ＮＨが形成される。
ゲート電極およびソース／ドレイン層などを公知の方法
により形成して、所定のトランジスタを形成する。具体
的には、図１に示すように、第２ウェル３０には、Ｎチ
ャネル型の低耐圧トランジスタ１００ＮＬが形成され、
第３ウェル４０にはＰチャネル型の低耐圧トランジスタ
２００ＰＬが形成される。また、第１ウェル２０にはＰ
チャネル型の高耐圧トランジスタ４００ＰＨが形成さ
れ、第４ウェル５０にはＮチャネル型の高耐圧トランジ
スタ３００ＮＨが形成される。
【００４５】本実施の形態の製造方法によれば、高耐圧
トランジスタ４００ＰＨが形成される第１ウェル２０
と、低耐圧トランジスタ１００ＮＬ，２００ＰＬが形成
される第２ウェル３０および第３ウェル４０とが異なる
工程で形成されるので、第２ウェル３０および第３ウェ
ル４０を第１ウェル２０とは独立に設計することができ
る。
トランジスタ４００ＰＨが形成される第１ウェル２０
と、低耐圧トランジスタ１００ＮＬ，２００ＰＬが形成
される第２ウェル３０および第３ウェル４０とが異なる
工程で形成されるので、第２ウェル３０および第３ウェ
ル４０を第１ウェル２０とは独立に設計することができ
る。
【００４６】本実施の形態の製造方法によれば、工程
（Ｆ）の熱処理によって、不純物層３０ａおよび不純物
層４０ａの不純物をそれぞれ拡散させて、Ｐ型の第２ウ
ェル３０およびＮ型の第３ウェル４０を同時に形成する
ことができる。また、本実施の形態の製造方法によれ
ば、工程（Ｃ）の熱処理によって、不純物層２０ａおよ
び不純物層５０ａの不純物をそれぞれ拡散させて、Ｎ型
の第２ウェル２０およびＰ型の第４ウェル５０を同時に
形成することができる。
（Ｆ）の熱処理によって、不純物層３０ａおよび不純物
層４０ａの不純物をそれぞれ拡散させて、Ｐ型の第２ウ
ェル３０およびＮ型の第３ウェル４０を同時に形成する
ことができる。また、本実施の形態の製造方法によれ
ば、工程（Ｃ）の熱処理によって、不純物層２０ａおよ
び不純物層５０ａの不純物をそれぞれ拡散させて、Ｎ型
の第２ウェル２０およびＰ型の第４ウェル５０を同時に
形成することができる。
【００４７】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様をを取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。
発明の要旨の範囲内で各種の態様をを取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。
【図１】本発明の実施の形態にかかる半導体装置の要部
を模式的に示す断面図である。
を模式的に示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の高耐圧
トランジスタの構造例を示す断面図である。
トランジスタの構造例を示す断面図である。
【図９】図８に示す高耐圧トランジスタの要部を示す平
面図である。
面図である。
【図１０】図１に示す半導体装置における各トランジス
タの駆動電圧の関係を示す図である。
タの駆動電圧の関係を示す図である。
１０ 半導体基板
１２ 酸化シリコン層
１４ 窒化シリコン層
１６ ＬＯＣＯＳ層
１８ 酸化シリコン層
２０ 第１ウェル
２２ａ，２２ｂ ソース／ドレイン層
２４ ゲート絶縁層
２６ ゲート電極
３０ 第２ウェル
３２ａ，３２ｂ ソース／ドレイン層
３４ ゲート絶縁層
３６ ゲート電極
４０ 第３ウェル
４２ａ，４２ｂ ソース／ドレイン層
４４ ゲート絶縁層
４６ ゲート電極
５０ 第４ウェル
５２ａ，５２ｂ ソース／ドレイン層
５４ ゲート絶縁層
５６ ゲート電極
１００ＮＬ，２００ＰＬ 低耐圧トランジスタ
３００ＮＨ，４００ＰＨ 高耐圧トランジスタ
Ｒ１００〜Ｒ３００ レジスト層
フロントページの続き
Ｆターム(参考） 5F032 AA13 AC01 CA03 CA17 CA24
CA25 DA43 DA74
5F048 AA04 AA05 AC01 AC03 BA01
BB05 BC02 BC06 BC18 BE02
BE03 BE05 BE06 BE09 BG12
BH07
Claims (11)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板に形成された、第２導電型の第１ウェル
と、 前記第１ウェル内に形成された、第１導電型の第２ウェ
ルと、 前記第１ウェル内に形成された、第２導電型の第３ウェ
ルと、 前記第２ウェルに形成された、第２導電型の低耐圧トラ
ンジスタと、 前記第３ウェルに形成された、第１導電型の低耐圧トラ
ンジスタと、 前記第１ウェルに形成された、第１導電型の高耐圧トラ
ンジスタと、を含み、 前記第２ウェルおよび前記第３ウェルにおける不純物濃
度は、前記第１ウェルにおける不純物濃度より高い、半
導体装置。 - 【請求項２】 請求項１において、 さらに、前記半導体基板内に形成された、第１導電型の
第４ウェルと、 前記第４ウェルに形成された、第２導電型の高耐圧トラ
ンジスタと、を有する、半導体装置。 - 【請求項３】 請求項１または２において、 前記低耐圧トランジスタと前記高耐圧トランジスタとの
耐圧の比は、３〜６０である、半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記第２ウェルおよび前記第３ウェルと、前記第１ウェ
ルとの深さの比は、それぞれ、２〜５である、半導体装
置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記高耐圧トランジスタは、オフセットゲート構造を有
する、半導体装置。 - 【請求項６】 （ａ）第１導電型の半導体基板に第２導
電型の第１ウェルを形成し、 （ｂ）前記第１ウェルの所定領域に、第１導電型および
第２導電型の不純物をそれぞれイオン注入によって導入
して、第１不純物層および第２不純物層を形成し、 （ｃ）熱処理によって、前記第１不純物層および前記第
２不純物層の不純物をそれぞれ拡散させて、第１導電型
の第２ウェルおよび第２導電型の第３ウェルを形成する
こと、を含む、半導体装置の製造方法。 - 【請求項７】 請求項６において、 前記第２ウェルおよび前記第３ウェルにおける不純物濃
度を、前記第１ウェルにおける不純物濃度より高くす
る、半導体装置の製造方法。 - 【請求項８】 請求項６または７において、 前記第２ウェルに第２導電型の低耐圧トランジスタを形
成し、 前記第３ウェルに第１導電型の低耐圧トランジスタを形
成し、 前記第１ウェルに第１導電型の高耐圧トランジスタを形
成すること、を有する、半導体装置の製造方法。 - 【請求項９】 請求項６ないし８のいずれかにおいて、 前記半導体基板に第１導電型の第４ウェルを形成するこ
とを有する、半導体装置の製造方法。 - 【請求項１０】 請求項９において、 前記第４ウェルに第２導電型の高耐圧トランジスタを形
成することを有する、半導体装置の製造方法。 - 【請求項１１】 請求項６ないし１０のいずれかにおい
て、 前記第２ウェルおよび前記第３ウェルと、前記第１ウェ
ルとの深さの比は、それぞれ２〜５である、半導体装置
の製造方法。
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