CN1287454C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种能够在同一个衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置及其制造方法。该半导体装置包括具有第一导电型的半导体衬底(10)；在半导体衬底上形成的具有第二导电型的第一势阱(20)；在第一势阱内形成的具有第一导电型的第二势阱(30)；在第一势阱内形成的具有第二导电型的第三势阱(40)；在第二势阱形成的具有第二导电型的低压晶体管(100NL)；在第三势阱形成的具有第一导电型的低压晶体管(200PL)；以及在第一势阱形成的具有第一导电型的高压晶体管(400PH)。第二势阱(30)及第三势阱(40)中的杂质浓度比第一势阱(20)中的杂质浓度高。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种在同一个半导体衬底上具有高压晶体管和低压晶体管的半导体装置及其制造方法。
背景技术
例如液晶面板驱动器LSI和CCD驱动器LSI等都由10V以上的电源电压操作，所以通常需要耐压20V以上的高压晶体管。另一方面，要求小型化和高速化的内部控制逻辑部分则使用低压晶体管。为了确保势阱的耐压能力，需要加深形成高压晶体管的势阱。与此相对，为使元件小型化、高速化，形成低压晶体管的势阱应变浅。为此，高压晶体管与低压晶体管要在不同的芯片上形成，即已知的所谓外附电路。
发明内容
本发明的目的在于提供一种在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置及其制造方法。
根据本发明的半导体装置包括：
具有第一导电型的半导体衬底；
在该半导体衬底上形成的具有第二导电型的第一势阱；
在该第一势阱内形成的具有第一导电型的第二势阱；
在该第一势阱内形成的具有第二导电型的第三势阱；
在该第二势阱形成的具有第二导电型的低压晶体管；
在该第三势阱形成的具有第一导电型的低压晶体管；以及
在该第一势阱形成的具有第一导电型的高压晶体管，
其中，该第二势阱和该第三势阱中的杂质浓度比该第一势阱中的杂质浓度高。
根据本发明的半导体装置，由于用于形成低压晶体管的该第二势阱和第三势阱是在用于形成高压晶体管的该第一势阱内形成的，所以，相对于该第一势阱，可以独立地设计该第二势阱以及该第三势阱。其结果是，即使是含有高压晶体管的半导体装置，也可以适应低压晶体管的小型化和高速化要求，提高该第二势阱和该第三势阱的表面浓度。尤其是第三势阱，虽然和第一势阱是同一导电型，但是其杂质浓度能与第一势阱的浓度很好区分开，并且能够控制势阱的旁向膨胀。因此，可以缩小第二和第三势阱的面积，从而提高这些势阱的集成度。
另外，该第二势阱和第三势阱中的杂质浓度比该第一势阱的浓度设定得要高。这样，便可以根据各晶体管的驱动电压及耐压能力，恰当地设定各势阱的杂质浓度。而且，根据本发明的半导体装置可以具有被例如10V以上，特别是在20～60V的电源电压驱动的高压晶体管；以及被例如1.8～5V的电源电压驱动的低压晶体管。
另外，由于在该第一势阱内形成第二势阱和第三势阱，所以在该第二和第三势阱内形成的低压晶体管不受衬底电位的限制，可由所希望的任何电源电压操作。
根据本发明的半导体装置还包括在该半导体衬底上形成的具有第一导电型的第四势阱和在该第四势阱内形成的具有第二导电型的高压晶体管。
在根据本发明的半导体装置中该低压晶体管和该高压晶体管的耐压能力之比可以为3～60，另外，该高压晶体管还可以具有补偿栅结构。
根据本发明的半导体装置制造方法包括：
(a)在具有第一导电型的半导体衬底上形成具有第二导电型的第一势阱；
(b)通过离子注入法分别将具有第一导电型和第二导电型的杂质注入第一势阱的特定区域内，以形成第一杂质层和第二杂质层；以及
(c)通过热处理分别使第一杂质层和第二杂质层中的杂质扩散，以形成具有第一导电型的第二势阱和具有第二导电型的第三势阱。
根据本发明的制造方法，由于形成高压晶体管的该第一势阱和形成低压晶体管的该第二势阱和第三势阱是在不同的步骤完成的，所以相对于第一势阱，第二势阱和第二势阱可以独立地设计。
另外，通过根据本发明制造方法，可以通过热处理分别使该第一杂质层及该第二杂质层中的杂质扩散，并同时形成具有第一导电型的第二势阱及具有第二导电型的第三势阱。
在根据本发明的制造方法中，该第二势阱及该第三势阱中的杂质浓度高于该第一势阱中的杂质浓度。
根据本发明的制造方法还可以包括：
在该第二势阱内形成具有第二导电型的低压晶体管；
在该第三势阱内形成具有第一导电型的低压晶体管；以及
在该第一势阱内形成第一导电型的高压晶体管。
在根据本发明的制造方法中，可以在该半导体衬底上形成具有第一导电型的第四势阱，在该第四势阱形成具有第二导电型的高压晶体管。
附图说明
图1示意性地显示了根据本发明一个实施例的半导体装置主要部分的剖面图；
图2是根据本发明一个实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图3是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图4是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图5是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图6是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图7是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图8是根据本发明一个实施例的半导体装置的高压晶体管的示例结构的剖面图；
图9是图8所示的高压晶体管主要部分的平面图；以及
图10是图1所示的半导体装置各晶体管之间的驱动电压关系图。
具体实施方式
以下参照附图将对根据本发明的一个实施例进行说明。
1.半导体装置
图1示意性地显示了根据本发明的半导体装置的剖面图。
图1所示的半导体装置包括具有第一导电型(该例中为P型)半导体(硅)衬底10，在其内形成的具有第二导电型(该例中为N型)的第一势阱20和P型第四势阱50。然后，由第一势阱20和第四势阱50构成所谓的双重势阱结构。
在第一势阱20内形成P型第二势阱30和N型第三势阱40。在比第一势阱20浅的第二势阱30及第三势阱40中形成低压晶体管，并在第一势阱20及第四势阱50中形成高压晶体管。
具体而言，在第二势阱30内形成N沟道型低压晶体管100NL。低压晶体管100NL包括由N型杂质层构成的源极/漏极层32a和32b，以及栅极绝缘层34和栅极36。
在第三势阱40内形成P沟道型低压晶体管200PL。低压晶体管200PL包括由P型杂质层构成的源极/漏极层42a和42b，以及栅极绝缘层44和栅极46。
在第四势阱50内形成N沟道型高压晶体管300NH，高压晶体管300NH包括由N型杂质层构成的源极/漏极层52a和52b和栅极绝缘层54以及栅极56。
在第一势阱20内形成P沟道型高压晶体管400PH，高压晶体管400PH包括由P型杂质层构成的22a和22b，以及栅极绝缘层24和栅极26。
根据本实施例，低压晶体管100NL和200PL被例如1.8～5V的驱动电压下驱动。与低压晶体管100NL和200PL相比，高压晶体管300NH和400PH的驱动电压相当高，例如为20～60V。低压晶体管100NL和200PL与高压晶体管300NH和400PH的耐压能力之比，即(高压晶体管耐压)/(低压晶体管耐压)之比为例如3～60。这里的“耐压”主要是指漏极耐压。
设定各个势阱的结构要考虑设置在各势阱内的晶体管的耐压和阈值，以及各势阱间的结耐压和击穿耐压等因素。
首先就势阱的杂质浓度进行说明。形成低压晶体管的第二势阱30及第三势阱40的杂质浓度比形成高耐压晶体管的第一势阱20及第四势阱50的杂质浓度设定得要高。第二势阱30以及第三势阱40的杂质浓度，例如表面浓度，是4.0×1016～7.0×1017atoms/cm3。另外，第一势阱20以及第四势阱50的杂质浓度，例如表面浓度，是8.0×1015～4.0×1016atoms/cm3。
关于势阱的深度，如果考虑势阱耐压能力，形成低压晶体管的第二势阱30和第三势阱40的深度比形成高压晶体管的第一势阱20和第四势阱50要浅。例如，第一势阱20的深度为10～20μm，第二势阱30和第三势阱40的深度为3～10μm。将第一势阱20的深度与第二势阱30和第三势阱40的深度相比，二者深度的比值分别为例如2～5。
图1所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。并且各高压晶体管300NH和400PH可以具有所谓补偿栅极结构，其中，栅极与源极/漏极层不重合。在以下所述的例子中，各高压晶体管具有LOCOS补偿结构。具体而言，在各高压晶体管中，在栅极与源极/漏极层之间设置补偿区。该补偿区由设定在半导体衬底的特定区域的补偿LOCOS层下的低浓度杂质层构成。
图8示出了作为补偿栅极结构的一个示例的高压晶体管400PH结构的剖面图。图9示出了高压晶体管400PH的主要部分的平面图。
P沟道型高压晶体管400PH包括设置在N型第一势阱20上的栅极绝缘层24；在该栅极绝缘层24上形成的栅极26；设置在栅极绝缘层24周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的由P型低浓度杂质层构成的补偿杂质层57a；以及设置在补偿LOCOS层65a外侧的源极/漏极层22a和22b。
通过元件隔离LOCOS层(元件隔离绝缘层)65b将高压晶体管400PH与其相邻的晶体管电隔离。进而，在如图所示的N型第一势阱20内的元件隔离LOCOS层65b的下面形成由N型低浓度杂质层构成的沟道阻挡层63c。势阱接触层27通过LOCOS层65c与源极/漏极层22b隔离。在LOCOS层65c的下面，可以形成图中未示出的沟道阻挡层。
根据本实施例，各高压晶体管具有LOCOS补偿结构，从而具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层65a下面设置由低浓度杂质层构成的补偿杂质层57a，与没有补偿LOCOS层的情况相比，补偿杂质层57a相对沟道区可以较深。其结果是，当晶体管处于OFF状态时，由于该补偿杂质层57a，可以形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。
在根据本实施例的半导体装置中，在用于形成高压晶体管400PH的第一势阱20内形成用于形成低压晶体管100NL和200PL的第二势阱30以及第三势阱40。因此，如下所述，第一势阱20、第二势阱30和第三势阱40是在不同的热处理扩散步骤中形成的。因此，相对于第一势阱20，第二势阱30以及第三势阱40可以独立地设计。其结果是，为适应低压晶体管的小型化和高速化，第二势阱30以及第三势阱40的沿横向的膨胀量可被减小，并且这些势阱的面积也可随之缩小，从而提高第二势阱30和第三势阱40的集成度。
另外，第二势阱30及第三势阱40中的杂质浓度比第一势阱20中的杂质浓度设定得要高。因此，能够根据各晶体管的驱动电压及耐压能力恰当地设定各势阱的杂质浓度。
另外，由于在第一势阱20内形成的第二势阱30和第三势阱40分别与半导体衬底10电隔离。其结果是可以独立地设定第二势阱30和第三势阱40的偏置条件。换言之，相对于半导体衬底10的衬底电位Vsub，可以独立地设定第二势阱30以及第三势阱40的驱动电压。因此，例如图10所示，将低压晶体管100NL和200PL的驱动电压V1和V2由于被设定在高压晶体管300NH和400PH的驱动电压V3和V4之间，从低压晶体管的驱动电压电平变换到高压晶体管的驱动电压电平的电平转换电路的设计可以做到高效且容易。
2.制造方法
接下来，举例说明根据本发明的半导体装置的制造方法，图2～图7示意性地显示了与图1所示的半导体装置制造方法有关的剖面图。
(A)如图2所示，通过对P型半导体(硅)衬底10进行热氧化处理，在半导体衬底10的表面上形成厚约40nm的氧化硅层12。然后，在该氧化硅层12上形成厚度为140～160nm的作为抗氧化层的氮化硅层14。接着，在该氮化硅层14上形成抗蚀层R100。为在对应N型第一势阱20(参照图1)的位置上形成开口部分，在抗蚀层R100上形成图案。然后，利用抗蚀层R100作为掩膜，蚀刻氮化硅层14。接着，利用抗蚀层R100和氮化硅层14作为掩膜，向半导体衬底10内，例如注入磷离子，形成N型杂质层20a。在这种情况下，可以在120keV的加速电压下注入磷离子。
(B)如图2和图3所示，去除抗蚀层R100之后，利用氮化硅层14作为抗氧化掩膜，通过对半导体衬底10进行热氧化处理，在N型的杂质层20a上形成厚500nm的LOCOS层16。接着，在去除氮化硅层14后，利用LOCOS层16作为掩膜，向半导体衬底10内注入硼离子，形成P型杂质层50a。在这种情况下，例如可以在60keV的加速电压下注入硼离子。
(C)如图3和图4所示，通过热处理使N型杂质层20a和P型的杂质层50a中的杂质扩散(受迫)，以自对准的方式形成N型第一势阱20和P型第四势阱50。然后，在去除氧化硅层12和LOCOS层16后，通过热氧化，在半导体衬底10上形成氧化硅层18。
(D)如图5所示，在氧化硅层18上形成抗蚀层R200，该抗蚀层在对应第三势阱40(参照图1)的位置上设有开口部分。利用该抗蚀层R200作为掩膜，向N型第一势阱20的特定区域内注入磷离子，形成N型杂质层(第二杂质层)40a。在这种情况下，例如可以在120keV的加速电压下注入磷离子。
(E)如图6所示，去除抗蚀层R200之后，在氧化硅层18上形成抗蚀层R300，该抗蚀层在对应第二势阱30(参照图1)的位置上设有开口部分。利用抗蚀层R300作为掩膜，向第一势阱20的特定的区域内，注入硼离子，形成P型杂质层(第一杂质层)30a。在这种情况下，例如可以在60keV的加速电压下注入硼离子。然后，去除抗蚀层R300。
(F)如图6和图7所示，通过热处理使P型杂质层30a和N型杂质层40a的杂质同时扩散(受迫)，形成P型第二势阱30和N型第三势阱40。在这种情况下，第一势阱20和第四势阱50的杂质也同时扩散。
如此，在P型半导体衬底10上，形成N型第一势阱20，并在第一势阱20内形成P型第二势阱30和N型第三势阱40。进而，形成与第一势阱20相邻的P型第三势阱50。上述步骤(D)和步骤(E)的顺序可以相反。
然后，采用众所周知的方法形成元件隔离绝缘层、栅极绝缘层、栅极以及源极/漏极层等，以形成特定的晶体管。具体而言，如图1所示，在第二势阱30内形成N沟道型低压晶体管100NL；在第三势阱40内形成P沟道型低压晶体管200PL。此外，在第一势阱20内还形成P沟道型高压晶体管400PH；在第四势阱50内形成N沟道型高压晶体管300NH。
根据本实施例的制造方法，由于形成高压晶体管400PH的第一势阱20和形成低压晶体管100NL和200PL的第二势阱30以及第三势阱40是分别在不同步骤中形成的。其结果是，相对于第一势阱20可以独立地设计第二势阱30及第三势阱40。
根据本实施例的制造方法，通过步骤(F)的热处理使杂质层30a和杂质层40a中的杂质分别扩散，同时形成P型第二势阱30和N型第三势阱40。另外，根据本实施例的制造方法，通过步骤(C)的热处理使杂质层20a和杂质层50a中的杂质分别扩散，同时形成N型第二势阱20和P型第四势阱50。
本发明并不仅限于上述实施例，在本发明的主题范围之内可以有各种变形。例如，也可采用与该实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。势阱并不限定于三重势阱，根据需要也可以设置单重势阱以及双重势阱。此外，半导体装置的层结构或是平面结构，根据装置的设计也可以采取与上述实施例不同的结构。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化、和等同物由所附的权利要求书的内容涵盖。
附图标记说明
10  半导体衬底
12  氧化硅层
14  氮化硅层
16  LOCOS层
18  氧化硅层
20  第一势阱
22a，22b  源极/漏极层
24  栅极绝缘层
26  栅极
30  第二势阱
32a，32b  源极/漏极层
34  栅极绝缘层
36  栅极
40  第三势阱
42a，42b  源极/漏极层
44  栅极绝缘层
46  栅极
50  第四势阱
52a，52b  源极/漏极层
54  栅极绝缘层
56  栅极
100NL，200PL  低压晶体管
300NH，400PH  高压晶体管
R100～R300  抗蚀层

Claims (10)

1.一种半导体装置，包括：
具有第一导电型的半导体衬底；
在所述半导体衬底上形成的具有第二导电型的第一势阱；
在所述第一势阱内形成的具有所述第一导电型的第二势阱；
在所述第一势阱内形成的具有所述第二导电型的第三势阱；
在所述第二势阱形成的具有所述第二导电型的低压晶体管；
在所述第三势阱形成的具有所述第一导电型的低压晶体管；以及
在所述第一势阱形成的具有所述第一导电型的高压晶体管，
其中，所述第二势阱及所述第三势阱中的杂质浓度高于所述第一势阱中的杂质浓度。
2.根据权利要求1所述的半导体装置，还包括在所述半导体衬底上形成的具有所述第一导电型的第四势阱和在所述第四势阱形成的具有所述第二导电型的高压晶体管。
3.根据权利要求1或2所述的半导体装置，其中，所述低压晶体管和所述高压晶体管的耐压能力之比为3～60。
4.根据权利要求3所述的半导体装置，其中，所述第二势阱和所述第三势阱分别与所述第一势阱的深度之比为2～5。
5.根据权利要求4所述的半导体装置，其中，所述高压晶体管具有补偿栅结构。
6.一种半导体装置的制造方法，包括：
(a)在具有第一导电型半导体衬底上形成具有第二导电型的第一势阱；
(b)通过离子注入法分别将具有所述第一导电型和所述第二导电型的杂质注入所述第一势阱的特定区域内，以形成第一杂质层和第二杂质层；以及
(c)通过热处理分别使所述第一杂质层和所述第二杂质层中的杂质扩散，以形成具有所述第一导电型的第二势阱和具有所述第二导电型的第三势阱；
其中，所述方法还包括以下步骤：
在所述第二势阱形成具有所述第二导电型的低压晶体管；
在所述第三势阱形成具有所述第一导电型的低压晶体管；以及
在所述第一势阱形成具有所述第一导电型的高压晶体管。
7.根据权利要求6所述的半导体装置制造方法，其中，所述第二势阱和所述第三势阱中的杂质浓度比所述第一势阱中的杂质浓度高。
8.根据权利要求6或7所述的半导体装置制造方法，还包括步骤：在所述半导体衬底上形成具有所述第一导电型的第四势阱。
9.根据权利要求8所述的半导体装置制造方法，还包括步骤：在所述第四势阱形成具有所述第二导电型的高压晶体管。
10.根据权利要求9所述的半导体装置制造方法，其中，所述第二势阱和所述第三势阱分别与所述第一势阱的深度之比为2～5。
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