CN1518095A - 集成半导体装置及其制造方法 - Google Patents

集成半导体装置及其制造方法 Download PDF

Info

Publication number
CN1518095A
CN1518095A CNA2003101015082A CN200310101508A CN1518095A CN 1518095 A CN1518095 A CN 1518095A CN A2003101015082 A CNA2003101015082 A CN A2003101015082A CN 200310101508 A CN200310101508 A CN 200310101508A CN 1518095 A CN1518095 A CN 1518095A
Authority
CN
China
Prior art keywords
semiconductor
drain
drain electrode
semiconductor element
withstand voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2003101015082A
Other languages
English (en)
Inventor
Ҳ
新田哲也
寺岛知秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1518095A publication Critical patent/CN1518095A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明通过按每个半导体元件得到所期望的通态电阻与耐压，实现能够获得作为集成半导体装置整体的适当特性的集成半导体装置。一种设有多个在半导体层内形成的、包括n型半导体的源极(6)、n型半导体的漏极(3)以及介于源极和漏极之间的p型半导体的背面栅极(5)的半导体元件(50a、50b、50c)的集成半导体装置(50)，其中，一个半导体元件中的一个漏极的至少预定部分上的杂质浓度与别的半导体元件中的其它漏极的预定部分的杂质浓度不同。

Description

集成半导体装置及其制造方法
技术领域
本发明涉及内设多个半导体元件的集成半导体装置及其制造方法，特别涉及内设耐压能力及通态电阻不同的多种半导体元件的集成半导体装置及其制造方法。
背景技术
在传统的MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)中，为了制造设有不同阈值电压的MOSFET的IC(Integrated Circuit：集成电路)，采用使阱区的杂质浓度为多种类型的结构。就是说，使有较高阈值电压的MOSFET的阱区的杂质浓度较低，有较低阈值电压的MOSFET的阱区的杂质浓度较高(日本专利申请特开平11-111855)。
并且，用于液晶驱动部分等的MOSFET中，处理逻辑信号的部分和处理输出信号的部分需要改变晶体管耐压。就是说，对于逻辑信号处理用MOSFET，由于以低压驱动并为缩小尺寸，提高其阱区的杂质浓度。相对地，处理输出信号的MOSFET中，由于高压驱动，需要较高的耐压，因此，降低该阱区的杂质深度(日本专利申请特开平6-318561、特开平11-238806)。
在上述IC中，为形成两种杂质浓度的阱，采用设有不同开口率的部分的注入掩模进行对半导体的杂质注入。然后，进行退火来扩散上述注入的杂质，从而，使阱内的杂质浓度达到均匀。当然，由开口率较小的掩模部分注入杂质的阱的杂质浓度更低。
如上所述，通过改变注入掩模的开口率来按照阱改变杂质的注入量，从而能够逐个地改变半导体元件上阱的杂质浓度。
以上关于杂质浓度问题应考虑的是MOSFET的阱即本体部分，作为对象的MOSFET的特性为(b1)阈值电压与(b2)耐压。就是说，目的在于通过改变阱的杂质浓度来形成阈值电压或耐压性能不同的MOSFET。
但是，对于内设高耐压晶体管元件的集成半导体装置，迫切需要减少各高耐压晶体管元件的通态电阻。在高耐压晶体管元件中，即使改变阱或本体部分的杂质浓度，大体上也不能影响通态电阻。因此，在内设多个高耐压晶体管元件的集成半导体装置中，将各高耐压晶体管元件在耐压和通态电阻这两个方面均适当设定，就可保证作为集成半导体装置所要求的特性。
发明内容
本发明旨在得到：可按照各半导体元件的种类适当设定集成半导体装置内设的多个半导体元件的通态电阻与耐压性能，从而实现能够获得作为集成半导体装置整体的适当特性的集成半导体装置及其制造方法。
本发明的集成半导体装置是内设多个半导体元件的集成半导体装置，所述半导体元件中含有在半导体层内形成的第一导电型半导体的源极、第一导电型半导体的漏极以及介于源极和漏极之间的第二导电型半导体的本体区。在这种集成半导体装置中，一个半导体元件的漏极的至少预定部分上的杂质浓度与另一半导体元件中的漏极的预定部分的杂质浓度不同。
通过这种结构，能够按照集成半导体装置的元件耐压设定杂质浓度。并且，上述漏极的预定部分可以为整个漏极，也可以为漏极中的一部分。一个半导体元件漏极的预定部分和另一半导体元件漏极的预定部分，两者的漏极形状可以相同或相似，也可以不采用对应的位置关系。两者的形状也可以不同。
在这里，虽然采用源极与漏极的术语，但只要是pn结设于两处的半导体元件，源极就可以另称为发射极或阴极，并且漏极就可以另称为集电极或阳极。就是说，上述半导体元件并不限于设有所谓源极与漏极的部分的半导体元件，可包括设有所谓上述发射极、阴极与集电极、阳极的部分的半导体元件。只要上述本体区为与源极、漏极的导电型不同的半导体，就可以取任何名称，例如背面栅极等。
本发明的集成半导体装置的制造方法是对内设多个在半导体层内形成的、包括第一导电型半导体的源极、第一导电型半导体的漏极以及介于源极和漏极之间的第二导电型半导体的本体区的半导体元件的集成半导体装置的制造方法。该制造方法中，在一个半导体元件中的漏极的至少预定部分和另一半导体元件中的漏极的预定部分上以相同机会注入杂质的工序中，采用在对应于一个半导体元件的漏极的部分上有第一开口率、对应于另一半导体元件的漏极的部分上有不同于第一开口率的第二开口率的注入掩模。然后，在杂质注入工序后，有对集成半导体装置进行热处理并使杂质扩散的工序。
依据这种方法，在一个杂质注入工序中，按每个耐压不同的半导体元件调整杂质浓度，从而，能够得到各半导体元件的通态电阻和耐压的权衡特性好的集成半导体装置。并且，在退火等热处理过程中，由于对中间处理状态的集成半导体装置进行热处理，能使一个半导体元件和其他半导体元件以相同的处理机会被热处理。
本发明的上述以及其他的目的、特征、形态及优点，通过以下参照相关附图能理解的本发明的详细说明，会更加清楚。
附图说明
图1是用以说明本发明理论背景的图。
图2A是未采用表面域减少结构时的漏极漂移区的杂质浓度N和耐压Vb之间的关系的示图，图2B是采用表面域减少结构时的漏极漂移区的杂质浓度N和耐压Vb之间的关系的示图。
图3是本发明实施例2的集成半导体装置的剖视图。
图4是本发明实施例3的集成半导体装置的剖视图。
图5是本发明实施例4的集成半导体装置的剖视图。
图6是在本发明实施例6的集成半导体装置的制造方法中，注入了杂质的状态的示图。
图7是在图6所示的杂质注入工序后经退火的状态的示图。
图8是注入掩模各部分的示图。
图9是开口部分为四边形的网孔状注入掩模的示图。
图10是开口部分为六边形的网孔状注入掩模的示图。
图11A与图11B为条纹状注入掩模的示图。
图12是掩模部分为四边形，开口部分设于包围该四边形的部分的点状注入掩模的示图。
图13是掩模部分为六边形，开口部分设于包围该六边形的部分的点状注入掩模的示图。
图14是在本发明实施例8的集成半导体装置的制造方法中，注入杂质后的状态的示图。
图15是图14的杂质注入工序后经退火的状态的示图。
图16是表示本发明实施例9中列举的IGBT的示图。
图17是表示在本发明实施例10中通过模拟耐压和通态电阻之间的权衡特性得到的结果的示图。
图18是表示在本发明实施例11中采用各种注入掩模注入的杂质浓度的截面分布(profile)的模拟结果的示图。
图19是表示在本发明实施例11中采用各种注入掩模注入的浓度分布的模拟结果的示图。
具体实施方式
下面参照附图对本发明的实施例进行说明。
实施例1(理论背景)
为使通态电阻和耐压特性二者均达到所期望的性能，IC内的各晶体管元件具有如下特征。图1是用以说明本发明的理论背景的晶体管元件的剖视图。为了便于说明，例如对由硅衬底1和在其上设置的绝缘膜2构成的SOI(Silicon On Insulator：硅绝缘体技术)衬底上形成的n型晶体管元件进行说明。
SOI衬底的绝缘膜2上，布置周围由沟隔离氧化膜4包围的n-型Si层(漏极漂移区)3，在它上面构成晶体管的各个区域。在n-型Si层的表层上以一定间隔共同布置n+型扩散区的源极6和漏极(漏极收敛区)7。布置p型扩散区的背面栅极5，以从n-型Si层的内侧包围该源极6。通过这样的背面栅极的结构，能够容易形成沟道区缩小的晶体管元件。在这种结构中，形成由n+型源极6、p型背面栅极5、n-型Si层(漏极漂移区)3以及n+型漏极(漏极收敛区)7构成的npn结构。漏极是由n-型漏极漂移区3和含有比它浓度高的n型杂质的、在内侧包含接触部的漏极收敛区7构成。
在这种源极6和漏极收敛区7之间的n-型Si层3的表面，设有栅绝缘膜9，在该栅绝缘膜9上设置栅电极8。
上述n型晶体管元件50a，可通过改变源极和漏极收敛区之间的距离来构成耐压不同的元件。特别是，当漏极漂移区的杂质浓度满足RESURF(Reduction in surface fields：表面域减少)条件时，由于容易实现高耐压，很多时候漏极漂移区一般作为表面域减少条件使用。这里，RESURF条件是指：满足使n-型漏极漂移区完全成为耗尽层的杂质浓度。作为RESURF条件的一个基准，例如，将n-型漏极漂移区的n型杂质浓度设为N，将n-型漏极漂移区的厚度设为d时，是指满足N·d＝1E12cm-2的布置。以下说明中，将N·d简单记为浓度。因此，凡写作浓度的场合就是指N·d。
漏极漂移区也有用于RESURF浓度外的场合，不管指哪种场合，多是以杂质浓度保持一定而通过使漏区长度改变来产生耐压不同的元件。
但是，不改变n-型阱层的杂质浓度，而是改变源极和漏极之间的距离来实现耐压不同的元件的方法，基于以下的理由，从通态电阻的观点看来并非最佳。例如，当RESURF条件恒定时，通态电阻(有效通态电阻)在解析计算上，可由下式(1)、(2)表示。
Ron·S∝Vb 7/3    …(1)
N·d1E12       …(2)
这里，Ron·S为有效通态电阻，表示元件的每单位面积的通态电阻。Vb示元件耐压。N为n-型Si层(漏极漂移区)3的杂质浓度，d为n-型Si层(漏极漂移区)3的厚度。
另一方面，如果按照耐压改变n-型Si层(漏极漂移区)的杂质浓度，通态电阻可由称为硅极限(silicon limit)的下式(3)、(4)表示。
Ron·S∝Vb 11/3    …(3)
N∝Vb -4/3         …(4)
通过上述的式(1)与式(3)，按照耐压改变漏极漂移区3的杂质浓度N的场合，能够随着耐压的下降急剧降低有效通态电阻。例如，当漏极漂移区3的厚度d＝5μm时，约在87.5V以下，根据RESURF条件成为较低的有效通态电阻。上述87.5V是在上述尺寸时得到的电压，如尺寸等变化则随之改变。
依据上述评价可知，最佳情况是：(a)在预定耐压以下的晶体管元件中，采用与Vb -4/3成比例的漏极漂移区的杂质浓度，(b)在该值以上的耐压的晶体管元件中，采用满足RESURF条件(N·d＝1E12cm-2)的漏极漂移区。
如上所述，未必一定采用RESURF结构，图2A是不采用RESURF结构时的漏极漂移区的杂质浓度N和耐压Vb之间的关系的示图。不采用RESURF结构时，从通态电阻减小方面看，杂质浓度N与耐压Vb满足式(4)的关系。并且，图2B是采用RESURF结构时的漏极漂移区的杂质浓度N和耐压Vb之间的关系的示图。如图2B所示，对于未达到某一预定耐压的半导体元件，最好比RESURF浓度更提高漏极漂移区的杂质浓度。但是，当所有半导体元件在预定耐压以上时，最好使所有漏极漂移区的杂质浓度设为RESURF浓度，无需在每个半导体元件上改变漏极漂移区的杂质浓度。
相反地，当所有的半导体元件未达到预定耐压时，即使对于耐压最高的半导体元件，也能通过将浓度设定得比RESURF浓度更高来降低通态电阻。因此，在所有元件为预定耐压以上的元件时之外，只采用一定杂质浓度的漏极漂移区的情况下，不能将多种耐压的晶体管元件分别设为最合适的通态电阻。
上述说明明确显示：在耐压性能不同的晶体管元件中，通过采用不同杂质浓度的漏极漂移区3，能减小通态电阻。并且，如上所述，在从半导体层的表面侧进行杂质注入后，可通过适当选择退火条件来只提高半导体层的表层附近的杂质浓度，且沿内侧方向使杂质浓度降低。从而，能更加减小通态电阻，并且提高耐压性能。
实施例2
图3中，Si衬底1上设置BOX(Buried Oxide Layer：氧化物埋入层)层2，其上形成n-型漏极漂移区3a、3b、3c。n-型漏极漂移区3a、3b、3c的n型杂质浓度，按3a＜3b＜3c的顺序增大。这些n-型半导体层3a、3b、3c构成漏极漂移区。就是说，一个漏极漂移区与另一漏极漂移区对应于这些n-型半导体层3a、3b、3c中的任意两个。本实施例的特征在于：使这些漏极漂移区的杂质浓度改变，调整到对各晶体管元件50a、50b、50c来说最合适的浓度。
在n-型漏极漂移区3a、3b、3c的表层，间隔地布置n+扩散区的源极6和漏极收敛区7。布置p型扩散区的背面栅极5，以从内侧包围该源极6。在这种结构中，形成由n+型源极6、p型背面栅极5、n-型漏极漂移区3a、3b、3c与n型漏极收敛区构成的npn结构。
在背面栅极5的表面，隔着栅绝缘膜9，设置导电层的栅电极8。由上述结构形成以背面栅极5、源极6、漏极7、3a、3b、3c及栅电极8作为构成要素的n型MOS(Metal Oxide Transistor)晶体管。
如上所述，可通过改变漏极漂移区的n型杂质浓度来对耐压不同的各晶体管50a、50b、50c适当地设定通态电阻。一般，可以使高耐压元件的n型杂质浓度低，且具有比它低的耐压的低耐压元件的n型杂质浓度高于高耐压元件的n型杂质浓度。
通过将晶体管元件50a、50b、50c的漏极漂移区3a、3b、3c的n型杂质浓度设定为按照各元件耐压的最佳浓度，能够实现较低的通态电阻。并不只在采用SOI衬底的集成半导体装置，在通常以p型扩散层彼此隔离p型衬底上的n-半导体层的半导体装置中同样也能得到这样的效果。
另外，还具有这样的优点：在由元件隔离氧化膜包围的硅区上，通过沟隔离4使横向(与衬底面平行的方向)扩散导致的浓度的相互干涉不致发生。
实施例3
图4中，在Si衬底1上设置BOX(Buried Oxide Layer)层2，并在其上形成n-型漏极漂移区3。p型半导体的背面栅极5、n+型源极6、漏极收敛区7、栅电极8及其下方的栅绝缘膜9与图3的集成半导体装置50的相同。
图4的集成半导体装置的特征在于：在漏极漂移区3内，连接背面栅极5和漏极收敛区7的部分即在漏极漂移层上，在晶体管50b上，设置含有比n-型漏极漂移区3更高浓度的n型杂质的n型漏极漂移层10b；在晶体管50c上，设置比n型漏极漂移层10b更高浓度的n型漏极漂移层10c。在晶体管50a中，对应的部位形成n-型漏极漂移区3的n型杂质浓度。连接上述背面栅极5和漏极收敛区7的部分，也可另称为背面栅极5和漏极收敛区7之间的漏极漂移区3的表层部分。
图4所示的集成半导体装置中，晶体管50a为耐压最高的元件，晶体管50b与50c的耐压依次变低。然后，在低耐压晶体管50b、50c中，布置与各元件的耐压性能相对应的浓度的n型漏极漂移层10b、10c。对晶体管50a、50b、50c来说，漏极漂移层的杂质浓度按n-型漏极漂移区3＜n型漏极漂移层10b＜n型漏极漂移层10c的顺序增高。
可通过按每个晶体管元件调整上述漏极漂移层的杂质浓度来对需要较高耐压性能的晶体管元件上提供较高的耐压性能，而在降低通态电阻比耐压性能重要的晶体管元件上提供较低的通态电阻。结果，作为集成半导体元件可得到良好的耐压特性和较低的通态电阻。
实施例4
如图5所示，本实施例的特征在于：由漏极漂移层10a、10b、10c形成含有最大耐压的元件的各元件的漏极漂移区。其他部分与实施例3的结构相同。n型杂质浓度按漏极漂移区3≤漏极漂移层10a≤漏极漂移层10b≤漏极漂移层10c的顺序增高。因此，晶体管50a、50b、50c的通态电阻能够按50a≥50b≥50c的顺序降低。
如对上述图4的晶体管50a、50b、50c的结构所作的说明，假设使衬底的杂质浓度成为适合最高耐压的杂质浓度时，在最高耐压的元件上，将不需要漏极漂移层。这时，高浓度而较浅的漏极漂移区电流通路有比低浓度而较深的漏极漂移区更为直线的电流通路，因此，能够降低通态电阻。而且，由于能够将本体下方的杂质浓度设定于任意低的浓度，可防止本体下方的电荷集中，且具有容易使耐压提高的优点。
实施例5(制造方法概要)
不同杂质浓度的漏极漂移层可通过n型杂质的离子注入形成。特别是，最好通过下面说明的网孔状注入来使制造过程容易实现。通常，由杂质注入形成n-型漏极漂移区时，在n-型漏极漂移区中给需注入区域的全域注入杂质，通过调节注入量能够得到所期望的杂质浓度层。这时，想要按每个元件改变杂质浓度时，由于必须按照浓度条件的个数重复照相制版工序和注入工序，从而使处理工序数增加，所以不甚理想。
作为解决这种问题的方法，并不对漏极漂移层的全域进行注入，而是采用开口部分和掩模部分以较短节距布置的网孔状或条纹状的掩模，能对漏极漂移层的所需区域内进行局部的离子注入。这种场合，离子注入刚结束后，对应于掩模部分和开口部分，杂质稀的部位和浓的部位斑驳分布。但是，可通过注入后充分的退火处理(扩散处理)使杂质均一。结果，能够取得和用低于实际注入量的注入量进行注入时相同的效果。结果，能够通过一次注入就逐个改变晶体管元件的漏极漂移层的杂质浓度，因此，对于内设于IC的各种耐压元件，能够容易实现通态电阻的最适化。
实施例6
本发明的实施例6中，就一例制造实施例4所示的集成半导体装置(图5)的方法进行说明。本实施例中，n型漏极漂移层10a、10b、10c在同一注入工序注入。各n型扩散区的浓度偏差是通过调整开口面积或开口率来进行。就是说，如图6所示，采用条纹状或网孔状的光刻胶掩模21，注入杂质。对应于掩模部21b的半导体表层部分中杂质浓度低，而对应于开口部分21a的半导体表层部分中杂质浓度高。参照图6，在晶体管50a、50b、50c的半导体表层部分中均匀分布的平均杂质浓度按50a＜50b＜50c的顺序增高。接着，如图7所示，通过退火处理将注入部分和未注入部分的浓度差异均匀化。
依据上述方法，由于能够以单一的注入工序，在注入量不同的预定部分上注入所期望的杂质，所以能够极大地抑制工序的增加。在实施例3的集成半导体装置的制造过程中形成漏极漂移层10b、10c时，上述方法例如可在将晶体管50a的区域中的开口部设为零等场合加以应用。并且，实施例2的集成半导体装置的制造过程中，通过充分进行杂质注入后的退火来使杂质扩散至更深的位置，能够形成杂质浓度不同的n-型漏极漂移区3a、3b、3c。
对于注入掩模，当采用以预定节距开口的光刻胶掩模等的注入掩模21进行注入时，各开口部分过宽时会成为与通常的一维扩散相当的浓度截面分布。就是说，不会得到晶体管间的杂质浓度差。相反，各掩模部分过宽时，扩散层并不连续，且非注入部分的杂质浓度低的部分会照样以较低的状态存在。作为掩模图案，最好其开口部分与掩模部分的尺寸同时越小越好。如图8所示，将扩散长度定义为扩散的杂质浓度成为与衬底浓度相同的距离L。图8中示出开口宽度、掩模宽度以及开口节距和扩散长度L之间的关系。按照上述的定义，需满足下面的关系。
开口宽度＜2L    …(5)
掩模宽度＜2L    …(6)
节距＜4L        …(7)
可采用满足上述(5)、(6)、(7)中任意两个的掩模，或满足全部条件的掩模。
再有，作为网孔，可采用如图9所示的四边形网孔掩模，或如图10所示的六边形网孔掩模(蜂窝式掩模)。并且，并不限于上述的形状，也可采用多边形或圆形、曲线图形开口的网孔掩模。
并且，可采用如图11A与图11B所示的条纹状光刻胶掩模。图1～图5所示的横向晶体管中，在晶体管端头部分等处电流的流向发生改变。因此，采用条纹状掩模的结果，成为条纹状浓度分布的场合，浓度分布会造成电阻的各向异性，且易对耐压产生不良影响。但是，通过在连接源极和漏极的方向上布置条纹，可使导通时的电流通路的浓度分布成为沿电流方向均匀的浓度。结果，能够实现低通态的电阻。
实施例7
本发明的实施例7中，就提高开口率的点状掩模进行说明。在实施例6中介绍的网孔型的注入掩模，虽然适合确保杂质浓度的均一性，但为减少有效注入量而增大开口率时，有可能光刻胶膜宽过窄而不能进行照相制版。
参照图9～图11，设开口节距为1，使(掩模宽/开口节距)＝x(＜1)时，开口率按照开口形状成为如下。
(条纹状掩模)：开口率＝1-x
(网孔型掩模)：开口率＝K(1-x)2
这里，开口形状为四边形与六边形网孔时K＝1，圆形时K＝π/4。
根据上述的开口率的评价，网孔掩模比条纹状掩模更难提高开开口率。因此，想要以网孔掩模提高开口率时，可根据采用将掩模的穿透部分(开口部分)和剩余部分(掩模部分或屏蔽部分)反转的点状掩模，这样就能保持浓度的均一性并提高开口率。
图12与图13上示出点状掩模的光刻胶膜图案(掩模图案)。这些点状掩模的开口率如下表示。
(点状型掩模)：开口率＝1-K2
这里，掩模部分形状为四边形与六边形时K＝1，圆形时K＝π/4。而这种点状掩模，能够在同一掩模宽度(屏蔽宽或光刻胶膜宽度)上达到开口率最大，且能保证均一性。
实施例8
本发明的实施例8的特征在于：在实施例5或6的制造方法中，将图6的杂质注入在隔离晶体管元件区的硅氧化膜4形成之后进行(图14)。在隔离晶体管元件区后进行杂质扩散时，不会产生注入的杂质向相邻区域的混入，因此，在退火过程中，能进行较长时间的退火处理(图15)。就是说，通过进行比n-型漏极漂移区3的厚度更长的扩散长度L的扩散，使深度方向的杂质浓度更加均匀。
要将深度方向的杂质浓度，在更短的退火时间内均匀时，最好根据高能量例如1MeV以上的高能量对深的位置进行注入。结果，可用更短扩散长度L的扩散来使深度方向的杂质浓度达到均匀。
实施例9
以上说明的结构及其制造方法，适用于设有多个半导体元件的集成半导体装置，即要按半导体元件改变其漏极的浓度的任何集成半导体装置。本发明的实施例9中，对能够应用上述结构与制造方法的集成半导体装置进行说明。
如上所述，作为能够按半导体元件改变漏区浓度的集成半导体装置，可列举IGBT(Insulated Gate Bipolar Transistor：双极型场效应晶体管)、npn晶体管、pnp晶体管、横向pnp晶体管、横向npn晶体管等。这些元件与至此说明的nMOS相同，且能按照各半导体元件的耐压电平，使有效通态电阻或饱和电压最合适。图16所示的是：与IGBT的漏极收敛区7形成结的P+区26的结构，在该结构中由于反向偏压的施加使耗尽层在漏极收敛区7上扩展。其他部分的结构与图1相同。由图16所示的结构中知道，图1中说明的耐压和漏极漂移区的杂质浓度(通态电阻)之间的关系，在图16的半导体元件上也照样适用。
实施例10
本发明的实施例10中，就图5所示的nMOS结构中源极和漏极收敛区之间的间隔不同的晶体管的制造方法进行说明。源极和漏极收敛区之间的间隔对晶体管的耐压影响最大。因此，在低耐压晶体管中上述间隔较短，且在高耐压晶体管中上述间隔较长。
图17中示出：对于由磷注入形成的n-型漏极漂移区3，由模拟得到这些耐压和通态电阻之间的权衡特性的结果。源极和漏极收敛区之间的间隔较窄的低耐压用nMOS晶体管中，杂质注入量为3.0E12cm-2且耐压和通态电阻的选择为最好。另一方面可知：源极的漏极之间的间隔较宽的高耐压用nMOS晶体管中，最好的注入量为1.2E12cm-2。因此，这些耐压不同的晶体管，通过在低耐压用晶体管中进行3.0E12cm-2的磷注入，在高耐压用晶体管中进行1.2E12cm-2的磷注入来分别得到最佳的n-型半导体层。
上述结果在源极和漏极收敛区之间的间隔变化时，通过按照该间隔改变漏极漂移区的杂质浓度，得到耐压和通态电阻的最佳选择。例如，将多个半导体元件按100V以上和小于100V的元件耐压来区分，能够使小于100V的元件耐压的半导体元件的漏极漂移区的积N·d超过1.2E12cm-2。并且，能够使100V以上的元件耐压的半导体元件的上述N·d处于0.8E12cm-2～1.2E12cm-2的范围(RESURF条件)。这种场合，用以通过耐压区分半导体元件的预定耐压为100V。而且，在所有半导体元件上，可以不依赖于任何耐压，将上述N·d设为0.8E12cm-2以上。
实施例11
本发明的11中，就将实施例6(图6、图7)用于实施例10(图17)上的制造方法进行说明。在实施例10中，必须对高耐压晶体管和低耐压晶体管分别进行杂质注入。通过应用实施例5、6来以一次注入实现这种个别进行的杂质注入。
图18、图19上示出向高耐压用nMOS晶体管的区域上，采用条纹状掩模以3.0E12cm-2注入量注入磷的模拟结果。图18表示剖面中的浓度截面分布，图19表示深度方向的浓度分布。为了比较，在图19中也绘出不采用条纹型掩模以1.2E12cm-2的注入量全面注入磷的结果。从图19中知道，通过使用条纹状掩模，能够实现以3.0E12cm-2的注入量得到大致与1.2E12cm-2相当的注入结果同等的n-型漏极漂移区。
因此，与低耐压nMOS晶体管的漏极漂移区对应的部分上进行全面注入，而在与高耐压nMOS晶体管的漏极漂移区对应的部分加上条纹状掩模，就能够以3.0E12cm-2的注入量进行一次注入，在低耐压nMOS元件和高耐压nMOS元件上分别形成最合适的杂质浓度的漏极漂移区。就是说，能够如实施例10中所描述的那样，以一次注入实现适合低耐压用nMOS晶体管的n-型漏极漂移区和适合高耐压nMOS晶体管的nMOS晶体管的n-型半导体层。
通过采用上述之方法，也能在设有多种半导体元件的集成半导体装置中，通过用按每个半导体元件改变开口率的注入掩模进行一次注入，在各半导体元件中实现最合适的低通态电阻。
(对于实施例的附言)
(1)上述实施例中，就个别改变漏极漂移区与漏极漂移层的杂质浓度的场合进行了说明。但是，也可按每个半导体元件同时改变两者的浓度，并调整耐压与通态电阻。
(2)上述实施例中，对将漏极中的漏极漂移区与漏极漂移层作为预定部分，按照半导体元件的种类改变杂质浓度的例进行了说明，但也可以将漏极中的另一部分作为预定部分实现杂质浓度的调整。
(3)可通过退火处理使各漏极漂移区中的杂质浓度均匀或不均匀。也可设置使杂质浓度在对通态电阻有较大影响的表层部分上较高、越向内侧进入越低的斜度。在各半导体元件中，为了降低通态电阻而提高耐压，有的场合以设置斜度为好。这种场合，不同的半导体元件之间，漏极漂移区的杂质浓度当然就不同。
以上对本发明进行了详细的说明，但这仅为例示，并不限制本发明，应当明白本发明的精神和范围由所附的权利要求书加以规定。

Claims (15)

1.一种设有多个在半导体层内形成的、包含第一导电型半导体的源极、第一导电型半导体的漏极以及介于所述源极和漏极之间的第二导电型半导体的本体区的半导体元件的集成半导体装置，其中：
一个半导体元件中的漏极的至少预定部分上的杂质浓度与另一半导体元件中的漏极的预定部分的杂质浓度不同。
2.如权利要求1所述的集成半导体装置，其特征在于：
所述一个半导体元件与另一半导体元件的耐压不同。
3.如权利要求1所述的集成半导体装置，其特征在于：
所述一个半导体元件有较高的耐压性能，所述另一半导体元件具有比所述一个半导体元件低的耐压性能，所述一个半导体元件的所述漏极的至少预定部分中的杂质浓度低于所述另一半导体元件的漏极的预定部分中的杂质浓度。
4.如权利要求1所述的集成半导体装置，其特征在于：
所述另一半导体元件的耐压在100V以下。
5.如权利要求1所述的集成半导体装置，其特征在于：
所述源极位于所述半导体层的表层侧，所述本体区被配置成从所述半导体层的内侧包围该源极的状态。
6.如权利要求1所述的集成半导体装置，其特征在于：
所述一个半导体元件的漏极和另一半导体元件的漏极均由如下部分构成：即位于所述半导体层的表层侧并含有与布线连接的接触部的漏极收敛区；以及由所述源极、本体区及漏极收敛区外的部分的所述半导体层构成的、浓度低于所述漏极收敛区的第一导电型杂质浓度的第一导电型半导体的漏极漂移区。
7.如权利要求6所述的集成半导体装置，其特征在于：
在所述一个半导体元件的漏极的漏极漂移区和另一半导体元件的漏极的漏极漂移区中的至少一方，所述源极和所述漏极收敛区的连接部分上，设置含有比各漏极漂移区更高浓度的第一导电型杂质的漏极漂移层。
8.如权利要求7所述的集成半导体装置，其特征在于：
所述多个半导体元件分为元件耐压100V以上的半导体元件和元件耐压小于100V的的半导体元件；所述元件耐压100V以上的的半导体元件，其半导体元件的从漏极漂移区的底部到表面的厚度d与该第一导电型杂质浓度N的积N·d在0.8～1.2E12cm-2的范围内；所述元件耐压小于100V的的半导体元件，其漏极漂移层的底部到表面的厚度d与该第一导电型杂质浓度N的积N·d大于0.8E12cm-2。
9.如权利要求8所述的集成半导体装置，其特征在于：
所述元件耐压小于100V的半导体元件的漏极漂移区的所述积N·d大于1.2E12cm-2。
10.如权利要求7所述的集成半导体装置，其特征在于：
不依赖于耐压，所有所述多个半导体元件的漏极漂移层的底部到表面的厚度d与该第一导电型杂质浓度N的积N·d在0.8E12cm-2以上的范围内。
11.如权利要求1所述的集成半导体装置，其特征在于：
所述一个半导体元件中的漏极的至少预定部分上的杂质，以及另一半导体元件中的漏极的预定部分的杂质，均在所述半导体层的表层侧浓度较高，靠向内侧浓度降低。
12.如权利要求1所述的集成半导体装置，其特征在于：
所述半导体元件为金属氧化物半导体场效应晶体管、双极型场效应晶体管、双极型晶体管与二极管中的任意元件。
13.一种对设有多个在半导体层内形成的、包含第一导电型半导体的源极、第一导电型半导体的漏极以及介于所述源极和漏极之间的第二导电型半导体的本体区的半导体元件的集成半导体装置的制造方法，其中：
在一个半导体元件中的漏极的至少预定部分和另一半导体元件中的漏极的预定部分上以相同机会注入杂质的工序中，采用在对应于一个半导体元件的漏极的部分上有第一开口率，对应于另一半导体元件的漏极的部分上有不同于第一开口率的第二开口率的注入掩模；
在所述杂质注入工序后，设有对所述集成半导体装置进行热处理来使所述杂质扩散的工序。
14.如权利要求13所述的集成半导体装置的制造方法，其特征在于：
所述一个半导体元件的耐压高于所述另一半导体元件的耐压，且采用所述第一开口率小于所述第二开口率的注入掩模。
15.如权利要求13所述的集成半导体装置的制造方法，其特征在于：
所述一个半导体元件和另一半导体元件相邻地设置；
在所述杂质注入工序前，设有在所述半导体层上设置在所述一个半导体元件和另一半导体元件之间隔离的壁状的元件隔离绝缘膜的工序。
CNA2003101015082A 2003-01-27 2003-10-09 集成半导体装置及其制造方法 Pending CN1518095A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP17109/2003 2003-01-27
JP2003017109A JP2004228466A (ja) 2003-01-27 2003-01-27 集積半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN1518095A true CN1518095A (zh) 2004-08-04

Family

ID=32588703

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2003101015082A Pending CN1518095A (zh) 2003-01-27 2003-10-09 集成半导体装置及其制造方法

Country Status (6)

Country Link
US (2) US7186623B2 (zh)
EP (1) EP1441393A3 (zh)
JP (1) JP2004228466A (zh)
KR (1) KR20040068848A (zh)
CN (1) CN1518095A (zh)
TW (1) TW200414503A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222609A (zh) * 2010-04-16 2011-10-19 立锜科技股份有限公司 半导体元件杂质浓度分布控制方法与相关半导体元件
CN102468179A (zh) * 2010-11-12 2012-05-23 台湾积体电路制造股份有限公司 半导体组件及其制作方法
CN103383944A (zh) * 2012-05-01 2013-11-06 三菱电机株式会社 半导体装置
CN103730503A (zh) * 2012-10-12 2014-04-16 三菱电机株式会社 横向高耐压晶体管及其制造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594946B (en) * 2002-01-16 2004-06-21 Sanken Electric Co Ltd Manufacturing method of semiconductor device
US7582394B2 (en) * 2003-10-06 2009-09-01 Panasonic Corporation Photomask and method for forming pattern
DE102004002181B4 (de) * 2004-01-15 2011-08-18 Infineon Technologies AG, 81669 Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren
JP4974474B2 (ja) * 2004-06-22 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7244975B2 (en) * 2005-07-05 2007-07-17 United Microelectronics Corp. High-voltage device structure
JP4800816B2 (ja) 2006-03-31 2011-10-26 富士通セミコンダクター株式会社 半導体集積回路装置
JP5479671B2 (ja) 2007-09-10 2014-04-23 ローム株式会社 半導体装置
US20090111252A1 (en) * 2007-10-30 2009-04-30 United Microelectronics Corp. Method for forming deep well region of high voltage device
US20100035421A1 (en) * 2008-08-06 2010-02-11 Texas Instruments Incorporated Semiconductor well implanted through partially blocking material pattern
JP2011097080A (ja) * 2009-01-15 2011-05-12 Toshiba Corp 半導体装置の製造方法
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
EP2306508B1 (en) 2009-09-29 2012-11-28 STMicroelectronics Srl Integrated device with raised LOCOS insulation regions and process for manufacturing such device
EP2306509A1 (en) * 2009-09-29 2011-04-06 STMicroelectronics Srl Process for manufacturing an integrated device with "damascene" field insulation, and integrated device made by such process
US8120058B2 (en) * 2009-10-28 2012-02-21 International Business Machines Corporation High-drive current MOSFET
US8399924B2 (en) * 2010-06-17 2013-03-19 Texas Instruments Incorporated High voltage transistor using diluted drain
JP5702460B2 (ja) * 2011-03-18 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20130071992A1 (en) * 2011-09-21 2013-03-21 Nanya Technology Corporation Semiconductor process
US8541862B2 (en) 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation
CN104471710A (zh) * 2012-07-20 2015-03-25 三菱电机株式会社 半导体装置及其制造方法
JP2014204038A (ja) 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
US9299832B2 (en) 2013-12-17 2016-03-29 Texas Instruments Incorporated High voltage lateral DMOS transistor with optimized source-side blocking capability
US9159819B2 (en) * 2014-02-20 2015-10-13 Infineon Technologies Ag Semiconductor device and RC-IGBT with zones directly adjoining a rear side electrode
US9385229B2 (en) * 2014-09-24 2016-07-05 Freescale Semiconductor, Inc. Semiconductor device with improved breakdown voltage
US9306060B1 (en) 2014-11-20 2016-04-05 Freescale Semiconductor Inc. Semiconductor devices and related fabrication methods
JP6061979B2 (ja) * 2015-04-16 2017-01-18 ローム株式会社 半導体装置
US10116610B2 (en) 2016-08-31 2018-10-30 Keystone Automotive Operations, Inc. Automotive wheel overlay attachment system

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63129618A (ja) * 1986-11-20 1988-06-02 Fuji Electric Co Ltd 半導体装置の製造方法
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
JP2809810B2 (ja) * 1990-04-20 1998-10-15 株式会社東芝 半導体装置の製造方法
JPH0697438A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 絶縁ゲート形半導体装置
US5548150A (en) * 1993-03-10 1996-08-20 Kabushiki Kaisha Toshiba Field effect transistor
JPH06318561A (ja) * 1993-05-06 1994-11-15 Sharp Corp 半導体装置の製造方法
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
TW389999B (en) * 1995-11-21 2000-05-11 Toshiba Corp Substrate having shallow trench isolation and method of manufacturing the same
KR100247637B1 (ko) 1996-12-30 2000-03-15 김영환 반도체 장치 및 그의 제조방법
JPH11111855A (ja) 1997-09-30 1999-04-23 Nec Corp フォトマスク及び半導体装置の製造方法
JPH11238806A (ja) 1998-02-24 1999-08-31 Sharp Corp 半導体装置及びその製造方法
GB9815021D0 (en) * 1998-07-11 1998-09-09 Koninkl Philips Electronics Nv Semiconductor power device manufacture
KR100275500B1 (ko) * 1998-10-28 2000-12-15 정선종 집적화된 고전압 전력 소자 제조방법
TW411509B (en) * 1999-06-05 2000-11-11 United Microelectronics Corp Integrated manufacturing method of high voltage and low voltage device
JP2001015741A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6297108B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Method of forming a high voltage MOS transistor on a semiconductor wafer
JP3916386B2 (ja) * 2000-08-28 2007-05-16 シャープ株式会社 半導体装置の製造方法及びフォトリソグラフィ用マスク
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
JP3647802B2 (ja) * 2001-01-25 2005-05-18 株式会社東芝 横型半導体装置
JP2002246551A (ja) * 2001-02-15 2002-08-30 Hitachi Ltd 半導体装置
EP1363332B1 (en) * 2001-02-21 2016-10-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6476439B2 (en) * 2001-03-01 2002-11-05 United Microelectronics Corp. Double-bit non-volatile memory structure and corresponding method of manufacture
JP4091785B2 (ja) * 2001-12-13 2008-05-28 三菱電機株式会社 半導体回路
JP2003258120A (ja) * 2002-03-07 2003-09-12 Seiko Epson Corp 半導体装置の製造方法
KR100481850B1 (ko) * 2002-05-22 2005-04-13 삼성전자주식회사 수직형 디모스 소자 및 그 제조방법
US6841825B2 (en) * 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222609A (zh) * 2010-04-16 2011-10-19 立锜科技股份有限公司 半导体元件杂质浓度分布控制方法与相关半导体元件
CN102222609B (zh) * 2010-04-16 2013-07-31 立锜科技股份有限公司 半导体元件杂质浓度分布控制方法与相关半导体元件
CN102468179A (zh) * 2010-11-12 2012-05-23 台湾积体电路制造股份有限公司 半导体组件及其制作方法
CN102468179B (zh) * 2010-11-12 2014-05-21 台湾积体电路制造股份有限公司 半导体组件及其制作方法
CN103383944A (zh) * 2012-05-01 2013-11-06 三菱电机株式会社 半导体装置
TWI485855B (zh) * 2012-05-01 2015-05-21 Mitsubishi Electric Corp 半導體裝置
CN103383944B (zh) * 2012-05-01 2016-03-09 三菱电机株式会社 半导体装置
CN103730503A (zh) * 2012-10-12 2014-04-16 三菱电机株式会社 横向高耐压晶体管及其制造方法
CN103730503B (zh) * 2012-10-12 2016-08-17 三菱电机株式会社 横向高耐压晶体管及其制造方法

Also Published As

Publication number Publication date
EP1441393A2 (en) 2004-07-28
JP2004228466A (ja) 2004-08-12
TW200414503A (en) 2004-08-01
US7541248B2 (en) 2009-06-02
US20040145027A1 (en) 2004-07-29
EP1441393A3 (en) 2005-03-09
US7186623B2 (en) 2007-03-06
KR20040068848A (ko) 2004-08-02
US20070148874A1 (en) 2007-06-28

Similar Documents

Publication Publication Date Title
CN1518095A (zh) 集成半导体装置及其制造方法
CN1079996C (zh) 高压金属氧化物硅场效应晶体管结构
KR100919528B1 (ko) 감소된 밀러 용량을 갖는 모스 게이트 트랜지스터 및 그 형성 방법
CN1251330C (zh) 半导体装置及其制造方法
CN1220273C (zh) 具有双扩散体分布的沟槽mosfet器件及制造方法
CN1295795C (zh) 电力半导体器件
CN1638144A (zh) 半导体器件及其制造方法
CN1734786A (zh) 晶体管及其形成方法
CN1505170A (zh) SiC-MISFET及其制造方法
CN1925170A (zh) 横向双扩散场效应晶体管及含有它的集成电路
CN1761071A (zh) 半导体器件及其制造方法
CN1356729A (zh) 半导体器件
CN1879222A (zh) 沟槽栅极场效应器件
CN1815739A (zh) 半导体器件及其制作方法
CN1288264A (zh) 耐高压的绝缘体上的硅型半导体器件
CN1848437A (zh) 半导体装置及其制造方法
CN101064305A (zh) 半导体装置及其制造方法
CN1898801A (zh) 纵型栅极半导体装置及其制造方法
CN101064304A (zh) 半导体装置及其制造方法
CN1258818C (zh) 半导体器件及其制造方法
CN1494162A (zh) 半导体衬底及其制造方法和半导体器件及其制造方法
CN1159770C (zh) 半导体装置及其制造方法
CN1790735A (zh) 碳化硅半导体装置及其制造方法
CN1253945C (zh) 半导体器件及其制造方法
CN1287454C (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication