JPH11238806A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11238806A JPH11238806A JP10041454A JP4145498A JPH11238806A JP H11238806 A JPH11238806 A JP H11238806A JP 10041454 A JP10041454 A JP 10041454A JP 4145498 A JP4145498 A JP 4145498A JP H11238806 A JPH11238806 A JP H11238806A
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Abstract
(57)【要約】 （修正有）
【課題】 安定した電気的特性を可能とする半導体装置
及び高耐圧半導体素子領域形成のためにマスク数を増加
させることなく製造することができる製造方法を提供す
る。 【解決手段】 少なくとも第１、第２のウエル領域と第
３、第４のウエル領域とが異なる耐圧の回路素子を有
し、半導体基板１に第１のＮウエル領域２と第２のＰウ
エル領域４を形成後素子分離領域を該Ｎウエル領域とＰ
ウエル領域との間に形成する工程と、第１のＮウエル領
域に高耐圧ＰＭＯＳの閾値設定用のフォトレジストをマ
スクとしてＰ型不純物をイオン注入で行い低濃度の第３
のＮウエル８を形成し、マスクを用いて高耐圧ＰＭＯＳ
の閾値設定のイオン注入を行う工程と、第２のＰウエル
領域に高耐圧の閾値設定用のフォトレジストをマスクと
してＮ型不純物をイオン注入で行い低濃度の第４のＰウ
エル９を形成し、マスクを用いて高耐圧ＮＭＯＳの閾値
設定のイオン注入を行う工程により製造する。
及び高耐圧半導体素子領域形成のためにマスク数を増加
させることなく製造することができる製造方法を提供す
る。 【解決手段】 少なくとも第１、第２のウエル領域と第
３、第４のウエル領域とが異なる耐圧の回路素子を有
し、半導体基板１に第１のＮウエル領域２と第２のＰウ
エル領域４を形成後素子分離領域を該Ｎウエル領域とＰ
ウエル領域との間に形成する工程と、第１のＮウエル領
域に高耐圧ＰＭＯＳの閾値設定用のフォトレジストをマ
スクとしてＰ型不純物をイオン注入で行い低濃度の第３
のＮウエル８を形成し、マスクを用いて高耐圧ＰＭＯＳ
の閾値設定のイオン注入を行う工程と、第２のＰウエル
領域に高耐圧の閾値設定用のフォトレジストをマスクと
してＮ型不純物をイオン注入で行い低濃度の第４のＰウ
エル９を形成し、マスクを用いて高耐圧ＮＭＯＳの閾値
設定のイオン注入を行う工程により製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧の半導体素
子と低耐圧の半導体素子を混載する半導体装置、特に高
耐圧の半導体素子と制御用の低耐圧半導体素子を混載し
たウエル構造をなす半導体装置及びその製造方法に関す
るものである。
子と低耐圧の半導体素子を混載する半導体装置、特に高
耐圧の半導体素子と制御用の低耐圧半導体素子を混載し
たウエル構造をなす半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】従来、耐圧の異なる半導体素子を混載し
た半導体装置、高耐圧の半導体素子と制御用の半導体素
子とその製造方法については、特開平６−１５１７２号
公報に開示されている。その製造方法を図４を参照し説
明する。
た半導体装置、高耐圧の半導体素子と制御用の半導体素
子とその製造方法については、特開平６−１５１７２号
公報に開示されている。その製造方法を図４を参照し説
明する。
【０００３】図４（ａ）に示すように、基板濃度５×１
０14ｃｍ-3のＰ型半導体基板１上に公知のホトリソグラ
フィー技術、更にはイオン打ち込み技術でリンを１．５
×１０13イオン／ｃｍ2導入し、１２００℃で５時間の
熱処理を行いＮウエル層２、３を形成する。
０14ｃｍ-3のＰ型半導体基板１上に公知のホトリソグラ
フィー技術、更にはイオン打ち込み技術でリンを１．５
×１０13イオン／ｃｍ2導入し、１２００℃で５時間の
熱処理を行いＮウエル層２、３を形成する。
【０００４】次いで、公知のホトリソグラフィー技術、
更にはイオン打ち込み技術によりボロンを１．０×１０
13イオン／ｃｍ2導入し、再び１２００℃で５時間の熱
処理を行い、図４（ｂ）に示すように、Ｎウエル２層の
一部を含むようにＰウエル層４を形成する。ここで、そ
の重なった領域４１が形成される。
更にはイオン打ち込み技術によりボロンを１．０×１０
13イオン／ｃｍ2導入し、再び１２００℃で５時間の熱
処理を行い、図４（ｂ）に示すように、Ｎウエル２層の
一部を含むようにＰウエル層４を形成する。ここで、そ
の重なった領域４１が形成される。
【０００５】図４（ｃ）に示すように、公知の製造方法
により、ウエル層のない領域すなわちＰ型半導体基板１
そのものの領域と、重なった領域４１には、それぞれＬ
ＤＤ構造の高耐圧のトランジスタを形成し、Ｎウエル層
３のみの領域とＰウエル層４のみの領域には低耐圧のト
ランジスタを形成する。
により、ウエル層のない領域すなわちＰ型半導体基板１
そのものの領域と、重なった領域４１には、それぞれＬ
ＤＤ構造の高耐圧のトランジスタを形成し、Ｎウエル層
３のみの領域とＰウエル層４のみの領域には低耐圧のト
ランジスタを形成する。
【０００６】
【発明が解決しようとする課題】上記従来の製造方法で
は、ウエル形成、例えば重なった領域形成を２回のホト
リソグラフィー技術により達成しているが、その後のト
ランジスタの形成については公知の技術により形成する
ので全工程を通して考えると、高耐圧半導体素子の形成
のためにマスク数が増加することになる。
は、ウエル形成、例えば重なった領域形成を２回のホト
リソグラフィー技術により達成しているが、その後のト
ランジスタの形成については公知の技術により形成する
ので全工程を通して考えると、高耐圧半導体素子の形成
のためにマスク数が増加することになる。
【０００７】そして、このようにして得られた、高耐圧
部のＮＭＯＳトランジスタは基板１上に形成されてお
り、基板１はリーク電流をうけることから、ＮＭＯＳト
ランジスタの電気的特性が不安定となっている。
部のＮＭＯＳトランジスタは基板１上に形成されてお
り、基板１はリーク電流をうけることから、ＮＭＯＳト
ランジスタの電気的特性が不安定となっている。
【０００８】そこで、本発明は、この点に鑑み、安定し
た電気的特性を可能とする半導体装置及び高耐圧半導体
素子領域形成のためにマスク数を増加させることなく製
造することができる製造方法を提供することを目的とす
る。
た電気的特性を可能とする半導体装置及び高耐圧半導体
素子領域形成のためにマスク数を増加させることなく製
造することができる製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に耐圧の異なる回路素子を有する半導体装
置において、半導体基板に第１導電型の第１のウエル領
域と第２導電型の第２のウエル領域を有し、前記第１の
ウエル領域に第１導電型の第３のウエル領域を有し、第
２のＰウエル領域に第２導電型の第４のウエル領域を有
し、少なくとも前記第１、第２のウエル領域と第３、第
４のウエル領域とが異なる耐圧の回路素子を有すること
を特徴とする。
半導体基板上に耐圧の異なる回路素子を有する半導体装
置において、半導体基板に第１導電型の第１のウエル領
域と第２導電型の第２のウエル領域を有し、前記第１の
ウエル領域に第１導電型の第３のウエル領域を有し、第
２のＰウエル領域に第２導電型の第４のウエル領域を有
し、少なくとも前記第１、第２のウエル領域と第３、第
４のウエル領域とが異なる耐圧の回路素子を有すること
を特徴とする。
【００１０】本発明の半導体装置の製造方法は、前記半
導体基板に第１のＮウエル領域と第２のＰウエル領域を
形成後、素子分離領域を該Ｎウエル領域と該Ｐウエル領
域との間に形成する工程と、第１のＮウエル領域に高耐
圧ＰＭＯＳの閾値設定用のホトレジストをマスクとして
Ｐ型不純物をイオン注入で行い低濃度の第３のＮウエル
を形成し、該マスクを用いて高耐圧ＰＭＯＳの閾値設定
のイオン注入を行う工程と、第２のＰウエル領域に高耐
圧の閾値設定用のホトレジストをマスクとしてＮ型不純
物をイオン注入で行い低濃度の第４のＰウエルを形成
し、該マスクを用いて高耐圧ＮＭＯＳの閾値設定のイオ
ン注入を行う工程を有することを特徴とする。
導体基板に第１のＮウエル領域と第２のＰウエル領域を
形成後、素子分離領域を該Ｎウエル領域と該Ｐウエル領
域との間に形成する工程と、第１のＮウエル領域に高耐
圧ＰＭＯＳの閾値設定用のホトレジストをマスクとして
Ｐ型不純物をイオン注入で行い低濃度の第３のＮウエル
を形成し、該マスクを用いて高耐圧ＰＭＯＳの閾値設定
のイオン注入を行う工程と、第２のＰウエル領域に高耐
圧の閾値設定用のホトレジストをマスクとしてＮ型不純
物をイオン注入で行い低濃度の第４のＰウエルを形成
し、該マスクを用いて高耐圧ＮＭＯＳの閾値設定のイオ
ン注入を行う工程を有することを特徴とする。
【００１１】本発明の作用を以下に説明する。本発明の
半導体装置は、高耐圧半導体素子をウエル内に形成して
いるから、安定した電気的特性のものとすることができ
る。更に、高耐圧半導体素子を形成するウエル領域はＮ
ＭＯＳ、ＰＭＯＳそれぞれの閾値設定用の注入マスクを
利用し、その後閾値設定のイオン注入することで、同じ
マスクを複数回使用できることから、全工程を通じてマ
スク枚数の増加することを抑制することができる。
半導体装置は、高耐圧半導体素子をウエル内に形成して
いるから、安定した電気的特性のものとすることができ
る。更に、高耐圧半導体素子を形成するウエル領域はＮ
ＭＯＳ、ＰＭＯＳそれぞれの閾値設定用の注入マスクを
利用し、その後閾値設定のイオン注入することで、同じ
マスクを複数回使用できることから、全工程を通じてマ
スク枚数の増加することを抑制することができる。
【００１２】
【発明の実施の形態】（実施の形態１）本発明の半導体
装置の実施の形態１として、耐圧の異なる半導体素子の
例について、図１を参照し説明する。図１は実施の形態
１の半導体装置を模式的に説明する断面図である。
装置の実施の形態１として、耐圧の異なる半導体素子の
例について、図１を参照し説明する。図１は実施の形態
１の半導体装置を模式的に説明する断面図である。
【００１３】Ｐ型半導体基板１上に、Ｎウエル層２とＰ
ウエル層４がある。Ｎウエル層２内には一部分の領域に
Ｐ型不純物の注入により形成されている低濃度のＮウエ
ル層８を有し、このＮウエル層２内において該Ｐ型不純
物の注入されていないままの領域に低耐圧のＰＭＯＳが
形成され、該Ｎウエル層８内において高耐圧ＰＭＯＳが
形成されている。Ｐウエル層４内には一部分の領域にＮ
型不純物の注入により形成されている低濃度のＰウエル
層９があり、Ｐウエル層４内において低耐圧ＮＭＯＳが
形成され、該Ｐウエル層９内に高耐圧ＮＭＯＳが形成さ
れている。尚、５３は素子分離領域である。
ウエル層４がある。Ｎウエル層２内には一部分の領域に
Ｐ型不純物の注入により形成されている低濃度のＮウエ
ル層８を有し、このＮウエル層２内において該Ｐ型不純
物の注入されていないままの領域に低耐圧のＰＭＯＳが
形成され、該Ｎウエル層８内において高耐圧ＰＭＯＳが
形成されている。Ｐウエル層４内には一部分の領域にＮ
型不純物の注入により形成されている低濃度のＰウエル
層９があり、Ｐウエル層４内において低耐圧ＮＭＯＳが
形成され、該Ｐウエル層９内に高耐圧ＮＭＯＳが形成さ
れている。尚、５３は素子分離領域である。
【００１４】ここで高耐圧ＰＭＯＳ、高耐圧ＮＭＯＳは
それぞれＮウエル層８内に、Ｐウエル層９内に位置して
おり、安定な電気的特性がえられる。そして、ＭＯＳト
ランジスタのバックゲートをウエルコンタクトから供給
できるためトランジスタの電気的特性が安定となる。
それぞれＮウエル層８内に、Ｐウエル層９内に位置して
おり、安定な電気的特性がえられる。そして、ＭＯＳト
ランジスタのバックゲートをウエルコンタクトから供給
できるためトランジスタの電気的特性が安定となる。
【００１５】（実施の形態２）本発明の実施の形態２と
して、上記半導体装置の製造方法の例について図２〜３
を参照し説明する。図２〜３はそれぞれ前記製造方法の
工程を模式的に説明する断面図である。
して、上記半導体装置の製造方法の例について図２〜３
を参照し説明する。図２〜３はそれぞれ前記製造方法の
工程を模式的に説明する断面図である。
【００１６】基板濃度５×１０14ｃｍ-3程度のＰ型半導
体基板１上に熱酸化膜５を６０ｎｍ程度堆積させた後ホ
トリソグラフィー技術による処理を行い、その後イオン
注入によりリンをドーズ量１．５×１０13イオン／ｃｍ
2注入する（図２（ａ）参照）。なお、この図におい
て、６は窒化膜、７はホトレジストである。
体基板１上に熱酸化膜５を６０ｎｍ程度堆積させた後ホ
トリソグラフィー技術による処理を行い、その後イオン
注入によりリンをドーズ量１．５×１０13イオン／ｃｍ
2注入する（図２（ａ）参照）。なお、この図におい
て、６は窒化膜、７はホトレジストである。
【００１７】その後、ホトレジスト７を除去後、熱酸化
処理により酸化膜５１を４００ｎｍ程度形成する。次い
で、窒化膜６を除去する。次に、酸化膜５１をマスクと
して、ボロンをドーズ量５×１０12イオン／ｃｍ2注入
する（図２（ｂ）参照）。
処理により酸化膜５１を４００ｎｍ程度形成する。次い
で、窒化膜６を除去する。次に、酸化膜５１をマスクと
して、ボロンをドーズ量５×１０12イオン／ｃｍ2注入
する（図２（ｂ）参照）。
【００１８】更に、酸化膜５１をエッチングにより除去
する。その後、熱酸化処理により酸化膜５２を３０ｎｍ
程度形成し、更に熱処理を１１００℃で２時間行い、Ｎ
ウエル層２とＰウエル層４を形成する。次いで、窒化膜
６１を２００ｎｍ程度堆積する（図２（ｃ）参照）。
する。その後、熱酸化処理により酸化膜５２を３０ｎｍ
程度形成し、更に熱処理を１１００℃で２時間行い、Ｎ
ウエル層２とＰウエル層４を形成する。次いで、窒化膜
６１を２００ｎｍ程度堆積する（図２（ｃ）参照）。
【００１９】ホトリソグラフィー技術による処理を行
い、窒化膜６１、酸化膜５２を素子分離領域に対応して
パターニングする（図２（ｄ）参照）。続いて、熱酸化
処理によりロコス酸化膜５３を形成し、素子分離領域が
得られる（図２（ｅ）参照）。
い、窒化膜６１、酸化膜５２を素子分離領域に対応して
パターニングする（図２（ｄ）参照）。続いて、熱酸化
処理によりロコス酸化膜５３を形成し、素子分離領域が
得られる（図２（ｅ）参照）。
【００２０】次いで、低耐圧ＮＭＯＳの閾値設定用マス
クとして、ホトリソグラフィー技術による処理を行い、
Ｐウエル４の低耐圧ＮＭＯＳを形成すべき領域に対向す
る部分を窓開けするようホトレジストをパターニングす
る。続いて、このホトレジストをマスクとして前記低耐
圧ＮＭＯＳの閾値設定のイオン注入を行う。このときの
イオン注入条件として、ボロンを２０ＫｅＶで、ドーズ
量３×１０12イオン／ｃｍ2で注入を行う（図３（ｆ）
参照）。次いで、このホトレジストを除去する。
クとして、ホトリソグラフィー技術による処理を行い、
Ｐウエル４の低耐圧ＮＭＯＳを形成すべき領域に対向す
る部分を窓開けするようホトレジストをパターニングす
る。続いて、このホトレジストをマスクとして前記低耐
圧ＮＭＯＳの閾値設定のイオン注入を行う。このときの
イオン注入条件として、ボロンを２０ＫｅＶで、ドーズ
量３×１０12イオン／ｃｍ2で注入を行う（図３（ｆ）
参照）。次いで、このホトレジストを除去する。
【００２１】その後、低耐圧ＰＭＯＳの閾値設定用マス
クとして、ホトリソグラフィー技術による処理とエッチ
ングを行い、Ｎウエル２の低耐圧ＰＭＯＳを形成すべき
領域に対向する部分を窓開けするようホトレジストをパ
ターニングする。続いて、このホトレジストをマスクと
して前記低耐圧ＰＭＯＳの閾値設定のイオン注入を行
う。このときのイオン注入条件としてボロンを２０Ｋｅ
Ｖで、ドーズ量３．５×１０12イオン／ｃｍ2で注入を
行う（図３（ｇ）参照）。次いで、このホレジストを除
去する。
クとして、ホトリソグラフィー技術による処理とエッチ
ングを行い、Ｎウエル２の低耐圧ＰＭＯＳを形成すべき
領域に対向する部分を窓開けするようホトレジストをパ
ターニングする。続いて、このホトレジストをマスクと
して前記低耐圧ＰＭＯＳの閾値設定のイオン注入を行
う。このときのイオン注入条件としてボロンを２０Ｋｅ
Ｖで、ドーズ量３．５×１０12イオン／ｃｍ2で注入を
行う（図３（ｇ）参照）。次いで、このホレジストを除
去する。
【００２２】次いで、高耐圧ＰＭＯＳの閾値設定用マス
クとして、ホトリソグラフィー技術とエッチングによる
処理を行い、Ｎウエル２の高耐圧ＰＭＯＳを形成すべき
領域に対向する部分を窓明するようホトレジスト７１を
パターニングする（図３（ｈ）参照）。
クとして、ホトリソグラフィー技術とエッチングによる
処理を行い、Ｎウエル２の高耐圧ＰＭＯＳを形成すべき
領域に対向する部分を窓明するようホトレジスト７１を
パターニングする（図３（ｈ）参照）。
【００２３】その後、このパターニングされたホトレジ
スト７１をマスクとしてＰ型不純物注入を、例えばボロ
ンを２５０ＫｅＶでドーズ量１×１０12イオン／ｃｍ2
注入し、続いて、該ホトレジスト７１をマスクとしてボ
ロンを１２０ＫｅＶでドーズ量５×１０11イオン／ｃｍ
2を注入することで段階的に不純物濃度を変え、低濃度
のＮウエル８を形成する。尚、この低濃度のＮウエル８
の形成は、公知のイオン打ち込み技術によりＰ型不純物
を打ち込み、熱処理を行って形成してもよい。
スト７１をマスクとしてＰ型不純物注入を、例えばボロ
ンを２５０ＫｅＶでドーズ量１×１０12イオン／ｃｍ2
注入し、続いて、該ホトレジスト７１をマスクとしてボ
ロンを１２０ＫｅＶでドーズ量５×１０11イオン／ｃｍ
2を注入することで段階的に不純物濃度を変え、低濃度
のＮウエル８を形成する。尚、この低濃度のＮウエル８
の形成は、公知のイオン打ち込み技術によりＰ型不純物
を打ち込み、熱処理を行って形成してもよい。
【００２４】その後、該ホトレジスト７１をマスクとし
て高耐圧ＰＭＯＳの閾値設定のイオン注入を行う。この
ときのイオン打ち込み条件として、ボロンを２０ＫｅＶ
で、ドーズ量３×１０12イオン／ｃｍで注入する。尚、
注入の順序は上記に限定されるものではなく、入れ替え
ることもこともできる。
て高耐圧ＰＭＯＳの閾値設定のイオン注入を行う。この
ときのイオン打ち込み条件として、ボロンを２０ＫｅＶ
で、ドーズ量３×１０12イオン／ｃｍで注入する。尚、
注入の順序は上記に限定されるものではなく、入れ替え
ることもこともできる。
【００２５】次いで、高耐圧ＮＭＯＳの閾値設定用マス
クとして、フォトリソグラフィー技術による処理を行
い、Ｐウエル２の高耐圧ＮＭＯＳを形成すべき領域に対
向する部分を窓明するようホトレジスト７２をパターニ
ングする（図３（ｉ）参照）。
クとして、フォトリソグラフィー技術による処理を行
い、Ｐウエル２の高耐圧ＮＭＯＳを形成すべき領域に対
向する部分を窓明するようホトレジスト７２をパターニ
ングする（図３（ｉ）参照）。
【００２６】その後、このパターニングされたホトレジ
スト７２をマスクとしてＮ型不純物注入を、例えばリン
を５００ＫｅＶでドーズ量２×１０12イオン／ｃｍ2注
入し、続いて、リンを２５０ＫｅＶでドーズ量１×１０
12イオン／ｃｍ2を注入することで段階的に不純物濃度
を変え、低濃度のＰウエル９を形成する。尚、この低濃
度のＰウエル９の形成は、公知のイオン打ち込み技術に
よりＮ型不純物を打ち込み、熱処理を行って形成しても
よい。
スト７２をマスクとしてＮ型不純物注入を、例えばリン
を５００ＫｅＶでドーズ量２×１０12イオン／ｃｍ2注
入し、続いて、リンを２５０ＫｅＶでドーズ量１×１０
12イオン／ｃｍ2を注入することで段階的に不純物濃度
を変え、低濃度のＰウエル９を形成する。尚、この低濃
度のＰウエル９の形成は、公知のイオン打ち込み技術に
よりＮ型不純物を打ち込み、熱処理を行って形成しても
よい。
【００２７】その後、該ホトレジスト７２をマスクとし
て高耐圧ＮＭＯＳの閾値設定のイオン注入を行う。この
ときのイオン打ち込み条件として、ボロンを２０ＫｅＶ
で、ドーズ量１×１０12イオン／ｃｍで注入する。尚、
注入の順序は上記に限定されるものではなく、入れ替え
ることもこともできる。
て高耐圧ＮＭＯＳの閾値設定のイオン注入を行う。この
ときのイオン打ち込み条件として、ボロンを２０ＫｅＶ
で、ドーズ量１×１０12イオン／ｃｍで注入する。尚、
注入の順序は上記に限定されるものではなく、入れ替え
ることもこともできる。
【００２８】その後、従来技術と同様に、高耐圧ＣＭＯ
Ｓ部である低濃度Ｎウエル８、低濃度Ｐウエル９には、
ＬＤＤトランジスタを形成し、低耐圧ＣＭＯＳであるＮ
ウエル２、Ｐウエル４には通常のトランジスタを形成す
る（図３（ｊ）参照）。
Ｓ部である低濃度Ｎウエル８、低濃度Ｐウエル９には、
ＬＤＤトランジスタを形成し、低耐圧ＣＭＯＳであるＮ
ウエル２、Ｐウエル４には通常のトランジスタを形成す
る（図３（ｊ）参照）。
【００２９】この実施の形態２においては、高耐圧ＮＭ
ＯＳ、ＰＭＯＳを形成するウエル領域は閾値設定用マス
クを利用することができるので、全工程でのマスク枚数
の増加が抑制される。そして、高耐圧ＮＭＯＳ、高耐圧
ＰＭＯＳのウエル形成はイオン注入を段階的に行うの
で、高温の熱処理を削減することもできる。
ＯＳ、ＰＭＯＳを形成するウエル領域は閾値設定用マス
クを利用することができるので、全工程でのマスク枚数
の増加が抑制される。そして、高耐圧ＮＭＯＳ、高耐圧
ＰＭＯＳのウエル形成はイオン注入を段階的に行うの
で、高温の熱処理を削減することもできる。
【００３０】上記実施の形態においては、高耐圧ＮＭＯ
Ｓトランジスタ、ＰＭＯＳトランジスタとして、ＬＤＤ
構造の例を挙げたが、これに限らずオフセット構造でも
良く、他の回路素子でも適用できるのは言うまでもな
い。そして、上記実施の形態においては、Ｐ型半導体基
板を用いたが、Ｎ型半導体基板を用いてよいのも言うま
でもない。
Ｓトランジスタ、ＰＭＯＳトランジスタとして、ＬＤＤ
構造の例を挙げたが、これに限らずオフセット構造でも
良く、他の回路素子でも適用できるのは言うまでもな
い。そして、上記実施の形態においては、Ｐ型半導体基
板を用いたが、Ｎ型半導体基板を用いてよいのも言うま
でもない。
【００３１】
【発明の効果】本発明の半導体装置は、高耐圧半導体素
子をウエル内に形成しているから、安定した電気的特性
のものとすることができる。本発明の半導体装置の製造
方法は、高耐圧半導体素子を形成するウエル領域はＮＭ
ＯＳ、ＰＭＯＳそれぞれの閾値設定用の注入マスクを利
用し形成し、その後閾値設定のイオン注入することで、
同じマスクを複数回使用できることから、全工程を通じ
てマスク枚数の増加することを抑制することができる。
子をウエル内に形成しているから、安定した電気的特性
のものとすることができる。本発明の半導体装置の製造
方法は、高耐圧半導体素子を形成するウエル領域はＮＭ
ＯＳ、ＰＭＯＳそれぞれの閾値設定用の注入マスクを利
用し形成し、その後閾値設定のイオン注入することで、
同じマスクを複数回使用できることから、全工程を通じ
てマスク枚数の増加することを抑制することができる。
【図１】本発明の半導体装置の実施の形態１を模式的に
示す断面図である。
示す断面図である。
【図２】本発明の半導体装置の製造方法の実施の形態２
の製造工程を模式的に説明する断面図である。
の製造工程を模式的に説明する断面図である。
【図３】本発明の半導体装置の製造方法の実施の形態２
の製造工程を模式的に説明する断面図である。
の製造工程を模式的に説明する断面図である。
【図４】従来の半導体装置の製造工程を模式的に説明す
る断面図である。
る断面図である。
１ Ｐ型半導体基板 ２、３ Ｎウエル層 ４ Ｐウエル層 ４１ 重なった領域 ５、５１、５２、５３ 酸化膜 ６、６１ 窒化膜 ７、７１ フォトレジスト ８ 低濃度のＮウエル層 ９ 低濃度のＰウエル層
Claims (2)
- 【請求項１】 半導体基板上に耐圧の異なる回路素子を
有する半導体装置において、 半導体基板に第１導電型の第１のウエル領域と第２導電
型の第２のウエル領域を有し、前記第１のウエル領域に
第１導電型の第３のウエル領域を有し、 前記第２のウエル領域に第２導電型の第４のウエル領域
を有し、 少なくとも前記第１、第２のウエル領域と第３、第４の
ウエル領域とが異なる耐圧の回路素子を有することを特
徴とする半導体装置。 - 【請求項２】 半導体基板に第１のＮウエル領域と第２
のＰウエル領域を形成後素子分離領域を該Ｎウエル領域
と該Ｐウエル領域との間に形成する工程と、 第１のＮウエル領域に高耐圧ＰＭＯＳの閾値設定用のホ
トレジストをマスクとしてＰ型不純物をイオン注入で行
い低濃度の第３のＮウエルを形成し、該マスクを用いて
高耐圧ＰＭＯＳの閾値設定のイオン注入を行う工程と、 第２のＰウエル領域に高耐圧の閾値設定用のホトレジス
トをマスクとしてＮ型不純物をイオン注入で行い低濃度
の第４のＰウエルを形成し、該マスクを用いて高耐圧Ｎ
ＭＯＳの閾値設定のイオン注入を行う工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041454A JPH11238806A (ja) | 1998-02-24 | 1998-02-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041454A JPH11238806A (ja) | 1998-02-24 | 1998-02-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238806A true JPH11238806A (ja) | 1999-08-31 |
Family
ID=12608832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041454A Pending JPH11238806A (ja) | 1998-02-24 | 1998-02-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238806A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191583A2 (en) * | 2000-09-08 | 2002-03-27 | Texas Instruments Incorporated | Low voltage transistor |
| US7541248B2 (en) | 2003-01-27 | 2009-06-02 | Renesas Technology Corp. | Integrated semiconductor device and method of manufacturing thereof |
-
1998
- 1998-02-24 JP JP10041454A patent/JPH11238806A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191583A2 (en) * | 2000-09-08 | 2002-03-27 | Texas Instruments Incorporated | Low voltage transistor |
| EP1191583A3 (en) * | 2000-09-08 | 2005-01-19 | Texas Instruments Incorporated | Low voltage transistor |
| US7541248B2 (en) | 2003-01-27 | 2009-06-02 | Renesas Technology Corp. | Integrated semiconductor device and method of manufacturing thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031216 |