JPH1117168A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 耐圧性の高いＭＯＳトランジスタを少ない工
程数で形成する。 【解決手段】 素子分離領域１１が形成された半導体基
板１０上に、ゲート絶縁膜１２および多結晶シリコン膜
１３を順次形成する工程と、第一の素子形成領域上に形
成された多結晶シリコン膜１３上にフォトレジスト１４
を形成する工程と、半導体基板１０にボロンを６５０Ｋ
ｅｖ、続いて３００ＫｅＶ、続いて３００ＫｅＶでそれ
ぞれイオン注入する工程と、前記フォトレジスト１４を
除去し、前記第一の素子形成領域と隣り合う第二の素子
形成領域上に形成された多結晶シリコン膜１３上にフォ
トレジスト１６を形成する工程と、半導体基板１０に、
１．２ＭｅＶて燐をイオン注入し、続いて６００ＫｅＶ
で燐をイオン注入する工程と、フォトレジスト１６を除
去し、続いて半導体基板１０に熱処理を施し、その後、
多結晶シリコン膜１３をゲート電極形状に加工する工程
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関わり、特に、工程数を増加させずに高耐圧のゲー
ト電極を持つＭＯＳトランジスタを製造する方法に関す
るものである。

【０００２】

【従来の技術】ＭＯＳ型半導体集積回路装置では、ゲー
トの高耐圧化が技術的な課題となっている。この課題を
解決する方法の１つに、ゲート酸化膜とゲート電極を形
成した後でイオン注入し、その後、９００℃・６０分程
度のアニールをすることにより、ゲート耐圧が向上する
ことが報告されている。

【０００３】図３に、前述の方法を用いたＭＯＳトラン
ジスタ形成法の一例を示す。まず，図３（ａ）に示すよ
うに、シリコン基板上に素子分離領域２１、ｐウェル２
２、ｎウェル２３を形成する。

【０００４】次に、図３（ｂ）に示すように、シリコン
酸化膜２４を全面に形成する。次に、図３（ｃ）に示す
ように、ｎＭＯＳトランジスタの閾値制御のために、ｎ
ウェル２３領域を例えば膜厚１μｍのレジスト２５でマ
スクした後、符号２８で示すように、例えば３０ｋｅＶ
のＢイオンを５×１０¹¹（／ｃｍ² ）注入する。

【０００５】次に、図３（ｄ）に示すように、ｎウェル
領域上のレジスト２５を除去した後、ｐＭＯＳトランジ
スタの閾値制御のために、ｐウェル２２領域上に例えば
膜厚１μｍのレジスト２６でマスクした後、例えば３０
ｋｅＶのＢイオンを１×１０¹²（／ｃｍ² ）注入する。

【０００６】その後、図３（ｅ）に示すように、レジス
ト２６、シリコン酸化膜２４を除去した後、例えば１２
ｎｍのゲート酸化膜２７、膜厚２００ｎｍのポリシリコ
ンゲート電極３０を形成する。

【０００７】その後、図３（ｆ）に示すように、フォト
レジスト、及びエッチングによりゲート電極を加工す
る。次に、ゲート酸化膜の耐圧を向上させるために、符
号２Ａで示すように、例えば３００ｋｅＶのＡｒイオン
を５×１０¹² （／ｃｍ² ）注入し、９００℃・６０分
の熱処理を行う。

【０００８】

【発明が解決しようとする課題】前述の従来の方法にお
いては、ウェル形成と閾値制御のためのイオン注入とを
別個のフォトリソグラフィー工程で行い、さらに、ゲー
ト酸化膜の耐圧向上のためのイオン注入を別工程で行う
ため、工程数を多く必要とする課題があった。

【０００９】そこで本発明は、ウェル形成のためのイオ
ン注入工程を、ゲート電極形成後に行うようにすること
により、ウェル形成、閾値制御及びゲート酸化膜の耐圧
向上を少ない工程数で実現できるようにすることを目的
とする。

【００１０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子分離領域が形成された半導体基板上に、
ゲート絶縁膜および多結晶シリコン膜を順次形成する第
一の工程と、前記第一の工程後、前記素子分離領域によ
り規定された前記半導体基板の素子形成領域のうち、第
一の素子形成領域上に形成された前記多結晶シリコン膜
上に第一のフォトレジストを形成する第二の工程と、前
記第二の工程後、前記半導体基板に、第一のエネルギー
でＰ型不純物をイオン注入し、続いて前記第一のエネル
ギーよりも低い第二のエネルギーでＰ型不純物をイオン
注入する第三の工程と、前記第三の工程後、前記第一の
フォトレジストを除去する第四の工程と、前記第四の工
程後、前記第一の素子形成領域と隣り合う第二の素子形
成領域上に形成された前記多結晶シリコン膜上に第二の
フォトレジストを形成する第五の工程と、前記第五の工
程後、前記半導体基板に、第三のエネルギーでＮ型不純
物をイオン注入し、続いて前記第三のエネルギーよりも
低い第四のエネルギーでＮ型不純物をイオン注入する第
六の工程と、前記第六の工程後、前記第二のフォトレジ
ストを除去する第七の工程と、前記第七の工程後、前記
半導体基板に熱処理を施す第八の工程と、前記第八の工
程後、前記多結晶シリコン膜をゲート電極形状に加工す
る第九の工程とを備えることを特徴としている。

【００１１】また、本発明の半導体装置の製造方法の他
の特徴とするところは、前記Ｐ型不純物は、ボロンであ
り、前記Ｎ型不純物は燐であることを特徴としている。

【００１２】また、本発明の半導体装置の製造方法のそ
の他の特徴とするところは、前記第六の工程後、かつ前
記第七の工程前に、前記半導体基板にＰ型不純物を注入
する第十の工程を更に含むことを特徴としている。

【００１３】

【発明の実施の形態】

（第１の実施例）図１（ａ）〜図１（ｇ）は、本発明の
半導体装置の製造方法の第１の実施例を示す工程断面図
である。まず、図１（ａ）に示すように、半導体基板１
０上に素子分離領域１１を形成する。

【００１４】次に、図１（ｂ）に示すように、半導体基
板１０の全面に、例えば膜厚１１ｎｍのゲート酸化膜１
２と膜厚２００ｎｍのゲート電極１３を形成する。その
後、図１（ｃ）に示すように、ｐウェル形成のためにｎ
ウェル領域を、例えば５μｍの膜厚のレジスト１４でマ
スクする。

【００１５】次いで、図１（ｄ）に示すように、Ｐ型不
純物として例えばＢイオンを、６５０ｋｅＶで７×１０
¹²（／ｃｍ² ）、半導体基板１０に注入してｐウェル１
５を形成する。続いて、レジスト１４をマスクにしたま
ま、閾値制御、及びパンチスルー防止のために、Ｂイオ
ンを３００ｋｅＶで４×１０¹²（／ｃｍ² ）注入する。
続いて、レジストマスク１４を除去した後、図１（ｅ）
に示すように、ｎウェル形成のためｐウェル領域を、例
えば５μｍの膜厚のレジスト１６でマスクする。

【００１６】次いで、図１（ｆ）に示すように、Ｎ型不
純物として例えばＰイオンを１．２ＭｅＶで７×１０¹²
（／ｃｍ² ）、６００ｋｅＶで４×１０¹²（／ｃｍ² ）
注入し、ｎウェル１７を形成する。

【００１７】次いで、レジスト１６をマスクにしたま
ま、ｐチャネルトランジスタの閾値制御のため、Ｂイオ
ンを例えば１５０ｋｅＶで３×１０¹²（／ｃｍ² ）注入
する。なお、デュアルゲート構造の場合は、この閾値制
御のためのＢイオンは不要である。次いで、レジスト１
６を除去した後、注入した不純物の活性化とゲート酸化
膜１２の欠陥回復を行うため、例えば９００℃・６０分
の熱処理を行う。

【００１８】次いで、図１（ｇ）に示すように、エッチ
ングによりゲート電極１３を加工する。なお、前記イオ
ン注入のエネルギーと注入量を大きく変えると、ゲート
耐圧が逆に劣化してしまうため、注意を要する。

【００１９】なお、前記イオン注入の条件は、ゲート酸
化膜とゲート電極の膜厚に依存する。また、前記の実施
例では、ｐチャネルトランジスタの閾値制御のイオン注
入をｎウェル形成後に行っているが、この順番は変更す
ることが可能である。

【００２０】前述したように、本実施例においては、ゲ
ート酸化膜の耐圧向上に必要なイオンの種類と注入量
が、ゲート酸化膜に与える核のストッピングパワーに依
存していることを利用して、ゲート酸化膜とポリシリコ
ンのゲート電極を形成した後、ウェル形成のためにイオ
ンを注入するようにしている。そして、前記イオン注入
に続いて、同一のレジストパターンを用いて閾値制御の
ためのイオン注入を行うことにより、少ない工程数でゲ
ート酸化膜の耐圧を向上させることができるようにして
いる。

【００２１】（第２の実施例）図２（ａ）〜図２（ｇ）
は本発明の半導体装置の製造方法の第２の実施例を示す
工程断面図である。まず、図２（ａ）に示すように、半
導体基板１０の全面に、例えば膜厚１１ｎｍのゲート酸
化膜３１と膜厚２００ｎｍのゲート電極３２を形成す
る。

【００２２】その後、図２（ｂ）に示すように、ｎウェ
ルを形成する領域を、例えば５μｍの膜厚のレジスト３
３でマスクする。

【００２３】次いで、図２（ｃ）に示すように、例えば
Ｂイオンを６５０ｋｅＶで７×１０¹²（／ｃｍ² ）注入
してｐウェル３４を形成し、続いてＢイオンを３００ｋ
ｅＶで４×１０¹²（／ｃｍ² ）注入する。

【００２４】続いて、前記レジストマスク３３を除去し
た後、図２（ｄ）に示すように、ｎウェル形成のために
ｐウェル領域を、例えば５μｍの膜厚のレジスト３５で
マスクする。次いで、図２（ｅ）に示すように、例えば
Ｐイオンを１．２ＭｅＶで７×１０¹²（／ｃｍ² ）、６
００ｋｅＶで４×１０¹²（／ｃｍ² ）注入し、ｎウェル
３６を形成する。

【００２５】次いで、ｐチャネルトランジスタの閾値制
御のためにＢイオンを、例えば１５０ｋｅＶで３×１０
¹²（／ｃｍ² ）注入する。次に、レジスト３５を除去し
た後、図２（ｆ）に示すように、エッチングによりゲー
ト電極３２を加工する。

【００２６】次に、図２（ｇ）に示すように、素子分離
領域３７を選択酸化する。この選択酸化の温度条件は、
１０００℃・６０分程度であり、この熱処理によって注
入した不純物の活性化とゲート酸化膜の欠陥回復を行
う。

【００２７】

【発明の効果】前述したように、本発明においては、ゲ
ート酸化膜の耐圧向上に必要なイオンの種類と注入量
が、ゲート酸化膜に与える核のストッピングパワーに依
存していることを利用し、ゲート酸化膜とポリシリコン
のゲート電極を形成した後、ウェル形成のためにイオン
を注入し、続けて同一のレジストパターンを用いて閾値
制御のためのイオン注入を行うことにより、少ない工程
数でゲート酸化膜の耐圧を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す半導体装置の製造
方法の工程順断面図である。

【図２】本発明の第二の実施例を示す半導体装置の製造
方法の工程順断面図である。

【図３】従来のＭＯＳトランジスタを形成する工程順断
面図である。

【符号の説明】

１０ 半導体基板 １１ 素子分離領域 １２、２７、３１ ゲート酸化膜 １３、３０、３２ ゲート電極 １４、２５、３３ レジスト（ｎウェル領域上） １５、２２、３４ ｐウェル １６、２６、３５ レジスト（ｐウェル領域上） １７、２３、３６ ｎウェル ２４ シリコン酸化膜 ２８ 閾値制御のためのイオン注入 ２Ａ ゲート酸化膜耐圧向上のためのイオン注入

Claims (3)

【特許請求の範囲】
1. 【請求項１】 素子分離領域が形成された半導体基板上
   に、ゲート絶縁膜および多結晶シリコン膜を順次形成す
   る第一の工程と、 前記第一の工程後、前記素子分離領域により規定された
   前記半導体基板の素子形成領域のうち、第一の素子形成
   領域上に形成された前記多結晶シリコン膜上に第一のフ
   ォトレジストを形成する第二の工程と、 前記第二の工程後、前記半導体基板に、第一のエネルギ
   ーでＰ型不純物をイオン注入し、続いて前記第一のエネ
   ルギーよりも低い第二のエネルギーでＰ型不純物をイオ
   ン注入する第三の工程と、 前記第三の工程後、前記第一のフォトレジストを除去す
   る第四の工程と、 前記第四の工程後、前記第一の素子形成領域と隣り合う
   第二の素子形成領域上に形成された前記多結晶シリコン
   膜上に第二のフォトレジストを形成する第五の工程と、 前記第五の工程後、前記半導体基板に、第三のエネルギ
   ーでＮ型不純物をイオン注入し、続いて前記第三のエネ
   ルギーよりも低い第四のエネルギーでＮ型不純物をイオ
   ン注入する第六の工程と、 前記第六の工程後、前記第二のフォトレジストを除去す
   る第七の工程と、 前記第七の工程後、前記半導体基板に熱処理を施す第八
   の工程と、 前記第八の工程後、前記多結晶シリコン膜をゲート電極
   形状に加工する第九の工程とを備えることを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 前記Ｐ型不純物は、ボロンであり、前記
   Ｎ型不純物は燐であることを特徴とする請求項１に記載
   の半導体装置の製造方法。
3. 【請求項３】 前記第六の工程後、かつ前記第七の工程
   前に、前記半導体基板にＰ型不純物を注入する第十の工
   程を更に含むことを特徴とする請求項１に記載の半導体
   装置の製造方法。