JP2745228B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関する
ものであり、特に、半導体基板中に形成されたウェル
と、このウェルの主表面に形成されたトランジスタを有
する半導体装置およびその製造方法に関するものであ
る。

［従来の技術］ 半導体基板にウェルを形成し、このウェルの主表面に
トランジスタを形成した半導体装置の代表例は、相補型
MOSトランジスタ（以下、CMOSトランジスタという。）
である。CMOSトランジスタは、ｎチャネルMOSトランジ
スタとｐチャネルMOSトランジスタが混在しているのが
特徴である。CMOSトランジスタの利点は、電源端子間に
流れる直流電流が非常に小さいため、消費電力が極めて
少ないことにある。

ところで、CMOS構造を構成するプロセス技術の中で、
最も特徴的な技術がウェル形成技術である。同一半導体
基板上にNMOSとPMOSを製作するためには、各々の素子の
形成領域を分離しなければならない。つまり、ｎチャネ
ル素子を形成するウェル領域と、ｐチャネル素子を形成
するｎウェル領域とを設けなければならない。

図を参照しながら、従来のウェル形成技術について説
明する。

第5A図〜第5S図は、従来のCMOSトランジスタの製造工
程を断面図で示したものである。

第5A図を参照して、半導体基板１（たとえばシリコン
基板）上に、酸化膜２、窒化膜３を順次形成する。次
に、半導体基板１の全面にレジスト４を塗布する。

次に、第5B図を参照して、Ｎウェルを形成すべき部分
を露出させるように、レジスト４をパターニングする。
このパターニングされたレジスト４をマスクにして、窒
化膜３をパターニングする。次に、パターニングされた
レジスト４をマスクにして、Ｎウェル形成用の不純物た
とえばリンの注入を行なう。その後、レジスト４を除去
する。

次に、第5C図を参照して、窒化膜３をマスクにして、
半導体基板１の一部に選択的に厚い分離酸化膜2aを形成
する。その後、窒化膜３を除去する。

次に、第5D図を参照して、全面にｐウェル形成用の不
純物たとえばボロンの注入を行なう。次に、第5E図を参
照して、ウェル形成用不純物を深く拡散させるための熱
処理（６〜８時間）を行なう。その後、分離酸化膜2aの
除去を行なうと、Ｎウェル５とＰウェル６が形成された
半導体基板１が得られる。

次に、第5F図を参照して、半導体基板１の主表面上に
酸化膜７、窒化膜８およびレジスト９を順次形成する。
次に、第5G図を参照して、活性領域を定義するために、
活性領域の上部分にレジスト９のパターンが残るよう
に、写真製版技術によって、レジスト９をパターニング
する。その後、パターニングされたレジスト９をマスク
にして窒化膜８のパターニングを行なう。それから、レ
ジスト９のパターンを含む半導体基板１の全面にレジス
トを形成する（図示せず）。

次に、第5H図を参照して、Ｎウェル領域５上にレジス
ト10のパターンが残るように、レジスト10のパターニン
グを行なう。その後、レジスト10のパターンおよびレジ
スト９のパターンをマスクにして、非活性領域にＰウェ
ル６を形成しているイオンと同じボロンを注入し、アイ
ソレーション部11を形成する。非活性領域にボロンを注
入するのは、以下の理由による。すなわち、次の工程
で、活性領域を形成するために非活性領域に厚い分離酸
化膜を形成するのであるが、Ｐウェル６を形成している
不純物ボロンは分離酸化膜に吸収されるので、非活性領
域におけるボロンの濃度が低くなる。ボロンの濃度が低
くなると、素子間の分離が不十分になる。そこで、非活
性領域にボロン注入を行ない、アイソレーション部11を
形成するというアイソレーション工程が必要なのであ
る。アイソレーション工程の後、レジスト９のパターン
およびレジスト10のパターンを除去する。

その後、第5I図を参照して、窒化膜８のパターンをマ
スクにして、熱酸化を施すと、非活性領域に厚い分離酸
化膜7aが形成される。その後、窒化膜８を除去すると、
活性領域が定義された半導体基板１が得られる。

次に、第5J図を参照して、Ｎウェル領域５上に、写真
製版技術により、レジスト12のパターンを形成する。そ
の後、レジスト12のパターンをマスクにして、Ｐウェル
６上に形成されるべきMOS型トランジスタの、チャネル
領域13にボロンのイオン注入を行なう。チャネル領域13
へのイオン注入の目的は、MOS型トランジスタのしきい
値電圧を適正にしたり、パンチスルーを防止することに
ある。パンチスルーとは、ドレイン電圧を上げていく
と、チャネル部分にドレインの空乏層が延び、遂にソー
ス領域とつながってしまい、その結果ゲート電圧によっ
て電流を制御できなくなる現象を言う。その後、レジス
ト12のパターンを除去する。

次に、第5K図を参照して、Ｐウェル領域６上に、写真
製版技術により、レジスト14のパターンを形成する。そ
の後、レジスト14のパターンをマスクにして、Ｎウェル
６内に形成されるべきMOS型トランジスタの、チャネル
領域15にボロンおよび砒素のイオン注入を行なう。この
ときボロンを併用するのは、Ｐウェル６およびＮウェル
５に形成されるそれぞれのトランジスタの、しきい値電
圧のバランスをとるためである。

次に、第5L図を参照して、レジスト14のパターンを除
去する。次に、第5M図を参照して、活性領域上に形成さ
れている薄い酸化膜51を除去する。

次に、第5N図を参照して、各ウェル5,6の主表面上に
ゲート酸化膜50を形成する。その後、ゲート酸化膜50を
含む半導体基板１の全面にゲート電極となるべきポリシ
リコン層16を形成する。

次に、第5O図を参照して、ポリシリコン層16をパター
ニングし、Ｎウェル５上にゲート電極17を生成し、Ｐウ
ェル６上にゲート電極18を形成する。

次に、第5P図を参照して、Ｐウェル６上をレジスト19
のパターンで覆い、このレジスト19のパターンをマスク
にして、Ｎウェル５にボロンのイオン注入を行なう。こ
れにより、Ｎウェル５内に、ソース−ドレイン領域20が
形成され、結果として、ｐチャネルMOSFETが形成され
る。その後、レジスト19のパターンが除去される。

次に、第5Q図を参照して、Ｎウェル５上をレジスト21
のパターンで覆い、このレジスト21のパターンをマスク
にして、Ｐウェル６の砒素のイオン注入を行なう。これ
により、Ｐウェル６内に、ソースドレイン領域22が形成
され、結果として、ＮチャネルMOSFETが形成される。そ
の後、レジスト21のパターンを除去する。

次に、第5R図を参照して、ゲート電極17,18を含む半
導体基板１の全面にSiO₂からなる絶縁膜23を形成する。

その後、第5S図を参照して、絶縁膜23にコンタクトホ
ール39を設け、アルミニウム金属24で配線を行なうと、
CMOSFETが完成する。

第６図は、特開昭63−192268号公報に開示された、CM
OSFETの製造方法の他の従来例を示したものである。こ
の従来例では、第６図を参照して、高エネルギでウェル
形成用不純物イオン（B⁺イオン）を半導体基板１中にイ
オン注入することによって、半導体基板１にウェル領域
26を形成する技術が開示されている。また、この従来例
によれば、特殊な形状のマスク27を用いることにより、
ウェル領域26とチャネルストッパ領域25とが同時に形成
される。

［発明が解決しようとする課題］ 従来のCMOSFETの製造方法は以上のように構成されて
いる。しかしながら、以下に述べるような問題点があっ
た。

すなわち、第5A図〜第5S図に示す従来例においては、
第5E図を参照して、ウェル形成用不純物イオンを半導体
基板１中に熱拡散させるために、６〜８時間という長時
間の加熱処理が必要であった。また、この従来例におい
ては、第5M図に示す状態を実現するまでに、第5B図、第
5G図、第5H図、第5J図および第5K図を参照して、写真製
版工程が５回も必要であった。

また、第６図に示す従来例においては、チャネル領域
に不純物が注入されないので、MOSFETを形成した場合、
トランジスタのパンチスルーが発生するという問題点が
あった。

それゆえに、この発明のパンチスルーを抑制して半導
体特性を向上させた半導体装置およびその製造方法を提
供すると同時に、製造のために必要な製造工程の数およ
び製造時間を減じることにある。

［課題を解決するための手段］ この発明に係る半導体装置は、主表面を有する半導体
基板と、この半導体基板の主表面中に設けられ、活性領
域を分離するためのフィールド酸化膜と、半導体基板の
主表面中に設けられ、基板主表面から基板内に向かって
拡がり、かつフィールド酸化膜の両側に設けられたＮウ
ェルとＰウェルとを備え、Ｎウェルの底部分には、Ｎウ
ェルを構成するＮ型不純物の濃度よりも濃い濃度を有す
るＮ型不純物高濃度層が設けられており、Ｐウェルの底
部分には、Ｐウェルを構成するＰ型不純物の濃度よりも
濃い濃度を有するＰ型不純物高濃度層が設けられてい
る。半導体基板の表面からの深さを横軸にとり、Ｎウェ
ルを構成するＮ型不純物の濃度を縦軸にとったときのＮ
ウェル内のＮ型不純物の濃度分布は、しきい値を与えな
い不純物のピークを少なくとも２つ有しており、半導体
基板の表面からの深さを横軸にとり、Ｐウェルを構成す
るＰ型不純物の濃度を縦軸にとったときのＰウェル内の
Ｐ型不純物の濃度分布は、しきい値を与えない不純物の
ピークを少なくとも２つ有している。

また、この発明に係る半導体装置の製造方法は、半導
体基板にウェルを形成し、このウェルの主表面にトラン
ジスタを形成する半導体装置の製造方法であって、半導
体基板の主表面中に素子分離領域を形成する第１工程
と、素子分離領域を形成した後、半導体基板の主表面上
に、ウェルの形成領域を露出させ、かつその他の部分を
覆うフォトレジストマスクを形成する第２工程と、フォ
トレジストマスクを用いて、半導体基板のウェル形成領
域の主表面に、トランジスタ形成領域よりも深いところ
で不純物層を形成する高エネルギで、ウェル形成用不純
物イオンを複数回イオン注入し、それによって、熱拡散
を行なうことなくウェルを形成する第３工程と、フォト
レジストマスクを用いて、半導体基板のウェル形成領域
の主表面に、トランジスタのチャネル形成領域に不純物
が留まる低エネルギで、不純物イオンをイオン注入する
第４工程とを備え、第３および第４工程のいずれか一方
を、他方より先に行なうものである。

そして、この発明に係る半導体装置の製造方法は、そ
れぞれが素子分離領域に囲まれた第１導電型の第１のウ
ェルと第２導電型の第２のウェルを半導体基板中に形成
し、第１のウェルおよび第２のウェルのそれぞれの主表
面にトランジスタを形成する半導体装置の製造方法であ
って、半導体基板の主表面中に素子分離領域を形成する
第１工程と、素子分離領域を形成した後、半導体基板の
主表面上に、第１のウェルの形成領域を露出させ、かつ
その他の部分を覆う第１のフォトレジストマスクを形成
する第２工程と、第１のフォトレジストマスクを用い
て、半導体基板の第１のウェル形成領域の主表面に、ト
ランジスタ形成領域よりも深いところで不純物層を形成
する高エネルギで、第１のウェル形成用不純物イオンを
イオン注入し、それによって、熱拡散を行なうことなく
第１のウェルを形成する第３工程と、第１のフォトレジ
ストマスクを用いて、半導体基板の第１のウェル形成領
域の主表面に、トランジスタのチャネル形成領域に不純
物が留まる低エネルギで、不純物イオンをイオン注入す
る第４工程と、半導体基板の主表面上に、第１のウェル
に隣接するように第２のウェルの形成領域を露出させ、
かつその他の部分を覆う第２のフォトレジストマスクを
形成する第５工程と、第２のフォトレジストマスクを用
いて、半導体基板の第２のウェル形成領域の主表面に、
トランジスタ形成領域よりも深いところで不純物層を形
成する高エネルギで、第２のウェル形成用不純物イオン
をイオン注入し、それによって、熱拡散を行なうことな
く第２のウェルを形成する第６工程と、第２のフォトレ
ジストマスクを用いて、半導体基板の第２のウェル形成
領域の主表面に、トランジスタのチャネル形成領域に不
純物が留まる低エネルギで、不純物イオンをイオン注入
する第７工程とを備え、第３および第４工程のいずれか
一方を、他方より先に行ない、第６および第７工程のい
ずれか一方を他方より先に行なうものである。

［作用］ この発明に係る半導体装置によれば、Ｎウェルの底部
分に、Ｎウェルを構成するＮ型不純物濃度よりも濃い濃
度を有するＮ型不純物高濃度層が設けられ、Ｐウェルの
底部分には、Ｐウェルを構成するＰ型不純物の濃度より
も濃い濃度を有するＰ型不純物高濃度層が設けられてい
るとともに、それぞれのウェル内の基板表面から深さ方
向の不純物分布は、しきい値を与えない不純物ピークを
少なくとも２つ有している。それゆえに、これらの不純
物高濃度層が、バリアとなってキャリアの拡散が防止さ
れる。

また、この発明に係る半導体装置の製造方法によれ
ば、素子分離領域に囲まれたウェルを高エネルギのイオ
ン注入によって、半導体基板中に形成するので、不純物
を熱拡散させる必要がなくなるとともに、ウェルの形成
とチャネルイオン注入を同じマスクを用いて行なうこと
ができる。

さらに、それぞれが素子分離領域に囲まれた第１導電
型の第１のウェルと第２導電型の第２のウェルを高エネ
ルギのイオン注入によって、互いに隣接するように半導
体基板中に形成するので、ウェルの境界部分で、それぞ
れのウェルの不純物濃度を高くすることができる。

［実施例］ 以下、この発明の実施例を図について説明する。

第1A図〜第1G図は、本発明に係るウェル形成工程を断
面図で示したものである。

第1A図を参照して、半導体基板１（たとえばp^-シリコ
ン基板）上に酸化膜２、窒化膜３およびレジスト４を順
次形成する。

次に、第1B図を参照して、活性領域を定義するため
に、活性領域上にレジスト４のパターンが残るように、
レジスト４を写真製版技術によりパターニングする。続
いて、レジスト４のパターンを用いて、窒化膜３のパタ
ーニングを行なう。その後、レジスト４のパターンを除
去する。

次に、第1C図を参照して、パターニングされた窒化膜
３をマスクにして、半導体基板１の一部に選択的に厚い
分離酸化膜7aを形成する。分離酸化膜7aの膜厚は、約50
00Åにされる。その後、窒化膜３を除去する。

次に、第1D図を参照して、形成すべきＮウェル領域を
覆う位置にレジスト28のパターンを形成する。次に、レ
ジスト28のパターンをマスクにして、露出している半導
体基板１のＰウェルを形成すべき部分の主表面にボロン
を、エネルギ400keV,ドーズ量１×10¹³cm^-2の条件下
で、１回目のイオン注入を行なう。注入エネルギを350
〜450keVの範囲に選ぶと、厚い分離酸化膜7a中をイオン
が通り抜けて、分離酸化膜7aの下方領域29にも不純物が
注入される。その後、引き続き、エネルギ100keV,ドー
ズ量１×10¹²cm^-2の条件下で、同じマスク（レジスト2
8）を用いて、同じ位置に２回目のイオン注入を行な
う。２回目のイオン注入を行なうためのエネルギは、分
離酸化膜7a中を通るイオンが分離酸化膜7a中に捕捉され
てしまう程度の低いエネルギでもよいが、これに限定さ
れない。この２回のイオン注入によって、半導体基板１
にＰウェル領域６が形成される。第2A図は、形成された
Ｐウェル領域６の濃度分布を示したものである。第2A図
を参照して、Ｐウェル６の深さは約1.2μｍである。Ｐ
ウェル６の底部分は不純物濃度が濃くなっていることが
わかる。Ｐウェル６の低部分において不純物濃度が濃く
なることは、第1D図を参照して、分離酸化膜7aの下方領
域29の不純物濃度も濃くなることを意味する。すなわ
ち、この分離酸化膜7aの下方領域29は、ラッチアップを
防止するためのアイソレーション部（すなわちチャネル
ストッパ領域）になっていることにほかならない。

引き続き、同じマスク（レジスト28）を用いて、同じ
位置に、エネルギ50keV、ドーズ量2.5×10¹²cm^-2の条件
下で、ボロンをイオン注入する。このイオン注入によっ
て、トランジスタのチャネル領域13にボロンが注入され
る。チャネル領域13に注入されたボロンは、トランジス
タのパンチスルーを防止する働きをし、また、しきい値
電圧を調整する働きもする。第2B図は、こうして形成さ
れたＰウェル領域の濃度分布を示したものであり、チャ
ネル領域にもイオンが注入されていることがわかる。

なお、エネルギを400keVから50keVまで連続的に上昇
させるか、または減少させることによって、第2C図に示
すような均一な濃度分布を与えるＰウェルが形成され
る。Ｐウェル領域の濃度分布がこのように均一になる
と、パンチスルーは一層効率良く防止される。

その後、レジスト28のパターンを除去した後、第1E図
を参照して、Ｐウェル領域６を覆う位置にレジスト30の
パターンを形成する。次に、レジスト30のパターンをマ
スクにして、露出してる半導体基板１のＮウェルを形成
すべき部分の主表面に、エネルギ700keV,ドーズ量１×1
0¹³cm^-2の条件下で、１回目のリンのイオン注入を行な
う。注入エネルギを400〜1200keVの範囲に選ぶと、分離
酸化膜7a中をイオンが通り抜けて、分離酸化膜7aの下方
領域31にもリンが注入される。その後、引き続き、エネ
ルギ200keV,ドーズ量１×10¹²cm^-2の条件下で、同じマ
スク（レジスト30）を用いて、同じ位置に２回目のリン
のイオン注入を行なう。この２回のイオン注入によっ
て、半導体基板１にＮウェル領域５が形成される。第3A
図は、形成されたＮウェル領域５の濃度分布を示したも
のである。第3A図を参照して、Ｎウェル５の深さは約1.
2μｍである。Ｎウェル５の底部分は不純物濃度が濃く
なっていることがわかる。引き続き、同じマスク（レジ
スト30）を用いて、同じ位置に、エネルギ20keV、ドー
ズ量2.5×10¹²cm^-2の条件下で、ボロンをイオン注入
し、同時に、エネルギ180keV、ドーズ量1.5×10¹²cm^-2
の条件下で、砒素をイオン注入する。このイオン注入に
よって、トランジスタのチャネル領域15にイオンが注入
される。チャネル領域15に注入されたボロンおよび砒素
は、トランジスタのパンチスルーを防止する働きをし、
また、しきい値電圧を調整する働きもする。なお、ボロ
ンを併用するのは、Ｐウェル６およびＮウェル５に形成
されるそれぞれのトランジスタの、しきい値電圧のバラ
ンスをとるためである。第3B図は、こうして形成された
Ｎウェル領域の濃度分布を示したものであり、チャネル
領域にもイオンが注入されていることがわかる。

なお、エネルギを700keVから20keVまで連続的に上昇
させるか、または減少させることによって、第3C図に示
す濃度分布を与えるＮウェルが形成される。Ｎウェル領
域の濃度分布が第3C図のように均一になると、パンチス
ルーは一層効率良く防止される。

その後、第1F図を参照して、レジスト30のパターンを
除去する。次に、第1G図を参照して、活性領域上の薄い
酸化膜51を除去する。その後、第5N図〜第5S図に示した
従来工程を経由させることによって、CMOSFETが形成さ
れる。

以上、具体的数値を用いて実施例を説明したが、この
発明はこれに限定されるものではない。好ましい条件
は、表１にまとめられている。表１において、実施例１
は分離酸化膜の膜厚を5000Åにしたときの好ましい条件
であり、実施例２は分離酸化膜の膜厚を6000Åにしたと
きの好ましい条件である。

本実施例においては、第1G図（第5M図に相当する。）
に示す状態を実現するまでに、写真製版工程は、第1B
図、第1D図および第1E図を参照して、３回行なえばよ
い。それゆえに、写真製版工程の数が、従来より２回減
ったことになる。

また、ウェル形成にあたって、従来は不純物イオンを
拡散させるために６〜８時間の加熱処理が必要であった
が、本発明はこのような目的の加熱処理は不要である。
したがって、製造時間が短縮される。

次に、第1G図と第2B図と第3B図を参照して、生成した
半導体装置の構造について説明する。当該半導体装置
は、主表面を有する半導体基板１を備える。半導体基板
１の主表面中に、活性領域を分離するためのフィールド
酸化膜7aが設けられている。半導体基板１の主表面中
に、基板主表面から基板内に向かって広がり、かつフィ
ールド酸化膜7aの両側に設けられたＮウェル５とＰウェ
ル６とが設けられている。Ｎウェル５の底部分には、該
ウェル５を構成するＮ型不純物の濃度よりも濃い濃度を
有するＮ型不純物高濃度層が設けられている。Ｐウェル
の底部分には、該Ｐウェルを構成するＰ型不純物の濃度
よりも濃い濃度を有するＰ型不純物高濃度層が設けられ
ている。

Ｎウェル５の底部分に設けられたＮ型不純物高濃度層
は、少数キャリアの拡散を防止するためのバリア層とし
て働き、半導体装置の信頼性が向上する。同様に、Ｐウ
ェルの底部分に設けられたＰ型不純物高濃度層もまた少
数キャリアの拡散を防止するバリア層として働く。

第４図は、この発明が適用され得る他の半導体装置の
断面図である。第４図に示す半導体装置は、単一導電型
ウェルを有するものである。第４図を参照して、半導体
基板１（たとえばp^-シリコン基板）の主表面に、p⁺層32
が形成されている。p⁺層32の主表面には分離酸化膜33が
形成され、トランジスタが他の素子から分離されてい
る。トランジスタは、ソース／ドレイン領域34と、チャ
ネル領域35と、ゲート酸化膜を介して形成されたゲート
電極36を含む。ゲート電極36を含む半導体基板１の表面
全面に絶縁膜37が形成されている。絶縁膜37にはコンタ
クトホール39が設けられ、配線用のアルミニウム金属38
がソースドレイン34と接続されている。

この実施例では、p⁺層32の形成のためのイオン注入
と、チャネル領域35へのイオン注入が、第1D図に示した
と同じ方法により、同じマスクを用いて行なわれる。

以上、本発明を要約すると次のとおりである。

（１） 特許請求の範囲第１項に記載の方法であって、
低エネルギのイオン注入は高エネルギのイオン注入に引
き続いて行なわれる。

（２） 上記第１項に記載の方法であって、高エネルギ
のイオン注入と低エネルギのイオン注入とは、注入エネ
ルギを連続的に減少させることによって連続的に行なわ
れる。

（３） 特許請求の範囲第１項に記載の方法であって、
高エネルギのイオン注入は、低エネルギのイオン注入に
引き続いて行なわれる。

（４） 上記（３）に記載の方法において、高エネルギ
のイオン注入と低エネルギのイオン注入とは、注入エネ
ルギを連続的に減少させることによって連続的に行なわ
れる。

（５） 上記（１）に記載の方法であって、高エネルギ
のイオン注入は、第１エネルギで不純物イオンを注入す
る工程と、該第１エネルギよりも低い第２エネルギで不
純物イオンを注入する工程と、を含む。

（６） 特許請求の範囲第１項に記載の方法であって、
マスク形成工程に先立ち、半導体基板の主表面上に、ト
ランジスタの形成領域を他の素子形成領域から電気的に
絶縁分離するための分離酸化膜を形成する工程とを、さ
らに備える。

（７） 上記（６）に記載の方法であって、高エネルギ
は注入不純物が分離酸化膜を通過するに十分な大きさを
持つエネルギであり、低エネルギは注入不純物が分離酸
化膜中に捕捉されるような大きさのエネルギである。

（８） 上記（７）に記載の方法であって、ウェル形成
用不純物はｐ型の導電特性を有しており、上記高エネル
ギは250〜550keVの範囲内にあり、上記低エネルギは10
〜80keVの範囲内にある。

（９） 上記（７）に記載の方法において、ウェル形成
用不純物はＮ型の導電特性を有しており、上記高エネル
ギは300〜1500keVの範囲内にあり、前記低エネルギは10
0〜220keVの範囲内にある。

（10） 第１導電型半導体基板に第２導電型ウェルを形
成し、第１導電型半導体基板の主表面上に第２導電型チ
ャネルトランジスタを形成し、さらに第２導電型ウェル
の主表面上に第１導電型チャネルトランジスタを形成す
る相補型電界効果トランジスタの製造方法であって、 上記半導体基板の主表面上であって、上記第１導電型
チャネルトランジスタ形成領域と上記第２導電型チャネ
ルトランジスタ形成領域との境界上に両領域を電気的に
絶縁分離するための分離酸化膜を形成する工程と、 上記半導体基板の主表面上であって、一方のチャネル
トランジスタ形成領域を覆う位置にマスクを形成する工
程と、 上記マスクを用いて、露出している上記半導体基板の
他方のチャネルトランジスタ形成領域の主表面上に、該
トランジスタの形成領域よりも深いところで最大濃度と
なる不純物濃度分布を与える高エネルギでウェル形成用
不純物をイオン注入する工程と、 上記マスクを用いて、露出している上記半導体基板の
他方のチャネルトランジスタの形成領域の主表面上に、
該トランジスタのチャネル形成領域の主表面上に不純物
が留まる不純物濃度分布を与える低エネルギで、ウェル
形成用不純物と同じ導電型式の不純物をイオン注入する
工程と、を備えた相補型電界効果トランジスタの製造方
法。

（11） 上記第10に記載の方法であって、さらに上記一
方のチャネルトランジスタ形成領域を覆っているマスク
を除去する工程と、 上記半導体基板の主表面上であって、他方のチャネル
トランジスタ形成領域を覆う位置にマスクを形成する工
程と、 上記マスクを用いて、露出している上記半導体基板の
一方のチャネルトランジスタ形成領域の主表面上に、該
トランジスタの形成領域よりも深いところで最大濃度と
なる不純物濃度分布を与える高エネルギでウェル形成用
不純物をイオン注入する工程と、 上記マスクを用いて、露出している上記半導体基板の
一方のチャネルトランジスタ形成領域の主表面上に、該
トランジスタのチャネル形成領域の主表面上に不純物が
留まる不純物濃度分布を与える低エネルギで、ウェル形
成用不純物と同じ導電型式の不純物をイオン注入する工
程と、を備える方法。

［発明の効果］ 以上説明したとおり、この発明に係る半導体装置によ
れば、Ｎウェルの底部分に、Ｎウェルを構成するＮ型不
純物濃度よりも濃い濃度を有するＮ型不純物高濃度層が
設けられ、Ｐウェルの底部分には、Ｐウェルを構成する
Ｐ型不純物の濃度よりも濃い濃度を有するＰ型不純物高
濃度層が設けられているとともに、それぞれのウェル内
の基板表面から深さ方向の不純物分布は、しきい値を与
えない不純物ピークを少なくとも２つ有しているため、
これらの不純物高濃度層が、バリアとなって、キャリア
の拡散が防止される。それゆえに、ラッチアップやパン
チスルーが抑制され、半導体特性が向上するという効果
を有する。

また、この発明に係る半導体装置の製造方法によれ
ば、素子分離領域に囲まれたウェルを高エネルギのイオ
ン注入によって、半導体基板中に形成するので、不純物
を熱拡散させる必要がなく、ウェルを形成するための時
間の短縮が図れるとともに、ウェルの形成とチャネルイ
オン注入を同じマスクを用いて行なうので、簡略な工程
でパンチスルーの抑制された半導体装置の製造方法を得
ることができる。

さらに、それぞれが素子分離領域に囲まれた第１導電
型の第１のウェルと第２導電型の第２のウェルを高エネ
ルギのイオン注入によって、互いに隣接するように半導
体基板中に形成するので、ウェルの境界部分で、それぞ
れのウェルの不純物濃度が高くなり、ラッチアップが抑
制された半導体装置の製造方法を得ることができる。

【図面の簡単な説明】

第1A図〜第1G図は、この発明の一実施例の工程を断面図
で示したものである。 第2A図〜第2C図は、この発明によって形成されたＰウェ
ル領域の不純物濃度の分布を示した図である。 第3A図〜第3C図は、この発明によって形成されたＮウェ
ル領域の不純物濃度の分布を示した図である。 第４図は、この発明が適用される他の半導体装置の断面
図である。 第5A図〜第5S図は、従来のCMOSFETの製造工程を断面図
で示したものである。 第６図は、ウェル形成方法のさらに他の従来例を示した
断面図である。 図において、１は半導体基板、５はＮウェル、６はＰウ
ェル、7aは分離酸化膜、13はチャネル領域、15はチャネ
ル領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】主表面を有する半導体基板と、 前記半導体基板の主表面中に設けられ、活性領域を分離
   するためのフィールド酸化膜と、 前記半導体基板の主表面中に設けられ、基板主表面から
   基板内に向かって拡がり、かつ前記フィールド酸化膜の
   両側に設けられたＮウェルとＰウェルとを備え、 前記Ｎウェルの底部分には、該Ｎウェルを構成するＮ型
   不純物の濃度よりも濃い濃度を有するＮ型不純物高濃度
   層が設けられており、 前記Ｐウェルの底部分には、該Ｐウェルを構成するＰ型
   不純物の濃度よりも濃い濃度を有するＰ型不純物高濃度
   層が設けられており、 前記半導体基板の表面からの深さを横軸にとり、前記Ｎ
   ウェルを構成するＮ型不純物の濃度を縦軸にとったとき
   の前記Ｎウェル内のＮ型不純物の濃度分布は、しきい値
   を与えない不純物のピークを少なくとも２つ有してお
   り、 前記半導体基板の表面からの深さを横軸にとり、前記Ｐ
   ウェルを構成するＰ型不純物の濃度を縦軸にとったとき
   の前記Ｐウェル内のＰ型不純物の濃度分布は、しきい値
   を与えない不純物のピークを少なくとも２つ有してい
   る、半導体装置。
2. 【請求項２】半導体基板にウェルを形成し、このウェル
   の主表面にトランジスタを形成する半導体装置の製造方
   法であって、 半導体基板の主表面中に素子分離領域を形成する第１工
   程と、 前記素子分離領域を形成した後、前記半導体基板の主表
   面上に、前記ウェルの形成領域を露出させ、かつその他
   の部分を覆うフォトレジストマスクを形成する第２工程
   と、 前記フォトレジストマスクを用いて、前記半導体基板の
   ウェル形成領域の主表面に、前記トラジスタ形成領域よ
   りも深いところで不純物層を形成する高エネルギで、ウ
   ェル形成用不純物イオンを複数回イオン注入し、それに
   よって、熱拡散を行なうことなく前記ウェルを形成する
   第３工程と、 前記フォトレジストマスクを用いて、前記半導体基板の
   ウェル形成領域の主表面に、前記トランジスタのチャネ
   ル形成領域に不純物が留まる低エネルギで、不純物イオ
   ンをイオン注入する第４工程とを備え、 前記第３および第４工程のいずれか一方を、他方より先
   に行なう、半導体装置の製造方法。
3. 【請求項３】それぞれが素子分離領域に囲まれた第１導
   電型の第１のウェルと第２導電型の第２のウェルを半導
   体基板中に形成し、前記第１のウェルおよび前記第２の
   ウェルのそれぞれの主表面にトランジスタを形成する半
   導体装置の製造方法であって、 半導体基板の主表面中に素子分離領域を形成する第１工
   程と、 前記素子分離領域を形成した後、前記半導体基板の主表
   面上に、前記第１のウェルの形成領域を露出させ、かつ
   その他の部分を覆う第１のフォトレジストマスクを形成
   する第２工程と、 前記第１のフォトレジストマスクを用いて、前記半導体
   基板の第１のウェル形成領域の主表面に、前記トランジ
   スタ形成領域よりも深いところで不純物層を形成する高
   エネルギで、第１のウェル形成用不純物イオンをイオン
   注入し、それによって、熱拡散を行なうことなく前記第
   １のウェルを形成する第３工程と、 前記第１のフォトレジストマスクを用いて、前記半導体
   基板の第１のウェル形成領域の主表面に、前記トランジ
   スタのチャネル形成領域に不純物が留まる低エネルギ
   で、不純物イオンをイオン注入する第４工程と、 前記半導体基板の主表面上に、前記第１のウェルに隣接
   するように前記第２のウェルの形成領域を露出させ、か
   つその他の部分を覆う第２のフォトレジストマスクを形
   成する第５工程と、 前記第２のフォトレジストマスクを用いて、前記半導体
   基板の第２のウェル形成領域の主表面に、前記トランジ
   スタ形成領域よりも深いところで不純物層を形成する高
   エネルギで、第２のウェル形成用不純物イオンをイオン
   注入し、それによって、熱拡散を行なうことなく前記第
   ２のウェルを形成する第６工程と、 前記第２のフォトレジストマスクを用いて、前記半導体
   基板の第２のウェル形成領域の主表面に、前記トランジ
   スタのチャネル形成領域に不純物が留まる低エネルギ
   で、不純物イオンをイオン注入する第７工程とを備え、 前記第３および第４工程のいずれか一方を、他方より先
   に行ない、前記第６および第７工程のいずれか一方を他
   方より先に行なう、半導体装置の製造方法。