KR100207547B1 - 씨모스 제조방법 - Google Patents

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Abstract

본 발명은 씨모스(CMOS) 제조 방법을 개시한다. 이는 반도체 기판에 제 1 도전형 고압 소자가 형성될 제 1 활성 영역과 제 1 도전형 저압 소자가 형성될 제 2 활성 영역과 제 2 도전형 저압 소자가 형성될 제 3 활성 영역을 한정하는 단계; 상기 제 1/2/3 활성 영역에 게이트 산화막과 게이트 전극을 형성하는 단계; 상기 반도체 기판 전면에 제 1 도전형 불순물을 이온 주입하여 제 1 불순물층을 형성하는 단계; 상기 반도체 기판 상에 감광막을 증착하는 단계; 상기 제 2 활성 영역이 노출되도록 상기 감광막을 식각하여 제 1 감광막 패턴(67)을 형성하는 단계; 상기 반도체 기판 상에 제 1 도전형 불순물을 사용하여 이온 주입하여 제 2 불순물층을 형성하는 단계; 상기 제 1 감광막 패턴을 제거하는 단계; 절연 물질을 사용하여 상기 게이트 전극/게이트 산화막 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판 상에 감광막을 증착하는 단계; 상기 제 1 활성 영역의 제 1 불순물층과 상기 제 2 활성 영역이 노출되도록 상기 감광막을 식각하여 제 2 감광막 패턴을 형성하는 단계; 상기 반도체 기판 상에 상기 제 2 불순물 형성시 사용한 불순물 농도보다 큰 불순물 농도로 제 1 도전형 불순물을 이온 주입하여 제 3 불순물층을 형성하는 단계; 상기 제 2 감광막 패턴을 제거하는 단계; 상기 반도체 기판 상에 감광막을 증착하는 단계; 상기 제 3 활성 영역이 노출되도록 상기 감광막을 식각하여 제 3 감광막 패턴을 형성하는 단계; 상기 반도체 기판 상에 제 2 도전형 불순물을 이온 주입하여 제 4 불순물층을 형성하는 단계; 및 상기 제 3 감광막 패턴을 제거하는 단계로 이루어진다. 즉, 고압 소자가 형성될 활성 영역에만 이온 주입하지 않고 반도체 기판 전면에 이온 주입함으로써 포토공정이 줄어들고, 그 결과 공정 시간이 단축되는 잇점이 있다.

Description

씨모스(CMOS) 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 포토공정을 한단계 줄임으로써 공정 시간을 단축할 수 있는 씨모스(CMOS) 제조 방법에 관한 것이다.
씨모스(CMOS), 즉 상보형(complementary) 모스는 P채널형 모스 트랜지스터와 N채널형 모스 트랜지스터로 이루어지고, 고속 및 저 전력 등의 특성이 있는데 비해 고압 소자는 높은 동작 전압(high operating voltage), 높은 구동 전류(high driver current) 및 낮은 동작 저항(low on state resistance) 등의 특성이 있다.
고압 소자로는 일반적으로 디 모스(Double Diffused MOS)를 사용하거나, 엘디디(Lightly Doped Drain) 또는 디디디(Double Diffused Drain) 구조의 모스 트랜지스터를 사용하게 되는데, 디모스는 동작전압을 높이는 데는 절대적으로 유리한 구조이나 소자 하나가 차지하는 면적이 상대적으로 크다는 단점이 있고, 디디디 또는 엘디디 구조의 트랜지스터는 동작전압값을 충분히 높게 얻기가 어려운 단점이 있다.
도 1a 내지 도 1f는 종래 기술에 의한 고압 소자가 내장된 씨모스(CMOS) 제조 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 1은 반도체 기판을, 3은 제 1 웰을, 5는 제 2 웰을, 7은 필드 산화막을, 9는 게이트 산화막을, 11은 다결정 실리콘층을, 13은 실리사이드층을, 15는 제 1 감광막 패턴을, 17·21은 N형 불순물층, 19는 제 2 감광막 패턴을, 23은 스페이서를, 25는 제 3 감광막 패턴을, 27은 N+ 불순물층을, 29는 제 4 감광막 패턴을, 31은 P+형 불순물층을 각각 나타낸다.
도 1a를 참조하면, P형 반도체 기판(1)의 소정 영역에 제 1 도전형 및 제 2 도전형의 불순물을 사용하여 제 1웰(Well, 3)과 제 2 웰(Well, 5)을 각각 형성한 후, 상기 반도체 기판(1)을 활성 영역과 비활성 영역으로 한정하는 필드 산화막(7)을 형성한다.
상기 제 1 웰(3)은 N채널의 저압 모스 트랜지스터를 형성하기 위해 제 1 도전형 불순물, 예컨대 As와 같은 N형 불순물을 사용하여 형성하고 상기 제 2 웰(5)은 제 2 도전형 불순물, 예컨대 B, BF2와 같은 P형 불순물을 사용하여 형성한다.
그 결과 상기 반도체 기판(1)의 활성 영역은 고압 소자 영역(A)과 저압 소자 영역(B,C)로 나누어지는데, 후속 공정에서 상기 고압 소자 영역(A)에는 고압 N모스 트랜지스터가 형성되고 상기 저압 소자 영역(B,C)에는 저압 N모스 트랜지스터와 저압 P모스 트랜지스터가 각각 형성된다.
이어서 상기 활성 영역에 게이트 산화막(9)과 실리사이드층(13)/다결정 실리콘층(11) 구조의 게이트 전극을 형성한다.
상기 실리사이드층(13)은 내화성 금속을 사용하여 형성하는데, 예컨대 텅스텐 실리사이드(WSiX)로 형성한다.
도 1b를 참조하면, 상기 반도체 기판(1) 상에 감광막(후속 공정에서 제 1 감광막 패턴(15)으로 패터닝됨)을 증착하는 공정, 상기 고압 소자 영역(A)이 노출되도록 상기 감광막을 식각하여 제 1 감광막 패턴(15)을 형성하는 공정, 상기 반도체 기판(1) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 4.0E12∼4.0E13도우즈(dose)의 제 1 도전형, 즉 인(P)과 같은 N형 불순물을 사용하여 50∼150KeV의 에너지로 주입하는데, 그 결과 상기 고압 소자 영역(A)에 N형 불순물층(17)이 형성된다.
이어서 상기 고압 소자 영역(A)에서의 펀치 쓰루 내압을 증가시키기 위해 850∼950℃ 온도에 열처리한다.
도 1c를 참조하면, 상기 제 1 감광막 패턴(15)을 제거하는 공정, 상기 반도체 기판(1) 상에 감광막(후속 공정에서 제 2 감광막 패턴(19)으로 패터닝됨)을 증착하는 공정, 상기 저압 소자 영역(B)이 노출되도록 상기 감광막을 식각하여 제 2 감광막 패턴(19)을 형성하는 공정, 상기 반도체 기판(1) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 4.0E12∼4.0E13도우즈(dose)의 N형 불순물을 사용하여 50∼150KeV의 에너지로 주입하는데, 그 결과 상기 저압 소자 영역(B)에 N형 불순물층(21)이 형성된다.
도 1d를 참조하면, 상기 제 2 감광막 패턴(19)을 제거하는 공정, 절연 물질을 사용하여 상기 게이트 전극/게이트 산화막 측벽에 스페이서(23)를 형성하는 공정, 상기 반도체 기판(1) 상에 감광막(후속 공정에서 제 3 감광막 패턴(25)으로 패터닝됨)을 증착하는 공정, 상기 고압 소자 영역(A)의 N형 불순물층(17)과 상기 저압 소자 영역(B)이 노출되도록 상기 감광막을 식각하여 제 3 감광막 패턴(25)을 형성하는 공정, 상기 반도체 기판(1) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 N형 불순물을 사용하는데, 이때 상기 도 1b와 도 1c의 이온 주입 공정에서의 불순물 농도보다 크게 형성함으로써, 상기 저압 소자 영역(B)과 고압 소자 영역(A)의 N형 불순물층(17,21) 내에 N+ 불순물층(27)을 형성한다.
도 1e를 참조하면, 상기 제 3 감광막 패턴(25)을 제거하는 공정, 상기 반도체 기판(1) 상에 감광막(후속 공정에서 제 4 감광막 패턴(29)으로 패터닝됨)을 증착하는 공정, 상기 저압 소자 영역(C)이 노출되도록 상기 감광막을 식각하여 제 4 감광막 패턴(29)을 형성하는 공정, 상기 반도체 기판(1) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 제 2 도전형, 즉 B, BF2와 같은 P형 불순물을 사용하여 상기 도 1b와 도 1c의 이온 주입 공정에서의 불순물 농도보다 크게 형성함으로써 상기 저압 소자 영역(C)에 P+형 불순물층(31)을 형성한다.
도 1f를 참조하면, 상기 제 4 감광막 패턴(29)을 제거한다.
그 결과 상기 고압 소자 영역(A)과 상기 저압 소자 영역(B)에는 N형 불순물층(17, 21)내에 N+ 불순물층(27)을 형성한 구조의 소오스/드레인이, 상기 저압 소자 영역(C)에는 P+형 불순물층(31)으로 이루어진 소오스/드레인이 형성된다.
따라서 상기 고압 소자 영역(A)에는 N 채널의 고압 모스 트랜지스터가 완성되고 상기 저압 소자 영역(B)에는 N채널의 저압 모스 트랜지스터와 P채널의 저압 모스 트랜지스터로 이루어진 씨모스(CMOS)가 완성된다.
본 발명이 이루고자 하는 기술적 과제는, 공정 시간을 단축하는 반도체 소자의 씨모스(CMOS) 제조 방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래 기술에 의한 고압 소자가 내장된 씨모스(CMOS) 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명에 의한 고압 소자가 내장된 씨모스(CMOS) 제조 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판에 제 1 도전형 고압 소자가 형성될 제 1 활성 영역과 제 1 도전형 저압 소자가 형성될 제 2 활성 영역과 제 2 도전형 저압 소자가 형성될 제 3 활성 영역을 한정하는 단계; 상기 제 1/2/3 활성 영역에 게이트 산화막과 게이트 전극을 형성하는 단계; 상기 반도체 기판 전면에 제 1 도전형 불순물을 이온 주입하여 제 1 불순물층을 형성하는 단계; 상기 반도체 기판 상에 감광막을 증착하는 단계; 상기 제 2 활성 영역이 노출되도록 상기 감광막을 식각하여 제 1 감광막 패턴(67)을 형성하는 단계; 상기 반도체 기판 상에 제 1 도전형 불순물을 사용하여 이온 주입하여 제 2 불순물층을 형성하는 단계; 상기 제 1 감광막 패턴을 제거하는 단계; 절연 물질을 사용하여 상기 게이트 전극/게이트 산화막 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판 상에 감광막을 증착하는 단계; 상기 제 1 활성 영역의 제 1 불순물층과 상기 제 2 활성 영역이 노출되도록 상기 감광막을 식각하여 제 2 감광막 패턴을 형성하는 단계; 상기 반도체 기판 상에 상기 제 2 불순물 형성시 사용한 불순물 농도보다 큰 불순물 농도로 제 1 도전형 불순물을 이온 주입하여 제 3 불순물층을 형성하는 단계; 상기 제 2 감광막 패턴을 제거하는 단계; 상기 반도체 기판 상에 감광막을 증착하는 단계; 상기 제 3 활성 영역이 노출되도록 상기 감광막을 식각하여 제 3 감광막 패턴을 형성하는 단계; 상기 반도체 기판 상에 제 2 도전형 불순물을 이온 주입하여 제 4 불순물층을 형성하는 단계; 및 상기 제 3 감광막 패턴을 제거하는 단계를 구비하는 것을 특징으로하는 씨모스(CMOS) 제조 방법을 제공한다.
상기 제 1/2/3 활성 영역은 반도체 기판의 소정 부분에 제 1 도전형 불순물을 이온 주입하여 제 1 웰을 형성하는 단계; 반도체 기판의 다른 소정 부분에 제 2 도전형 불순물을 이온 주입하여 제 2 웰을 형성하는 단계; 및 상기 반도체 기판 중 웰이 형성되지 않은 부분, 제 1 웰 및 제 2 웰 사이에 소자 분리막을 형성하는 단계로 이루어지는 것이 바람직하다.
상기 제 2 불순물층은 상기 제 1 불순물층 내에 형성되고, 상기 제 3 불순물층은 상기 제 1 활성 영역의 제 1 불순물층 내와 상기 제 2 활성 영역의 제 2 불순물층 내에 형성되는 것이 바람직하다.
또한 상기 제 4 불순물층은 상기 제 3 활성 영역의 제 1 불순물층 내에 형성되는 것이 바람직하다.
따라서 본 발명에 의한 씨모스(CMOS) 제조 방법은, 고압 소자가 형성될 활성 영역에만 이온 주입하지 않고 반도체 기판 전면에 이온 주입함으로써 포토공정이 줄어들고, 그 결과 공정 시간이 단축되는 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 의한 고압 소자가 내장된 씨모스(CMOS) 제조 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 51은 반도체 기판을, 53은 제 1 웰을, 55는 제 2 웰을, 57은 필드 산화막을, 59는 게이트 산화막을, 61은 다결정 실리콘층을, 63은 실리사이드층을, 65·69는 N형 불순물층을, 67은 제 1 감광막 패턴을, 71은 스페이서를, 73은 제 2 감광막 패턴을, 75는 N+ 불순물층을, 77은 제 3 감광막 패턴을, 79는 P+형 불순물층을 각각 나타낸다.
도 2a를 참조하면, P형 반도체 기판(51)의 소정 영역에 제 1 도전형 및 제 2 도전형 불순물을 사용하여 제 1 웰(Well, 53)과 제 2 웰(Well, 55)을 각각 형성한 후, 상기 반도체 기판(51)을 활성 영역과 비활성 영역으로 한정하는 필드 산화막(57)을 형성한다.
상기 제 1 웰(53)은 제 1 도전형 불순물, 예컨대 인(P)과 같은 N형 불순물을 사용하여 형성하고 상기 제 2 웰(55)은 제 2 도전형 불순물, 예컨대 B, BF2와 같은 P형 불순물을 사용하여 형성한다.그 결과 상기 반도체 기판(51)의 활성 영역은 고압 소자 영역(A)과 저압 소자 영역(B,C)로 나누어지는데, 후속 공정에서 상기 고압 소자 영역(A)에는 고압 N모스 트랜지스터가 형성되고 상기 저압 소자 영역(B,C)에는 저압 N모스 트랜지스터와 저압 P모스 트랜지스터가 각각 형성된다.
이어서 상기 활성 영역에 게이트 산화막(59)과 실리사이드층(63)/다결정 실리콘층(61) 구조의 게이트 전극을 형성한다.
도 2b를 참조하면, 상기 반도체 기판(51) 전면에 제 1 도전형, 즉 N형 불순물을 이온 주입하여 N형 불순물층(65)을 형성한다.
상기 N형 불순물은 4.0E12∼4.0E13도우즈(dose)를 50∼150KeV의 에너지로 주입함으로써 상기 고압 소자 영역(A)과 저압 소자 영역(B,C) 모두에 N형 불순물층(65)이 형성된다.
이어서 상기 고압 소자 영역(A)에서의 펀치 쓰루 내압을 증가시기기 위해 850∼950℃ 온도에 열처리한다.
도 2c를 참조하면, 상기 반도체 기판(51) 상에 감광막(후속 공정에서 제 1 감광막 패턴(67)으로 패터닝됨)을 증착하는 공정, 상기 저압 소자 영역(B)이 노출되도록 상기 감광막을 식각하여 제 1 감광막 패턴(67)을 형성하는 공정, 상기 반도체 기판(51) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 N형 불순물을 사용하고 상기 도 2b의 이온 주입시 사용한 에너지보다 작은 에너지로 주입하는데, 그 결과 상기 저압 소자 영역(B)의 N형 불순물층(65)내에 N형 불순물층(69)이 형성된다.
도 2d를 참조하면, 상기 제 1 감광막 패턴(67)을 제거하는 공정, 절연 물질을 사용하여 상기 게이트 전극/게이트 산화막 측벽에 스페이서(71)를 형성하는 공정, 상기 반도체 기판(51) 상에 감광막(후속 공정에서 제 2 감광막 패턴(73)으로 패터닝됨)을 증착하는 공정, 상기 고압 소자 영역(A) 중 N형 불순물층(65)과 상기 저압 소자 영역(B)이 노출되도록 상기 감광막을 식각하여 제 2 감광막 패턴(73)을 형성하는 공정, 상기 반도체 기판(1) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 5.0E14∼8.0E15도우즈(dose) 이상의 N형 불순물을 사용하여 50∼100KeV 이하의 에너지로 주입함으로써 상기 고압 소자 영역(A) 중 N형 불순물층(65)과 상기 저압 소자 영역(B)의 불순물층(65) 내에 N+ 불순물층(75)을 형성한다.
도 2e를 참조하면, 상기 제 2 감광막 패턴(73)을 제거하는 공정, 상기 반도체 기판(51) 상에 감광막(후속 공정에서 제 3 감광막 패턴(77)으로 패터닝됨)을 증착하는 공정, 상기 저압 소자 영역(C)이 노출되도록 상기 감광막을 식각하여 제 3 감광막 패턴(77)을 형성하는 공정, 상기 반도체 기판(51) 상에 이온을 주입하는 공정을 차례로 진행한다.
상기 이온 주입 공정에서는 제 2 도전형, 즉 B, BF2와 같은 P형 불순물을 사용하는데, 그 결과 상기 저압 소자 영역(C)의 N형 불순물층(65) 내에 P+ 불순물층(79)이 형성된다.
도 2f를 참조하면, 상기 제 3 감광막 패턴(77)을 제거한다.
그 결과 상기 고압 소자 영역(A)에는 N형 불순물층(65)내에 N+ 불순물층(75)을 가지는 구조의 소오스/드레인이, 상기 저압 소자 영역(B)에는 N형 불순물층(65)내에 N형 불순물층(69)과 N+ 불순물층(75)을 가지는 구조의 소오스/드레인이 그리고 상기 저압 소자 영역(C)에는 N형 불순물층(65)내에 P+형 불순물층(79)을 가지는 소오스/드레인이 형성된다.
따라서 상기 고압 소자 영역(A)에는 N 채널의 고압 모스 트랜지스터가 완성되고 상기 저압 소자 영역(B)에는 N채널의 저압 모스 트랜지스터와 P채널의 저압 모스 트랜지스터로 이루어진 씨모스(CMOS)가 완성된다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 씨모스(CMOS) 제조 방법은, 고압 소자가 형성될 활성 영역에만 이온 주입하지 않고 반도체 기판 전면에 이온 주입함으로써 포토공정이 줄어들고, 그 결과 공정 시간이 단축되는 잇점이 있다.

Claims (5)

  1. 반도체 기판에 제 1 도전형 고압 소자가 형성될 제 1 활성 영역과 제 1 도전형 저압 소자가 형성될 제 2 활성 영역과 제 2 도전형 저압 소자가 형성될 제 3 활성 영역을 한정하는 단계;
    상기 제 1/2/3 활성 영역에 게이트 산화막과 게이트 전극을 형성하는 단계;
    상기 반도체 기판 전면에 제 1 도전형 불순물을 이온 주입하여 제 1 불순물층을 형성하는 단계;
    상기 반도체 기판 상에 감광막을 증착하는 단계;
    상기 제 2 활성 영역이 노출되도록 상기 감광막을 식각하여 제 1 감광막 패턴(67)을 형성하는 단계;
    상기 반도체 기판 상에 제 1 도전형 불순물을 사용하여 이온 주입하여 제 2 불순물층을 형성하는 단계;
    상기 제 1 감광막 패턴을 제거하는 단계;
    절연 물질을 사용하여 상기 게이트 전극/게이트 산화막 측벽에 스페이서를 형성하는 단계;
    상기 반도체 기판 상에 감광막을 증착하는 단계;
    상기 제 1 활성 영역의 제 1 불순물층과 상기 제 2 활성 영역이 노출되도록 상기 감광막을 식각하여 제 2 감광막 패턴을 형성하는 단계;
    상기 반도체 기판 상에 상기 제 2 불순물 형성시 사용한 불순물 농도보다 큰 불순물 농도로 제 1 도전형 불순물을 이온 주입하여 제 3 불순물층을 형성하는 단계;
    상기 제 2 감광막 패턴을 제거하는 단계;
    상기 반도체 기판 상에 감광막을 증착하는 단계;
    상기 제 3 활성 영역이 노출되도록 상기 감광막을 식각하여 제 3 감광막 패턴을 형성하는 단계;
    상기 반도체 기판 상에 제 2 도전형 불순물을 이온 주입하여 제 4 불순물층을 형성하는 단계; 및
    상기 제 3 감광막 패턴을 제거하는 단계를 구비하는 것을 특징으로하는 씨모스(CMOS) 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1/2/3 활성 영역은
    반도체 기판의 소정 부분에 제 1 도전형 불순물과 제 2 도전형 불순물을 사용하여 이온 주입함으로써 제 1 웰과 제 2 웰을 형성하는 단계; 및
    상기 반도체 기판 중 웰이 형성되지 않은 부분, 제 1 웰 및 제 2 웰 사이에 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 하는 씨모스(CMOS) 제조 방법.
  3. 제 1 항에 있어서, 제 2 불순물층은 상기 제 1 불순물층 내에 형성되는 것을 특징으로 하는 씨모스(CMOS) 제조 방법.
  4. 제 1 항에 있어서, 상기 제 3 불순물층은 상기 제 1 활성 영역의 제 1 불순물층 내와 상기 제 2 활성 영역의 제 2 불순물층 내에 형성되는 것을 특징으로 하는 씨모스(CMOS) 제조 방법.
  5. 제 1 항에 있어서, 상기 제 4 불순물층은 상기 제 3 활성 영역의 제 1 불순물층 내에 형성되는 것을 특징으로 하는 씨모스(CMOS) 제조 방법.
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