JPH09237766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09237766A JPH09237766A JP8041977A JP4197796A JPH09237766A JP H09237766 A JPH09237766 A JP H09237766A JP 8041977 A JP8041977 A JP 8041977A JP 4197796 A JP4197796 A JP 4197796A JP H09237766 A JPH09237766 A JP H09237766A
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- well layer
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Abstract
(57)【要約】
【課題】半導体装置の製造工程におけるフォトエッチン
グ工程及びイオン注入工程の工程数削減を目的とする。 【解決手段】第１導電型イオンの注入により第１のＭＯ
Ｓ型トランジスタを構成する第１導電型ウエル層１０を
形成し、第２導電型イオンの注入により第２のＭＯＳ型
トランジスタを構成する第２導電型ウエル拡散層９を形
成する。次に半導体基板１の、第１導電型ウエル層１０
及び第２導電型ウエル層９中のチャネル領域を形成する
領域に、第２導電型のイオンを注入し、半導体基板上
に、第２導電型ウエル層９上を覆うマスク層２５を形成
する。更にマスク層２５をマスクにして第１導電型のウ
エル層１０中のチャネルを形成する領域に第１導電型の
イオンを注入し、第１及び第２のＭＯＳ型トランジスタ
のしきい値を合せを行う。ＭＯＳ型トランジスタを構成
するウエル拡散層９、１０の濃度を高濃度にしたため、
１回のしきい値合わせのイオン注入で耐圧性の良いチャ
ネル領域を形成することが出来る。
グ工程及びイオン注入工程の工程数削減を目的とする。 【解決手段】第１導電型イオンの注入により第１のＭＯ
Ｓ型トランジスタを構成する第１導電型ウエル層１０を
形成し、第２導電型イオンの注入により第２のＭＯＳ型
トランジスタを構成する第２導電型ウエル拡散層９を形
成する。次に半導体基板１の、第１導電型ウエル層１０
及び第２導電型ウエル層９中のチャネル領域を形成する
領域に、第２導電型のイオンを注入し、半導体基板上
に、第２導電型ウエル層９上を覆うマスク層２５を形成
する。更にマスク層２５をマスクにして第１導電型のウ
エル層１０中のチャネルを形成する領域に第１導電型の
イオンを注入し、第１及び第２のＭＯＳ型トランジスタ
のしきい値を合せを行う。ＭＯＳ型トランジスタを構成
するウエル拡散層９、１０の濃度を高濃度にしたため、
１回のしきい値合わせのイオン注入で耐圧性の良いチャ
ネル領域を形成することが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法において、特に半導体基板中へのイオン注入工程の工
程数の削減に関する。
法において、特に半導体基板中へのイオン注入工程の工
程数の削減に関する。
【０００２】
【従来の技術】従来の半導体装置を図面を参照して説明
する。図２（ａ）〜（ｈ）に低電圧系ＣＭＯＳ型トラン
ジスタ・高電圧系ＣＭＯＳ型トランジスタ混載の半導体
装置の製造方法を順を追って断面図に示す。
する。図２（ａ）〜（ｈ）に低電圧系ＣＭＯＳ型トラン
ジスタ・高電圧系ＣＭＯＳ型トランジスタ混載の半導体
装置の製造方法を順を追って断面図に示す。
【０００３】まず半導体基板１０１上にフォトエッチン
グによりＮウエル拡散層形成領域上に開孔部を有するフ
ォトレジスト膜１２１を形成し、フォトレジスト膜１２
１をマスクにして、Ｎウエル拡散層形成のため半導体基
板１０１中に、例えばリンのイオン注入を行う。この状
態を図２（ａ）に示す。
グによりＮウエル拡散層形成領域上に開孔部を有するフ
ォトレジスト膜１２１を形成し、フォトレジスト膜１２
１をマスクにして、Ｎウエル拡散層形成のため半導体基
板１０１中に、例えばリンのイオン注入を行う。この状
態を図２（ａ）に示す。
【０００４】次にフォトレジスト膜１２１を除去し、Ｐ
ウエル拡散層形成領域上に開孔部を有するフォトレジス
ト膜１２３をフォトエッチングにより形成する。次にＰ
ウエル拡散層形成のために、フォトレジスト膜１２３を
マスクにして半導体基板１０１中に例えばボロンのイオ
ン注入を行う。この状態を図２（ｂ）に示す。
ウエル拡散層形成領域上に開孔部を有するフォトレジス
ト膜１２３をフォトエッチングにより形成する。次にＰ
ウエル拡散層形成のために、フォトレジスト膜１２３を
マスクにして半導体基板１０１中に例えばボロンのイオ
ン注入を行う。この状態を図２（ｂ）に示す。
【０００５】次にフォトレジス膜１２３を除去し、半導
体基板１０１を熱処理し、ＭＯＳ型トランジスタのＮウ
エル拡散層１０７と１０９、Ｐウエル拡散層１０８と１
１０を形成する。次に半導体基板１０１の表面に、素子
分離の役割を果たすフィールド酸化膜１０３を、例えば
選択成長法により形成する。次に半導体基板１０１の表
面上にダミー酸化膜１０５を形成する。この状態を図２
（ｃ）に示す。
体基板１０１を熱処理し、ＭＯＳ型トランジスタのＮウ
エル拡散層１０７と１０９、Ｐウエル拡散層１０８と１
１０を形成する。次に半導体基板１０１の表面に、素子
分離の役割を果たすフィールド酸化膜１０３を、例えば
選択成長法により形成する。次に半導体基板１０１の表
面上にダミー酸化膜１０５を形成する。この状態を図２
（ｃ）に示す。
【０００６】次にフィールド酸化膜１０３及びダミー酸
化膜１０５上に低電圧系ＭＯＳ型トランジスタのＮチャ
ネル形成領域( Ｐウエル拡散層１１０中) 上に開孔部を
有するフォトレジスト膜１２５を形成する。次にフォト
レジスト膜１２５をマスクにしてＰウエル拡散層１１０
中のチャネル形成領域の深部領域に、ボロンのイオン注
入をする。このイオン注入は主としてＭＯＳ型トランジ
スタのチャネル領域の耐圧性向上のために行う。次にフ
ォトレジスト膜１２５をマスクにしてＮウエル拡散層１
１０中のチャネル形成領域の半導体基板表面付近領域
に、ボロンのイオン注入をする。このイオン注入は主と
してＭＯＳ型トランジスタのしきい値合わせのために行
う。この状態を図２( ｄ) に示す。
化膜１０５上に低電圧系ＭＯＳ型トランジスタのＮチャ
ネル形成領域( Ｐウエル拡散層１１０中) 上に開孔部を
有するフォトレジスト膜１２５を形成する。次にフォト
レジスト膜１２５をマスクにしてＰウエル拡散層１１０
中のチャネル形成領域の深部領域に、ボロンのイオン注
入をする。このイオン注入は主としてＭＯＳ型トランジ
スタのチャネル領域の耐圧性向上のために行う。次にフ
ォトレジスト膜１２５をマスクにしてＮウエル拡散層１
１０中のチャネル形成領域の半導体基板表面付近領域
に、ボロンのイオン注入をする。このイオン注入は主と
してＭＯＳ型トランジスタのしきい値合わせのために行
う。この状態を図２( ｄ) に示す。
【０００７】次にフォトレジスト膜１２５を除去し、フ
ィールド酸化膜１０３及びダミー酸化膜１０５上に低電
圧系ＭＯＳ型トランジスタのＰチャネル形成領域( Ｎウ
エル拡散層１０９中) 上に開孔部を有するフォトレジス
ト膜１２７を形成する。次にフォトレジスト膜１２７を
マスクにしてＮウエル拡散層１１０中のチャネル形成領
域の深部領域に、リンのイオン注入をする。このイオン
注入は主としてＭＯＳ型トランジスタの耐圧性向上のた
めに行う。次にフォトレジスト膜１２７をマスクにして
Ｎウエル拡散層１１０中のチャネル形成領域の深部領域
に、ひ素のイオン注入をする。このイオン注入は主とし
てＭＯＳ型トランジスタの耐圧性向上のために行う。次
にフォトレジスト膜１２７をマスクにしてＮウエル拡散
層１１０中のチャネル形成領域の半導体基板表面領域
に、ボロンのイオン注入をする。このイオン注入は主と
してＭＯＳ型トランジスタのしきい値合せのために行
う。この状態を図２( ｅ) に示す。
ィールド酸化膜１０３及びダミー酸化膜１０５上に低電
圧系ＭＯＳ型トランジスタのＰチャネル形成領域( Ｎウ
エル拡散層１０９中) 上に開孔部を有するフォトレジス
ト膜１２７を形成する。次にフォトレジスト膜１２７を
マスクにしてＮウエル拡散層１１０中のチャネル形成領
域の深部領域に、リンのイオン注入をする。このイオン
注入は主としてＭＯＳ型トランジスタの耐圧性向上のた
めに行う。次にフォトレジスト膜１２７をマスクにして
Ｎウエル拡散層１１０中のチャネル形成領域の深部領域
に、ひ素のイオン注入をする。このイオン注入は主とし
てＭＯＳ型トランジスタの耐圧性向上のために行う。次
にフォトレジスト膜１２７をマスクにしてＮウエル拡散
層１１０中のチャネル形成領域の半導体基板表面領域
に、ボロンのイオン注入をする。このイオン注入は主と
してＭＯＳ型トランジスタのしきい値合せのために行
う。この状態を図２( ｅ) に示す。
【０００８】次にフォトレジスト膜１２７を除去し、フ
ィールド酸化膜１０３及びダミー酸化膜１０５上に高電
圧系ＭＯＳ型トランジスタのＮチャネル形成領域上に開
孔部を有するフォトレジスト膜１２９を形成する。次に
フォトレジスト膜１２９をマスクにしてＰウエル拡散層
１０８中のチャネル形成領域の半導体基板表面付近に、
ボロンのイオン注入をする。このイオン注入は主として
ＭＯＳ型トランジスタのしきい値合わせのために行う。
次にフォトレジスト膜１２９をマスクにしてＮウエル拡
散層１１０中のチャネル形成領域の深部領域に、ボロン
のイオン注入をする。このイオン注入は主としてＭＯＳ
型トランジスタのチャネル領域の耐圧性向上のためにこ
の状態を図２( ｆ) に示す。
ィールド酸化膜１０３及びダミー酸化膜１０５上に高電
圧系ＭＯＳ型トランジスタのＮチャネル形成領域上に開
孔部を有するフォトレジスト膜１２９を形成する。次に
フォトレジスト膜１２９をマスクにしてＰウエル拡散層
１０８中のチャネル形成領域の半導体基板表面付近に、
ボロンのイオン注入をする。このイオン注入は主として
ＭＯＳ型トランジスタのしきい値合わせのために行う。
次にフォトレジスト膜１２９をマスクにしてＮウエル拡
散層１１０中のチャネル形成領域の深部領域に、ボロン
のイオン注入をする。このイオン注入は主としてＭＯＳ
型トランジスタのチャネル領域の耐圧性向上のためにこ
の状態を図２( ｆ) に示す。
【０００９】次にフォトレジスト膜１２９を除去し、フ
ィールド酸化膜１０３及びダミー酸化膜１０５上に高電
圧系ＭＯＳ型トランジスタのＰチャネル形成領域( Ｎウ
エル拡散層１０７中) 上に開孔部を有するフォトレジス
ト膜１３１を形成する。次にフォトレジスト膜１３１を
マスクにしてＮウエル拡散層１０７中のチャネル形成領
域の半導体基板表面付近に、リンをイオン注入をする。
このイオン注入は主としてＭＯＳ型トランジスタのしき
い値合わせのために行う。次にフォトレジスト膜１３１
をマスクにしてＮウエル拡散層１１０中のチャネル形成
領域の深部領域に、ボロンのイオン注入をする。このイ
オン注入は主としてＭＯＳ型トランジスタのチャネル領
域の耐圧性向上のために行う。この状態を図２( ｇ) に
示す。
ィールド酸化膜１０３及びダミー酸化膜１０５上に高電
圧系ＭＯＳ型トランジスタのＰチャネル形成領域( Ｎウ
エル拡散層１０７中) 上に開孔部を有するフォトレジス
ト膜１３１を形成する。次にフォトレジスト膜１３１を
マスクにしてＮウエル拡散層１０７中のチャネル形成領
域の半導体基板表面付近に、リンをイオン注入をする。
このイオン注入は主としてＭＯＳ型トランジスタのしき
い値合わせのために行う。次にフォトレジスト膜１３１
をマスクにしてＮウエル拡散層１１０中のチャネル形成
領域の深部領域に、ボロンのイオン注入をする。このイ
オン注入は主としてＭＯＳ型トランジスタのチャネル領
域の耐圧性向上のために行う。この状態を図２( ｇ) に
示す。
【００１０】次にフォトレジスト膜１３１を除去し、ダ
ミー酸化膜１０５を除去する。次に半導体基板表面に熱
酸化法によりゲート酸化膜１３３を形成する。次に半導
体基板１０１表面にポリシリコン層を形成し、フォトエ
ッチングによりＭＯＳ型トランジスタのゲート電極層１
１１を形成する。次にＭＯＳ型トランジスタのウエル拡
散層中にイオン注入を行い、熱拡散し、ソース拡散層１
１３とドレイン拡散層１１５、及びドレイン領域( 図示
せず) を形成し、高電圧系ＣＭＯＳ型トランジスタ( Ｎ
ウエル拡散層１０７とＰウエル拡散層１０８を含む) 、
低電圧系ＣＭＯＳ型トランジスタ( Ｎウエル拡散層１０
９とＰウエル拡散層１１０を含む) を完成させる。更に
半導体基板上に配線層及び絶縁膜を形成し、低電圧系Ｃ
ＭＯＳ型トランジスタ、高電圧系ＣＭＯＳ型トランジス
タ混載の半導体装置を完成させる。 従来の半導体装置
を製造する場合にしきい値合わせのイオン注入を、低電
圧系ＣＭＯＳ型トランジスタのＮチャネル領域とＰチャ
ネル領域、低電圧系ＣＭＯＳ型トランジスタのＮチャネ
ル領域とＰチャネル領域に、その都度マスク層を形成し
イオン注入していた。例えばＭＯＳ型トランジスタのチ
ャネル領域を形成する際に、４回フォトレジスト膜を形
成し、その都度数回しきい値合せのイオン注入を行っ
た。その結果、イオン注入の回数が増加することによる
イオン注入条件の誤差により、形成される拡散層の濃度
にばらつきが生じてしまう。
ミー酸化膜１０５を除去する。次に半導体基板表面に熱
酸化法によりゲート酸化膜１３３を形成する。次に半導
体基板１０１表面にポリシリコン層を形成し、フォトエ
ッチングによりＭＯＳ型トランジスタのゲート電極層１
１１を形成する。次にＭＯＳ型トランジスタのウエル拡
散層中にイオン注入を行い、熱拡散し、ソース拡散層１
１３とドレイン拡散層１１５、及びドレイン領域( 図示
せず) を形成し、高電圧系ＣＭＯＳ型トランジスタ( Ｎ
ウエル拡散層１０７とＰウエル拡散層１０８を含む) 、
低電圧系ＣＭＯＳ型トランジスタ( Ｎウエル拡散層１０
９とＰウエル拡散層１１０を含む) を完成させる。更に
半導体基板上に配線層及び絶縁膜を形成し、低電圧系Ｃ
ＭＯＳ型トランジスタ、高電圧系ＣＭＯＳ型トランジス
タ混載の半導体装置を完成させる。 従来の半導体装置
を製造する場合にしきい値合わせのイオン注入を、低電
圧系ＣＭＯＳ型トランジスタのＮチャネル領域とＰチャ
ネル領域、低電圧系ＣＭＯＳ型トランジスタのＮチャネ
ル領域とＰチャネル領域に、その都度マスク層を形成し
イオン注入していた。例えばＭＯＳ型トランジスタのチ
ャネル領域を形成する際に、４回フォトレジスト膜を形
成し、その都度数回しきい値合せのイオン注入を行っ
た。その結果、イオン注入の回数が増加することによる
イオン注入条件の誤差により、形成される拡散層の濃度
にばらつきが生じてしまう。
【００１１】
【発明が解決しようとする課題】上述したように、高電
圧系ＣＭＯＳ型トランジスタと低電圧系ＣＭＯＳ型トラ
ンジスタを混載する半導体装置を製造する場合、低電圧
系トランジスタのＰ、Ｎ型チャネル領域、高電圧系ＣＭ
ＯＳ型トランジスタのＰ、Ｎ型チャネル領域を形成する
ために、４回フォトレジスト膜を形成し、その都度しき
い値合のイオン注入を行った。その結果、イオン注入の
回数が増加することによるイオン注入条件の誤差によ
り、形成される拡散層の濃度にばらつきが生じてしま
い、半導体装置の性能、特にしきい値電圧が製品の規格
値と異なってしまう可能性が生じる。本発明では、半導
体基板中へのイオン注入の回数を削減し、イオン注入条
件の誤差による拡散層濃度のばらつきを減らすことを目
的とする。
圧系ＣＭＯＳ型トランジスタと低電圧系ＣＭＯＳ型トラ
ンジスタを混載する半導体装置を製造する場合、低電圧
系トランジスタのＰ、Ｎ型チャネル領域、高電圧系ＣＭ
ＯＳ型トランジスタのＰ、Ｎ型チャネル領域を形成する
ために、４回フォトレジスト膜を形成し、その都度しき
い値合のイオン注入を行った。その結果、イオン注入の
回数が増加することによるイオン注入条件の誤差によ
り、形成される拡散層の濃度にばらつきが生じてしま
い、半導体装置の性能、特にしきい値電圧が製品の規格
値と異なってしまう可能性が生じる。本発明では、半導
体基板中へのイオン注入の回数を削減し、イオン注入条
件の誤差による拡散層濃度のばらつきを減らすことを目
的とする。
【００１２】
【課題を解決するための手段】以上に示した課題を解決
するために本願発明は、まず半導体基板中に、第１導電
型イオンの注入により第１のＭＯＳ型トランジスタを構
成する第１導電型ウエル層を形成し、半導体基板中に、
第２導電型イオンの注入により第２のＭＯＳ型トランジ
スタを構成する第２導電型ウエル拡散層を形成する。次
に半導体基板の、第１導電型のウエル層及び第２導電型
のウエル層中のチャネル領域を形成する領域に、第２導
電型のイオンを注入し、半導体基板上に、第２導電型の
ウエル層上を覆うマスク層を形成する。更にマスク層を
マスクにして第１導電型のウエル層中のチャネルを形成
する領域に第１導電型のイオンを注入し、第１及び第２
のＭＯＳ型トランジスタのしきい値を合せを行う。ＭＯ
Ｓ型トランジスタのウエル拡散層の濃度を高濃度にした
ため、１回のしきい値合わせのイオン注入で耐圧性の良
いチャネル領域を形成することが出来る。
するために本願発明は、まず半導体基板中に、第１導電
型イオンの注入により第１のＭＯＳ型トランジスタを構
成する第１導電型ウエル層を形成し、半導体基板中に、
第２導電型イオンの注入により第２のＭＯＳ型トランジ
スタを構成する第２導電型ウエル拡散層を形成する。次
に半導体基板の、第１導電型のウエル層及び第２導電型
のウエル層中のチャネル領域を形成する領域に、第２導
電型のイオンを注入し、半導体基板上に、第２導電型の
ウエル層上を覆うマスク層を形成する。更にマスク層を
マスクにして第１導電型のウエル層中のチャネルを形成
する領域に第１導電型のイオンを注入し、第１及び第２
のＭＯＳ型トランジスタのしきい値を合せを行う。ＭＯ
Ｓ型トランジスタのウエル拡散層の濃度を高濃度にした
ため、１回のしきい値合わせのイオン注入で耐圧性の良
いチャネル領域を形成することが出来る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１( ａ) 〜(ｇ) に低電
圧系ＣＭＯＳ型トランジスタ・高電圧系ＣＭＯＳ型トラ
ンジスタ混載の半導体装置の製造方法を順を追って断面
図に示す。まず半導体基板１中に、リンを１６０KeV の
加速電圧で濃度が１．３×１０17ｃｍ-3になるようにイ
オン注入する。通常半導体基板中にＮ型ウエル拡散層を
形成する場合、５．０×１０16ｃｍ-3程度のリンのイオ
ン注入をおこなうことから、本実施例で行うウエル拡散
層は通常のウエル拡散層より高濃度になる。この状態を
図１( ａ) に示す。
て図面を参照して説明する。図１( ａ) 〜(ｇ) に低電
圧系ＣＭＯＳ型トランジスタ・高電圧系ＣＭＯＳ型トラ
ンジスタ混載の半導体装置の製造方法を順を追って断面
図に示す。まず半導体基板１中に、リンを１６０KeV の
加速電圧で濃度が１．３×１０17ｃｍ-3になるようにイ
オン注入する。通常半導体基板中にＮ型ウエル拡散層を
形成する場合、５．０×１０16ｃｍ-3程度のリンのイオ
ン注入をおこなうことから、本実施例で行うウエル拡散
層は通常のウエル拡散層より高濃度になる。この状態を
図１( ａ) に示す。
【００１４】次にＰウエル拡散層形成領域に開孔部を有
するフォトレジスト膜２３をフォトエッチングにより形
成する。次にＮウエル拡散層形成のために、フォトレジ
スト膜２３をマスクにして半導体基板１中にホウ素を１
６０KeV の加速電圧で濃度が５．０×１０16ｃｍ-3にな
るようにイオン注入する。通常半導体基板中にＮ型ウエ
ル拡散層を形成する場合、３．０×１０16ｃｍ-3程度の
リンのイオン注入をおこなうことから、本実施例で行う
ウエル拡散層は通常のウエル拡散層より高濃度になる。
この状態を図１( ｂ) に示す。
するフォトレジスト膜２３をフォトエッチングにより形
成する。次にＮウエル拡散層形成のために、フォトレジ
スト膜２３をマスクにして半導体基板１中にホウ素を１
６０KeV の加速電圧で濃度が５．０×１０16ｃｍ-3にな
るようにイオン注入する。通常半導体基板中にＮ型ウエ
ル拡散層を形成する場合、３．０×１０16ｃｍ-3程度の
リンのイオン注入をおこなうことから、本実施例で行う
ウエル拡散層は通常のウエル拡散層より高濃度になる。
この状態を図１( ｂ) に示す。
【００１５】次に半導体基板１を熱拡散し、Ｐウエル拡
散層７と９、Ｎウエル拡散層８と１０を形成する。次に
半導体基板１の表面に、素子分離の役割を果たすフィー
ルド酸化膜３を、例えば選択成長法により形成する。次
に半導体基板１の表面に熱酸化法によりダミー酸化膜５
を形成する。この状態を図１( ｃ) に示す。
散層７と９、Ｎウエル拡散層８と１０を形成する。次に
半導体基板１の表面に、素子分離の役割を果たすフィー
ルド酸化膜３を、例えば選択成長法により形成する。次
に半導体基板１の表面に熱酸化法によりダミー酸化膜５
を形成する。この状態を図１( ｃ) に示す。
【００１６】次にＰウエル拡散層７と９及びＮウエル拡
散層８と１０中のＭＯＳ型トランジスタのチャネル領域
を形成する領域に、ボロンを２５KeV の加速電圧で濃度
が１．０×１０17ｃｍ-3になるようにイオン注入する。
この工程で、低電圧系ＣＭＯＳ型トランジスタのＮチャ
ネル領域の、しきい値合わせ及び耐圧性向上のイオン注
入は終了する。この状態を図１( ｄ) に示す。
散層８と１０中のＭＯＳ型トランジスタのチャネル領域
を形成する領域に、ボロンを２５KeV の加速電圧で濃度
が１．０×１０17ｃｍ-3になるようにイオン注入する。
この工程で、低電圧系ＣＭＯＳ型トランジスタのＮチャ
ネル領域の、しきい値合わせ及び耐圧性向上のイオン注
入は終了する。この状態を図１( ｄ) に示す。
【００１７】次にＭＯＳ型トランジスタのＮウエル拡散
層８と１０上に開孔部を有するフォトレジスト膜２５を
形成する。次にフォトレジスト膜２５をマスクにしてＮ
ウエル拡散層８と１０中のＭＯＳ型トランジスタのチャ
ネルを形成する領域中に、リンを１００KeV の加速電圧
で濃度が８．０×１０16ｃｍ-3になるようにイオン注入
する。この工程により、高電圧系ＣＭＯＳ型トランジス
タのＰチャネル領域、低電圧系ＣＭＯＳ型トランジスタ
のＰチャネル領域のしきい値合わせ及び耐圧性向上のイ
オン注入は終了する。この状態を図１( ｅ) に示す。
層８と１０上に開孔部を有するフォトレジスト膜２５を
形成する。次にフォトレジスト膜２５をマスクにしてＮ
ウエル拡散層８と１０中のＭＯＳ型トランジスタのチャ
ネルを形成する領域中に、リンを１００KeV の加速電圧
で濃度が８．０×１０16ｃｍ-3になるようにイオン注入
する。この工程により、高電圧系ＣＭＯＳ型トランジス
タのＰチャネル領域、低電圧系ＣＭＯＳ型トランジスタ
のＰチャネル領域のしきい値合わせ及び耐圧性向上のイ
オン注入は終了する。この状態を図１( ｅ) に示す。
【００１８】次に高電圧系ＣＭＯＳ型トランジスタのＰ
ウエル拡散層７上に開孔部を有するフォトレジスト膜２
７を形成する。次にフォトレジスト膜２７をマスクにし
てＰウエル拡散層７中のＭＯＳ型トランジスタのチャネ
ル領域を形成する領域に、リンを１００KeV の加速電圧
で濃度が８．０×１０16ｃｍ-3になるようにイオン注入
する。この工程により、高電圧系ＣＭＯＳ型トランジス
タのＮチャネル領域のしきい値合わせ及び耐圧性向上の
イオン注入は終了する。この状態を図１( ｆ)に示す。
ウエル拡散層７上に開孔部を有するフォトレジスト膜２
７を形成する。次にフォトレジスト膜２７をマスクにし
てＰウエル拡散層７中のＭＯＳ型トランジスタのチャネ
ル領域を形成する領域に、リンを１００KeV の加速電圧
で濃度が８．０×１０16ｃｍ-3になるようにイオン注入
する。この工程により、高電圧系ＣＭＯＳ型トランジス
タのＮチャネル領域のしきい値合わせ及び耐圧性向上の
イオン注入は終了する。この状態を図１( ｆ)に示す。
【００１９】次にフォトレジスト膜２７を除去する。最
終的にＭＯＳ型トランジスタのＮチャネル領域及びＰチ
ャネル領域が形成される。次にダミー酸化膜５を除去
し、半導体基板１表面上に熱酸化法によりゲート酸化膜
３３を形成する。次にゲート酸化膜３３、フィールド酸
化膜３上にポリシリコン層を形成し、フォトエッチング
によりＭＯＳ型半導体装置のゲート電極１１を形成す
る。この状態を図１( ｇ)に示す。更に図示はせぬが、
従来と同様の製造方法により半導体基板１中ソース・ド
レイン領域、ＬＤＤ領域を形成し、低電圧系ＣＭＯＳ型
トランジスタ、高電圧系ＣＭＯＳ型トランジスタ混載の
半導体装置を完成させる。
終的にＭＯＳ型トランジスタのＮチャネル領域及びＰチ
ャネル領域が形成される。次にダミー酸化膜５を除去
し、半導体基板１表面上に熱酸化法によりゲート酸化膜
３３を形成する。次にゲート酸化膜３３、フィールド酸
化膜３上にポリシリコン層を形成し、フォトエッチング
によりＭＯＳ型半導体装置のゲート電極１１を形成す
る。この状態を図１( ｇ)に示す。更に図示はせぬが、
従来と同様の製造方法により半導体基板１中ソース・ド
レイン領域、ＬＤＤ領域を形成し、低電圧系ＣＭＯＳ型
トランジスタ、高電圧系ＣＭＯＳ型トランジスタ混載の
半導体装置を完成させる。
【００２０】本実施例では、高濃度のウエル拡散層を形
成した後に、半導体基板中にマスク無しで、高濃度のウ
エル拡散層を形成した後、低電圧系ＣＭＯＳ型トランジ
スタのＮチャネル領域形成のためのイオン注入を、マス
クを形成せずに行った。また、低電圧系ＣＭＯＳ型トラ
ンジスタのＰチャネル領域と高電圧系ＣＭＯＳ型トラン
ジスタのＰチャネル領域を１つのマスクで形成した。
成した後に、半導体基板中にマスク無しで、高濃度のウ
エル拡散層を形成した後、低電圧系ＣＭＯＳ型トランジ
スタのＮチャネル領域形成のためのイオン注入を、マス
クを形成せずに行った。また、低電圧系ＣＭＯＳ型トラ
ンジスタのＰチャネル領域と高電圧系ＣＭＯＳ型トラン
ジスタのＰチャネル領域を１つのマスクで形成した。
【００２１】このためではチャネル領域を形成する工程
で、しきい値合わせのイオン注入と耐圧性を向上させる
工程を、一回のイオン注入で済ますことが出来る。この
結果イオン注入の条件の誤差によるしきい値の規格値と
のずれを防ぐことが出来る。
で、しきい値合わせのイオン注入と耐圧性を向上させる
工程を、一回のイオン注入で済ますことが出来る。この
結果イオン注入の条件の誤差によるしきい値の規格値と
のずれを防ぐことが出来る。
【００２２】また、マスクを使用した状態と、マスクを
使用した状態でイオン注入を行ったため、従来では４回
のチャネル領域を形成するためのマスク層を形成する必
要があったのに、本実施例では２回のマスク層形成で済
むことになる。このためマスクを工程の工程数を削減す
るすることが出来ると同時にイオン注入の回数を削減す
ることが出来る。
使用した状態でイオン注入を行ったため、従来では４回
のチャネル領域を形成するためのマスク層を形成する必
要があったのに、本実施例では２回のマスク層形成で済
むことになる。このためマスクを工程の工程数を削減す
るすることが出来ると同時にイオン注入の回数を削減す
ることが出来る。
【００２３】また、実施例に示したような低電圧系ＣＭ
ＯＳ型トランジスタ、高電圧系ＣＭＯＳ型トランジスタ
混載の半導体装置のような、複数のイオン注入を必要と
する場合、イオン注入の回数を削減したため、イオン注
入の条件の誤差によるばらつきを防ぐことが出来る。こ
の結果、完成する半導体装置のしきい値と製品規格のし
きい値とのばらつきを小さくすることが出来、歩留まり
を向上させることが出来る。
ＯＳ型トランジスタ、高電圧系ＣＭＯＳ型トランジスタ
混載の半導体装置のような、複数のイオン注入を必要と
する場合、イオン注入の回数を削減したため、イオン注
入の条件の誤差によるばらつきを防ぐことが出来る。こ
の結果、完成する半導体装置のしきい値と製品規格のし
きい値とのばらつきを小さくすることが出来、歩留まり
を向上させることが出来る。
【００２４】
【発明の効果】本実施例では、高濃度のウエル拡散層を
形成した後、ＭＯＳ型トランジスタのチャネル領域形成
のためのイオン注入を、マスク無し及び半導体基板上に
マスクを形成した状態でイオン注入した。このため、イ
オン注入の回数及びイオン注入する際のマスク層を形成
する回数を削減することが出来、製造工程数の削減及び
製造期間の短縮を図ることが出来る。
形成した後、ＭＯＳ型トランジスタのチャネル領域形成
のためのイオン注入を、マスク無し及び半導体基板上に
マスクを形成した状態でイオン注入した。このため、イ
オン注入の回数及びイオン注入する際のマスク層を形成
する回数を削減することが出来、製造工程数の削減及び
製造期間の短縮を図ることが出来る。
【図1 】図１（ａ）〜（ｇ）は本発明の実施例の半導体
装置の製造方法を示した断面図である。
装置の製造方法を示した断面図である。
【図２】図２（ａ）〜（ｈ）は従来の半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
１ 半導体基板 ３ フィールド酸化膜 ５ ダミー酸化膜 ７ ９ Ｐウエル拡散層 ８ １０ Ｎウエル拡散層 １１ ポリシリコン膜( ゲート電極) １３ ソース拡散層 １５ ドレイン拡散層 ２３ ２５ ２７ フォトレジスト膜 ３３ ゲート酸化膜
Claims (5)
- 【請求項１】半導体基板中に、第１導電型イオンの注入
により第１のＭＯＳ型トランジスタを構成する第１導電
型ウエル層を形成する工程と、 前記半導体基板中に、第２導電型イオンの注入により第
２のＭＯＳ型トランジスタを構成する第２導電型ウエル
拡散層を形成する工程と、 前記半導体基板の、前記第１導電型ウエル層及び第２導
電型ウエル層中のチャネル領域を形成する領域に、第２
導電型イオンを注入する工程と、 前記半導体基板上に、前記第２導電型ウエル層上を覆う
マスク層を形成する工程と、 このマスク層をマスクにして前記第１導電型ウエル層中
のチャネルを形成する領域に第１導電型イオンを注入
し、前記第１及び第２のＭＯＳ型トランジスタのしきい
値を合わせを行うと工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】前記第１導電型ウエル層はマスクを使用せ
ず、半導体基板全面へのイオン注入により形成されたこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１導電型ウエル層及び第２導電型ウ
エル層への第２導電型イオンの注入、前記第１導電型ウ
エル層への第１導電型イオンの注入はＭＯＳ型トランジ
スタを構成するチャネル領域の耐圧性向上のためのイオ
ン注入とＭＯＳ型トランジスタのしきい値合わせのため
のイオン注入を兼ねることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】前記第１のＭＯＳ型トランジスタを構成す
る第１導電型ウエル層は、濃度が１．０×１０17ｃｍ-3
程度のイオン注入により形成され、 前記第２のＭＯＳ型トランジスタを構成する第２導電型
ウエル拡散層は濃度が５．０×１０16ｃｍ-3程度のイオ
ン注入により形成されたことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項５】半導体基板中に、第１導電型イオンの注入
により第１及び第２のＣＭＯＳ型トランジスタを構成す
る第１導電型ウエル層を形成する工程と、 前記半導体基板中に、第２導電型イオンの注入により第
１及び第２のＣＭＯＳ型トランジスタを構成する第２導
電型ウエル拡散層を形成する工程と、 前記半導体基板中に第１のＣＭＯＳ型トランジスタを構
成する第１導電型ウエル層及び第２導電型ウエル層中の
チャネルを形成する形成領域中と、第２のＣＭＯＳ型ト
ランジスタを構成する第１導電型ウエル層及び第２導電
型ウエル層中のチャネルを形成する領域中に、第２導電
型のイオン注入をする工程と、 前記半導体基板上に、前記第１のＣＭＯＳ型トランジス
タを構成する第１導電型のウエル層及び前記第２のＣＭ
ＯＳ型トランジスタを構成する第１導電型のウエル層上
を覆う第１のマスク層を形成する工程と、 この第１のマスク層をマスクにして、前記第１のＣＭＯ
Ｓ型トランジスタを構成する第２導電型のウエル層中の
チャネルを形成する領域、及び前記第２のＣＭＯＳ型ト
ランジスタを構成する第２導電型のウエル層中のチャネ
ルを形成する領域中に第１導電型のイオン注入をする工
程と、 この第１のマスク層を除去する工程と、 前記半導体基板上の前記第１のＣＭＯＳ型トランジスタ
を構成する第１導電型のウエル層及び第２導電型のウエ
ル層上、前記第２のＣＭＯＳ型トランジスタを構成する
第２導電型ウエル層上を覆う第２のマスク層を形成する
工程と、 この第２のマスク層をマスクにして前記第２のＣＭＯＳ
型トランジスタを構成する第２導電型ウエル層中のチャ
ネルを形成する領域中に第１導電型のイオン注入をし、
前記第１のＣＭＯＳ型トランジスタ及び前記第２のＣＭ
ＯＳ型トランジスタのしきい値合せを行う工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041977A JPH09237766A (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041977A JPH09237766A (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237766A true JPH09237766A (ja) | 1997-09-09 |
Family
ID=12623268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041977A Pending JPH09237766A (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681266A (zh) * | 2012-09-10 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 有源区的离子注入方法 |
-
1996
- 1996-02-29 JP JP8041977A patent/JPH09237766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681266A (zh) * | 2012-09-10 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 有源区的离子注入方法 |
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