JP2727552B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、特にLOCOS（選択
酸化）法による素子間分離領域を有したMOS製造の半導
体集積回路の製造方法に関する。
酸化）法による素子間分離領域を有したMOS製造の半導
体集積回路の製造方法に関する。
本発明は、半導体装置の製造方法において、半導体基
体上に素子間分離領域を形成し、この素子間分離領域の
後の工程で形成されるチャンネルストップ領域上に相当
する部分をその他の部分より薄く形成し、この素子間分
離領域を介して不純物をイオン注入して、薄く形成した
素子間分離領域の下の基体中にチャンネルストップ領域
を形成し、素子間分離領域が形成された以外の部分にウ
エル領域を形成し、次いでウエル領域に半導体素子を形
成することにより、ウエル領域、チャンネルストップ領
域の不純物濃度プロファイルを制御し、且つ製造工程を
簡単化できるようにしたものである。
体上に素子間分離領域を形成し、この素子間分離領域の
後の工程で形成されるチャンネルストップ領域上に相当
する部分をその他の部分より薄く形成し、この素子間分
離領域を介して不純物をイオン注入して、薄く形成した
素子間分離領域の下の基体中にチャンネルストップ領域
を形成し、素子間分離領域が形成された以外の部分にウ
エル領域を形成し、次いでウエル領域に半導体素子を形
成することにより、ウエル領域、チャンネルストップ領
域の不純物濃度プロファイルを制御し、且つ製造工程を
簡単化できるようにしたものである。
第２図は従来のMOS構造のLSI（大規模集積回路）の製
造例を示す。なお、同図はｎチャンネルMOSトランジス
タについて示す。
造例を示す。なお、同図はｎチャンネルMOSトランジス
タについて示す。
この例においては、先ず、第２図Ａに示すようにｎ形
のシリコン基板（１）を用意し、この基板（１）の一面
上にSiO2膜（２）を被着形成する。次に、第２図Ｂに示
すように所定パターンのホトレジスト層（３）を形成
し、このホトレジスト層（３）をマスクとしてｐ形不純
物をイオン注入してｐ形ウエル領域（４）を形成する。
次に第２図Ｃに示すように、ホトレジスト層（３）を除
去した後、ｐ形ウエル領域（４）に対応するSiO2膜
（３）上にｐ形ウエル領域（４）より小面積のSiN膜
（５）を被着形成する。次に、第２図Ｄに示すようにｐ
形ウエル領域（４）を除く他の領域上にホトレジスト層
（６）を形成し、このホトレジスト層（６）とSin膜
（５）をマスクとしてイオン注入してｐ形ウエル領域
（４）の周端表面にp+チャンネルストップ領域（７）を
形成する。次に、第２図Ｅに示すようにホトレジスト層
（６）を除去した後、LOCOS法による酸化（以下LOCOS酸
化と云う）を行って、素子間分離領域となる酸化膜（以
下LOCOS酸化膜と云う）（８）を形成する。次に第２図
Ｆに示すようにｐ形ウエル領域（４）の面上に新たにゲ
ート酸化膜（９）を形成して後、第２図Ｇに示すように
爾後形成されるｎチャンネル型MOSトランジスタの閾電
圧Vthを制御するためのマスクパターンとなるホトレジ
スト層（10）を形成し、このホトレジスト層（10）をマ
スクにしてｐ形ウエル領域（４）の表面にVth制御用不
純物（11）をイオン注入する。しかる後、ゲート酸化膜
（９）上にゲート電極（12）を形成し、且つｎ+ソース
領域（13）及びｎ+ドレイン領域（14）を形成する。斯
くして第２図Ｈに示すようにｎチャンネルMOSトランジ
スタが形成される。
のシリコン基板（１）を用意し、この基板（１）の一面
上にSiO2膜（２）を被着形成する。次に、第２図Ｂに示
すように所定パターンのホトレジスト層（３）を形成
し、このホトレジスト層（３）をマスクとしてｐ形不純
物をイオン注入してｐ形ウエル領域（４）を形成する。
次に第２図Ｃに示すように、ホトレジスト層（３）を除
去した後、ｐ形ウエル領域（４）に対応するSiO2膜
（３）上にｐ形ウエル領域（４）より小面積のSiN膜
（５）を被着形成する。次に、第２図Ｄに示すようにｐ
形ウエル領域（４）を除く他の領域上にホトレジスト層
（６）を形成し、このホトレジスト層（６）とSin膜
（５）をマスクとしてイオン注入してｐ形ウエル領域
（４）の周端表面にp+チャンネルストップ領域（７）を
形成する。次に、第２図Ｅに示すようにホトレジスト層
（６）を除去した後、LOCOS法による酸化（以下LOCOS酸
化と云う）を行って、素子間分離領域となる酸化膜（以
下LOCOS酸化膜と云う）（８）を形成する。次に第２図
Ｆに示すようにｐ形ウエル領域（４）の面上に新たにゲ
ート酸化膜（９）を形成して後、第２図Ｇに示すように
爾後形成されるｎチャンネル型MOSトランジスタの閾電
圧Vthを制御するためのマスクパターンとなるホトレジ
スト層（10）を形成し、このホトレジスト層（10）をマ
スクにしてｐ形ウエル領域（４）の表面にVth制御用不
純物（11）をイオン注入する。しかる後、ゲート酸化膜
（９）上にゲート電極（12）を形成し、且つｎ+ソース
領域（13）及びｎ+ドレイン領域（14）を形成する。斯
くして第２図Ｈに示すようにｎチャンネルMOSトランジ
スタが形成される。
上述のようにしてMOSトランジスタが製造されるが、
従来のかかる製造技術においては次のような欠点があっ
た。
従来のかかる製造技術においては次のような欠点があっ
た。
（ｉ）ｐ形ウエル領域（４）及び寄生MOSトランジスタ
のp+チャンネルストップ領域（７）の形成後にLOCOS酸
化工程が行われる。このため、この酸化時の熱（温度）
によりｐ形ウエル領域（４）の不純物が熱拡散して不純
物濃度プロファイルが変化する。又、寄生MOSトランジ
スタのp+チャンネルストップ領域（７）の不純物がLOCO
S酸化膜（８）中に奪われて表面のp+チャンネルストッ
プ領域（７）における不純物濃度プロファイルが変化し
てしまう。
のp+チャンネルストップ領域（７）の形成後にLOCOS酸
化工程が行われる。このため、この酸化時の熱（温度）
によりｐ形ウエル領域（４）の不純物が熱拡散して不純
物濃度プロファイルが変化する。又、寄生MOSトランジ
スタのp+チャンネルストップ領域（７）の不純物がLOCO
S酸化膜（８）中に奪われて表面のp+チャンネルストッ
プ領域（７）における不純物濃度プロファイルが変化し
てしまう。
（ii）各不純物領域を形成するためにマスクパターンと
なるホトレジスト層形成工程が各工程毎に必要となる。
即ち、ｐ形ウエル領域（４）を形成するためのホトレジ
スト層（３）、p+チャンネルストップ領域（７）を形成
するためのホトレジスト層（６）及びｎチャンネル型MO
Sトランジスタの閾電圧Vth制御用のホトレジスト層（1
0）の合計３回が必要となる。
なるホトレジスト層形成工程が各工程毎に必要となる。
即ち、ｐ形ウエル領域（４）を形成するためのホトレジ
スト層（３）、p+チャンネルストップ領域（７）を形成
するためのホトレジスト層（６）及びｎチャンネル型MO
Sトランジスタの閾電圧Vth制御用のホトレジスト層（1
0）の合計３回が必要となる。
本発明は、上述の欠点を解消し、不純物濃度プロファ
イルの制御を向上し、製造工程を簡単化できるようにし
た半導体装置の製造方法を提供するものである。
イルの制御を向上し、製造工程を簡単化できるようにし
た半導体装置の製造方法を提供するものである。
本発明は、半導体基体（21）上に選択的に素子間分離
領域（24）を形成し、この素子間分離領域（24）におい
て、半導体基体（21）中に後の工程で形成されるチャン
ネルストップ領域（30）上に相当する部分（24a）の厚
さt1を、それ以外の部分（24b）の厚さt2よりも薄く形
成し、素子間分離領域（24）を介して半導体基体（21）
全面に不純物をイオン注入して、薄く形成された素子間
分離領域（24a）を貫通させて基体（21）中にチャンネ
ルストップ領域（30）を形成し、素子間分離領域（24）
が形成された以外の部分にウエル領域（27）を形成する
工程と、このウエル領域（27）内に半導体素子（35）を
形成する工程とを有することを特徴とするものである。
領域（24）を形成し、この素子間分離領域（24）におい
て、半導体基体（21）中に後の工程で形成されるチャン
ネルストップ領域（30）上に相当する部分（24a）の厚
さt1を、それ以外の部分（24b）の厚さt2よりも薄く形
成し、素子間分離領域（24）を介して半導体基体（21）
全面に不純物をイオン注入して、薄く形成された素子間
分離領域（24a）を貫通させて基体（21）中にチャンネ
ルストップ領域（30）を形成し、素子間分離領域（24）
が形成された以外の部分にウエル領域（27）を形成する
工程と、このウエル領域（27）内に半導体素子（35）を
形成する工程とを有することを特徴とするものである。
上記イオン注入においては、素子間分離領域（24）の
厚い部分（24b）をマスクとして用いることができる。
厚い部分（24b）をマスクとして用いることができる。
必要に応じて閾電圧Vth制御のための不純物をイオン
注入する場合にも上記素子間分離領域（24）を介して行
うことができる。次いでウエル領域に半導体素子を形成
することにより、ウエル領域、チャンネルストップ領域
野不純物濃度プロファイルを制御し、且つ製造工程を簡
単化できるようにしたものである。
注入する場合にも上記素子間分離領域（24）を介して行
うことができる。次いでウエル領域に半導体素子を形成
することにより、ウエル領域、チャンネルストップ領域
野不純物濃度プロファイルを制御し、且つ製造工程を簡
単化できるようにしたものである。
上述の製法によれば、LOCOS酸化による素子間分離領
域（24）を形成した後、素子間分離領域の厚い部分（24
b）をマスクとして夫々イオン注入が行われ、ウエル領
域（27）及びチャンネルストップ領域（30）が形成され
る。このため、従来のようにウエル領域の不純物が再拡
散することもなく、またチャンネルストップ領域（30）
の不純物が素子間分離領域に奪われることもない、すな
わち、ウエル領域（27）及びチャンネルストップ領域
（30）の各不純物濃度プロファイルは正確に制御され
る。
域（24）を形成した後、素子間分離領域の厚い部分（24
b）をマスクとして夫々イオン注入が行われ、ウエル領
域（27）及びチャンネルストップ領域（30）が形成され
る。このため、従来のようにウエル領域の不純物が再拡
散することもなく、またチャンネルストップ領域（30）
の不純物が素子間分離領域に奪われることもない、すな
わち、ウエル領域（27）及びチャンネルストップ領域
（30）の各不純物濃度プロファイルは正確に制御され
る。
また、閾電圧Vth制御のためのイオン注入用のマスク
も、ウエル領域（27）及びチャンネルストップ領域（3
0）の形成で用いたマスク（24b）と同一のものが使え
る。従って、一つのイオン注入用マスク層で、ウエル領
域（27）の形成、チャンネルストップ領域（30）の形成
及びVth制御用の不純物注入が行えるのでマスクパター
ン形成工程が削減され、製造工程が簡単化される。
も、ウエル領域（27）及びチャンネルストップ領域（3
0）の形成で用いたマスク（24b）と同一のものが使え
る。従って、一つのイオン注入用マスク層で、ウエル領
域（27）の形成、チャンネルストップ領域（30）の形成
及びVth制御用の不純物注入が行えるのでマスクパター
ン形成工程が削減され、製造工程が簡単化される。
以下、第１図を用いて本発明によるMOS構造のLSIの製
造方法の一例を説明する。なお、本例はｎチャンネル型
MOSトランジスタについて説明する。
造方法の一例を説明する。なお、本例はｎチャンネル型
MOSトランジスタについて説明する。
本例においては、素子間分離領域となるLOCOS酸化膜
（24）を後に形成されるチャンネルストップ領域（30）
上に相当する部分（24a）では小なる厚さt1とし、それ
以外の部分（24b）では第成る厚さt2となるように形成
し、ｎ形シリコン基板（21）の素子形成領域に対応する
部分上にゲート酸化膜（25）を形成する。しかる後、LO
COS酸化膜（24）の厚さt2の部分（24b）をマスクとして
ｐ形不純物（28）をイオン注入してｐ形ウエル領域（2
7）を形成する。（第１図Ａ参照）。
（24）を後に形成されるチャンネルストップ領域（30）
上に相当する部分（24a）では小なる厚さt1とし、それ
以外の部分（24b）では第成る厚さt2となるように形成
し、ｎ形シリコン基板（21）の素子形成領域に対応する
部分上にゲート酸化膜（25）を形成する。しかる後、LO
COS酸化膜（24）の厚さt2の部分（24b）をマスクとして
ｐ形不純物（28）をイオン注入してｐ形ウエル領域（2
7）を形成する。（第１図Ａ参照）。
次に、第１図Ｂに示すように、LOCOS酸化膜（24）の
厚さt2の部分（24b）をマスクとしてｐ形不純物（29）
をイオン注入してLOCOS酸化膜の端部（24a）下のｐ形ウ
エル領域（27）表面にp+チャンネルストップ領域（30）
を形成する。また、部分（24b）をマスクにしてｐ形ウ
エル領域（27）表面に所要の不純物（31）をイオン注入
して閾電圧Vthの制御を行う。
厚さt2の部分（24b）をマスクとしてｐ形不純物（29）
をイオン注入してLOCOS酸化膜の端部（24a）下のｐ形ウ
エル領域（27）表面にp+チャンネルストップ領域（30）
を形成する。また、部分（24b）をマスクにしてｐ形ウ
エル領域（27）表面に所要の不純物（31）をイオン注入
して閾電圧Vthの制御を行う。
しかる後、ゲート酸化膜（25）上にゲート電極（32）
を形成し、またn+ソース領域（33）及びn+ドレイン領域
（34）を形成して第１図Ｃに示すｎチャンネル形MOSト
ランジスタ（35）を得る。
を形成し、またn+ソース領域（33）及びn+ドレイン領域
（34）を形成して第１図Ｃに示すｎチャンネル形MOSト
ランジスタ（35）を得る。
かかる製法によれば、LOCOS酸化膜（24）の形成後に
ｐ形ウエル領域（27）を形成し、次にp+チャンネルスト
ップ領域（30）を形成するので、従来のようにLOCOS酸
化時の熱によるｐ形ウエル領域（27）の不純物の熱拡
散、或いはチャンネルストップ領域（30）の不純物がLO
COS酸化膜に奪われて不純物濃度プロファイルが変化す
る等の問題は全く生じない。従って、ｐ形ウエル領域
（27）及びp+チャンネルストップ領域（30）の制御を向
上することができる。又、マスクパターン成形工程が減
るので、第２図に示す従来法に比して製造工程が簡単化
される。
ｐ形ウエル領域（27）を形成し、次にp+チャンネルスト
ップ領域（30）を形成するので、従来のようにLOCOS酸
化時の熱によるｐ形ウエル領域（27）の不純物の熱拡
散、或いはチャンネルストップ領域（30）の不純物がLO
COS酸化膜に奪われて不純物濃度プロファイルが変化す
る等の問題は全く生じない。従って、ｐ形ウエル領域
（27）及びp+チャンネルストップ領域（30）の制御を向
上することができる。又、マスクパターン成形工程が減
るので、第２図に示す従来法に比して製造工程が簡単化
される。
尚、上例ではｎチャンネル型MOSトランジスタについ
て説明したが、本製法はｐチャンネル型MOSトランジス
タ、相補性MOSトランジスタ等においても適用できるも
のである。
て説明したが、本製法はｐチャンネル型MOSトランジス
タ、相補性MOSトランジスタ等においても適用できるも
のである。
本発明によれば、素子間分離領域を形成した後に、ウ
エル領域、チャンネルストップ領域等をイオン注入で形
成することにより、従来のような素子間分離領域形成時
におけるウエル領域、チャンネルストップ領域の不純物
濃度プロファイルが変化するという問題点は解決され、
ウエル領域及びチャンネルストップ領域の不純物濃度プ
ロファイルの制御を向上することができる。
エル領域、チャンネルストップ領域等をイオン注入で形
成することにより、従来のような素子間分離領域形成時
におけるウエル領域、チャンネルストップ領域の不純物
濃度プロファイルが変化するという問題点は解決され、
ウエル領域及びチャンネルストップ領域の不純物濃度プ
ロファイルの制御を向上することができる。
また同一マスクを用いてウエル領域及びチャンネルス
トップ領域の形成ができるので製造工程を簡単化するこ
とができる。
トップ領域の形成ができるので製造工程を簡単化するこ
とができる。
従って、本製法は特にMOS構造のLSIの製造に適用して
好適ならしめるものである。
好適ならしめるものである。
第１図Ａ〜Ｃは本発明による半導体装置の製造方法の一
例を示す製造工程図、第２図Ａ〜Ｈは従来の半導体装置
の製造方法の例を示す製造工程図である。 （21）はｎ形シリコン基板、（22）はSiO2膜、（23）は
SiN膜、（24）はLOCOS酸化膜、（27）はｐ形ウエル領
域、（30）はp+チャンネルストップ領域、（31）はVth
制御用不純物である。
例を示す製造工程図、第２図Ａ〜Ｈは従来の半導体装置
の製造方法の例を示す製造工程図である。 （21）はｎ形シリコン基板、（22）はSiO2膜、（23）は
SiN膜、（24）はLOCOS酸化膜、（27）はｐ形ウエル領
域、（30）はp+チャンネルストップ領域、（31）はVth
制御用不純物である。
Claims (1)
- 【請求項１】半導体基体上に選択的に素子間分離領域を
形成し、該素子間分離領域において、該半導体基体中に
後の工程で形成されるチャンネルストップ領域上に相当
する部分の厚さを、それ以外の部分の厚さよりも薄く形
成し、 上記素子間分離領域を介して上記半導体基体全面に不純
物をイオン注入して、上記薄く形成された素子間分離領
域を貫通させて上記基体中にチャンネルストップ領域を
形成し、上記素子間分離領域が形成された以外の部分に
ウエル領域を形成する工程と、 上記ウエル領域内に半導体素子を形成する工程とを有す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046620A JP2727552B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046620A JP2727552B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220858A JPH01220858A (ja) | 1989-09-04 |
| JP2727552B2 true JP2727552B2 (ja) | 1998-03-11 |
Family
ID=12752337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046620A Expired - Fee Related JP2727552B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727552B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2745228B2 (ja) * | 1989-04-05 | 1998-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH03222480A (ja) * | 1990-01-29 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH07201974A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH08125180A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS62149163A (ja) * | 1985-08-30 | 1987-07-03 | Nec Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JP2724459B2 (ja) * | 1987-06-05 | 1998-03-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
-
1988
- 1988-02-29 JP JP63046620A patent/JP2727552B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220858A (ja) | 1989-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |