JPS6257242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6257242A JPS6257242A JP60197421A JP19742185A JPS6257242A JP S6257242 A JPS6257242 A JP S6257242A JP 60197421 A JP60197421 A JP 60197421A JP 19742185 A JP19742185 A JP 19742185A JP S6257242 A JPS6257242 A JP S6257242A
- Authority
- JP
- Japan
- Prior art keywords
- vth
- channel
- channels
- phosphorus ions
- implanted
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、０ＭＯ８素子の製造方法に関する。
本発明は、０ＭＯ８素子に於いて、Ｐチャネル及びＮチ
ャネル素子で、各々、異なるＶｔｈを必要とする場合、
−回のフォト工程と、−回のイオン打込工程で、Ｐ及び
Ｎチャネル合せ、４水準のＶｔｈを調整することを可能
とするものである。
ャネル素子で、各々、異なるＶｔｈを必要とする場合、
−回のフォト工程と、−回のイオン打込工程で、Ｐ及び
Ｎチャネル合せ、４水準のＶｔｈを調整することを可能
とするものである。
Ｖｔｈを、Ｐチャネル２水準、Ｎチャネル２水準設定す
る場合、従来例（第２図）をもって説明する。Ｐ型シリ
コン基板２０１の一部に、Ｎ型基板領域２０２を形成し
、素子分離用酸化膜２０３を介してＰ及びＮチャネル領
域を区分けし、ゲート酸化膜２０４を形成する。次に、
Ｐチャネルの所望する一部を開口し、レジスト２０５を
パターン形成する。ここで、Ｐチャネルの所望するトラ
ンジスタのＶｔｈを上げるため、リンイオン２０６を、
３〜９ Ｘ １０ ”ｃｒｒｒ”の範囲でイオン注入す
る。次に、Ｎチャネルの所望する一部を開口し、レジス
ト２０７をパターン形成し１． ｖ ｔ ｈを上げるた
め、リンイオン２０８を、５〜９Ｘ１．０１１イオン注
入する。。
る場合、従来例（第２図）をもって説明する。Ｐ型シリ
コン基板２０１の一部に、Ｎ型基板領域２０２を形成し
、素子分離用酸化膜２０３を介してＰ及びＮチャネル領
域を区分けし、ゲート酸化膜２０４を形成する。次に、
Ｐチャネルの所望する一部を開口し、レジスト２０５を
パターン形成する。ここで、Ｐチャネルの所望するトラ
ンジスタのＶｔｈを上げるため、リンイオン２０６を、
３〜９ Ｘ １０ ”ｃｒｒｒ”の範囲でイオン注入す
る。次に、Ｎチャネルの所望する一部を開口し、レジス
ト２０７をパターン形成し１． ｖ ｔ ｈを上げるた
め、リンイオン２０８を、５〜９Ｘ１．０１１イオン注
入する。。
その後、ゲート電極２１１を形成し、Ｐチャネルソース
・ドレイン拡散層２１２及びＮチャネルソース・ドレイ
ン拡散層２１５を形成する。さらに層間絶縁膜２１４．
ＡＬ電極配線２１５を形成しＯＭＯＳ素子は、形成され
る。ここで、先程、Ｐチャネル領域で、リンイオンが注
入されたトランジスタ２０９は、リンイオンが注入され
ていないＰチャネルトラ１ンジスタに比べＶｔｈは高く
なるし、又同様に、Ｎチャネル領域で、リンイオンが注
入されたトランジスタ２１０は、リンイオンが未注入の
トランジスタに比べＶｔｈは下がる。このように、Ｐ及
びＮチャネル各々２水準のＶｔｈを得ようとした場合、
従来例では、フォト工程を２回、イオン注入工程を、２
回行なう必要があった。
・ドレイン拡散層２１２及びＮチャネルソース・ドレイ
ン拡散層２１５を形成する。さらに層間絶縁膜２１４．
ＡＬ電極配線２１５を形成しＯＭＯＳ素子は、形成され
る。ここで、先程、Ｐチャネル領域で、リンイオンが注
入されたトランジスタ２０９は、リンイオンが注入され
ていないＰチャネルトラ１ンジスタに比べＶｔｈは高く
なるし、又同様に、Ｎチャネル領域で、リンイオンが注
入されたトランジスタ２１０は、リンイオンが未注入の
トランジスタに比べＶｔｈは下がる。このように、Ｐ及
びＮチャネル各々２水準のＶｔｈを得ようとした場合、
従来例では、フォト工程を２回、イオン注入工程を、２
回行なう必要があった。
〔発明が解決しようとする問題点及び目的〕そこで、本
発明は、従来、Ｐ及びＮチャネル別々に行なっていた、
Ｖｔｈのコントロールヲ、−回の、フォト工程と、−回
のイオン注入工程で達成し得るものである。
発明は、従来、Ｐ及びＮチャネル別々に行なっていた、
Ｖｔｈのコントロールヲ、−回の、フォト工程と、−回
のイオン注入工程で達成し得るものである。
リンイオン注入工程をＰ及びＮチャネル同時に、行なう
ことにより、工程の削減。
ことにより、工程の削減。
〔実施例〕
実施例をもって、本発明を説明する。第１図が実施例で
ある。Ｐ型シリコン基板１０１に、Ｎ型不純物領域１０
２を形成し、チャネル分離用酸化膜１０３を形成後、ゲ
ート酸化膜１０４を形成する。次にＰ及びＮチャネルの
所望する部分に、開口したレジストパターン１０５を形
成する。このレジストパターン１０５を、マスクにリン
イオン１０６を、本例では４ Ｘ １０ ”ｃｍ−”イ
オン注入した。このとき、Ｐ型シリコン基板１０１及び
Ｎ型不純物領域１０２の不純物濃度と、リンイオン１０
６の注入量とで、所望のＶｔｈが、得られるよう基板濃
度及び不純物濃度を調整する。この後、ゲート電極１１
１を形成し、ソース・ドレイン拡散層１ｏ９，１１０を
形成した。さらに、層間絶縁膜１１２を形成し、ＡＬ電
極１１３を形成した。ここで、先程Ｐチャネルで、リン
イオンが注入されたトランジスタ１０７は、他のトラン
ジスタに比べ、Ｖｔｈは下がる。（例−０，５Ｖ −）
−０，９Ｖ）又、Ｎチャネルで、リンイオンの注入さ
れたトランジスタ１０日は、他の未注入のＮチャネルト
ランジスタに比べ、Ｖｔｈは下がる。
ある。Ｐ型シリコン基板１０１に、Ｎ型不純物領域１０
２を形成し、チャネル分離用酸化膜１０３を形成後、ゲ
ート酸化膜１０４を形成する。次にＰ及びＮチャネルの
所望する部分に、開口したレジストパターン１０５を形
成する。このレジストパターン１０５を、マスクにリン
イオン１０６を、本例では４ Ｘ １０ ”ｃｍ−”イ
オン注入した。このとき、Ｐ型シリコン基板１０１及び
Ｎ型不純物領域１０２の不純物濃度と、リンイオン１０
６の注入量とで、所望のＶｔｈが、得られるよう基板濃
度及び不純物濃度を調整する。この後、ゲート電極１１
１を形成し、ソース・ドレイン拡散層１ｏ９，１１０を
形成した。さらに、層間絶縁膜１１２を形成し、ＡＬ電
極１１３を形成した。ここで、先程Ｐチャネルで、リン
イオンが注入されたトランジスタ１０７は、他のトラン
ジスタに比べ、Ｖｔｈは下がる。（例−０，５Ｖ −）
−０，９Ｖ）又、Ｎチャネルで、リンイオンの注入さ
れたトランジスタ１０日は、他の未注入のＮチャネルト
ランジスタに比べ、Ｖｔｈは下がる。
従来、Ｐ及びＮチャネルを各々２水準のＶｔｈを得よう
とした場合、フォト工程を２回、イオン注入工程を２回
必要としていたのに対し、本発明ではフォト工程、イオ
ン注入工程各−回で達成できる。
とした場合、フォト工程を２回、イオン注入工程を２回
必要としていたのに対し、本発明ではフォト工程、イオ
ン注入工程各−回で達成できる。
第１図（α）、（ｂ）は、本発明の実施例工程断面図で
あり、レジタ）１０５ 、イオン注入１０６である。 第２図（α）〜（Ｃ）は、従来例の工程断面図で、２０
５が第２レジストパターン、２０７が第２レジストパタ
ーン、２０６が、第１イオン注入工程、２０８が、第２
イオン注入工程を示す。 以上
あり、レジタ）１０５ 、イオン注入１０６である。 第２図（α）〜（Ｃ）は、従来例の工程断面図で、２０
５が第２レジストパターン、２０７が第２レジストパタ
ーン、２０６が、第１イオン注入工程、２０８が、第２
イオン注入工程を示す。 以上
Claims (1)
- 相補型金属酸化膜半導体装置（以下ＣＭＯＳと記す）の
、スレッショード電圧（以下Ｖｔｈと記す）を、調整す
るイオン注入工程に於いて、Ｐチャネル領域とＮチャネ
ル領域各々の一部分をレジスト被覆し、Ｎ型不純物をイ
オン注入することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197421A JPS6257242A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197421A JPS6257242A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257242A true JPS6257242A (ja) | 1987-03-12 |
Family
ID=16374235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197421A Pending JPS6257242A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223651A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5989949A (en) * | 1996-06-29 | 1999-11-23 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a complementary metal-oxide semiconductor device |
-
1985
- 1985-09-06 JP JP60197421A patent/JPS6257242A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223651A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5989949A (en) * | 1996-06-29 | 1999-11-23 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a complementary metal-oxide semiconductor device |
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