JPH0536917A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPH0536917A JPH0536917A JP3212728A JP21272891A JPH0536917A JP H0536917 A JPH0536917 A JP H0536917A JP 3212728 A JP3212728 A JP 3212728A JP 21272891 A JP21272891 A JP 21272891A JP H0536917 A JPH0536917 A JP H0536917A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【目的】工程が簡単であり、しかも素子分離領域におけ
るパンチスルーに対する余裕を大きくすることができる
にも拘らず、ゲートスイング等を小さくする。 【構成】Pウェル33を形成するための不純物21とN
チャネルストッパ34を形成するための不純物22とを
Nチャネル領域16に対して順次にイオン注入し、次
に、Nウェル31を形成するための不純物24とPチャ
ネルストッパ32を形成するための不純物25とをPチ
ャネル領域14に対して順次にイオン注入し、これらの
不純物21、22、24、25を熱処理で拡散させた
後、閾値電圧を調整するためのボロン35をイオン注入
する。このため、ボロン35の拡散が抑制される。
るパンチスルーに対する余裕を大きくすることができる
にも拘らず、ゲートスイング等を小さくする。 【構成】Pウェル33を形成するための不純物21とN
チャネルストッパ34を形成するための不純物22とを
Nチャネル領域16に対して順次にイオン注入し、次
に、Nウェル31を形成するための不純物24とPチャ
ネルストッパ32を形成するための不純物25とをPチ
ャネル領域14に対して順次にイオン注入し、これらの
不純物21、22、24、25を熱処理で拡散させた
後、閾値電圧を調整するためのボロン35をイオン注入
する。このため、ボロン35の拡散が抑制される。
Description
【0001】
【産業上の利用分野】本発明は、第1導電型領域と第2
導電型領域とを有する相補型半導体装置の製造方法に関
するものである。
導電型領域とを有する相補型半導体装置の製造方法に関
するものである。
【0002】
【従来の技術】相補型半導体装置であるCMOS−LS
Iの製造に際して、素子分離用の絶縁膜を形成した後
に、ウェルを形成するための不純物のイオン注入とその
ウェルにおけるチャネルストッパを形成するための不純
物のイオン注入とを素子分離用の絶縁膜を介して行い、
更に、閾値電圧を調整するための不純物のイオン注入を
引き続いて行う方法が報告されている(例えば、IED
M88、pp100−103(1988))。
Iの製造に際して、素子分離用の絶縁膜を形成した後
に、ウェルを形成するための不純物のイオン注入とその
ウェルにおけるチャネルストッパを形成するための不純
物のイオン注入とを素子分離用の絶縁膜を介して行い、
更に、閾値電圧を調整するための不純物のイオン注入を
引き続いて行う方法が報告されている(例えば、IED
M88、pp100−103(1988))。
【0003】この方法を用いれば、イオン注入のエネル
ギを適当に選ぶことによって、Nチャネル領域のイオン
注入とPチャネル領域のイオン注入とを合計2枚のマス
キング工程で行うことができるので、工程が簡単であ
る。
ギを適当に選ぶことによって、Nチャネル領域のイオン
注入とPチャネル領域のイオン注入とを合計2枚のマス
キング工程で行うことができるので、工程が簡単であ
る。
【0004】
【発明が解決しようとする課題】ところで、素子分離用
の絶縁膜の膜厚にばらつきがあっても寄生MOSトラン
ジスタの十分な閾値電圧を得て、素子分離領域における
パンチスルーに対する余裕を大きくするためには、ウェ
ルを形成するための不純物とチャネルストッパを形成す
るための不純物とのプロファイルを、半導体基板の深さ
方向へある程度広くする必要がある。このため、例えば
N2 雰囲気中で950℃、60分程度の熱処理を行う必
要がある。
の絶縁膜の膜厚にばらつきがあっても寄生MOSトラン
ジスタの十分な閾値電圧を得て、素子分離領域における
パンチスルーに対する余裕を大きくするためには、ウェ
ルを形成するための不純物とチャネルストッパを形成す
るための不純物とのプロファイルを、半導体基板の深さ
方向へある程度広くする必要がある。このため、例えば
N2 雰囲気中で950℃、60分程度の熱処理を行う必
要がある。
【0005】一方、ゲートスイングを小さくし、また特
にPチャネルトランジスタの短チャネル効果を抑制する
ためには、閾値電圧を調整するための不純物のプロファ
イルを半導体基板の深さ方向へ狭くして、半導体基板の
表面の不純物濃度のみを効果的に上昇させる必要があ
る。このため、上述のN2 雰囲気中での950℃、60
分程度の熱処理では多過ぎる。
にPチャネルトランジスタの短チャネル効果を抑制する
ためには、閾値電圧を調整するための不純物のプロファ
イルを半導体基板の深さ方向へ狭くして、半導体基板の
表面の不純物濃度のみを効果的に上昇させる必要があ
る。このため、上述のN2 雰囲気中での950℃、60
分程度の熱処理では多過ぎる。
【0006】従って、既述の従来例では、素子分離領域
におけるパンチスルーに対する余裕を大きくすること
と、ゲートスイングを小さくすること等との両方の要求
を同時には満足させることができず、両者のトレードオ
フが必要であった。
におけるパンチスルーに対する余裕を大きくすること
と、ゲートスイングを小さくすること等との両方の要求
を同時には満足させることができず、両者のトレードオ
フが必要であった。
【0007】
【課題を解決するための手段】本発明による相補型半導
体装置の製造方法は、第1導電型領域33を形成すべき
領域16に、この第1導電型領域33を形成するための
不純物21とこの第1導電型領域33におけるチャネル
ストッパ34を形成するための不純物22とを導入する
工程と、第2導電型領域31を形成すべき領域14に、
この第2導電型領域31を形成するための不純物24と
この第2導電型領域31におけるチャネルストッパ32
を形成するための不純物25とを導入する工程と、導入
した前記不純物21、22、24、25を拡散させるた
めの熱処理を行う工程と、前記熱処理の後に、前記第1
及び第2導電型領域31、33の全面に、閾値電圧を調
整するための不純物35を導入する工程とを具備してい
る。
体装置の製造方法は、第1導電型領域33を形成すべき
領域16に、この第1導電型領域33を形成するための
不純物21とこの第1導電型領域33におけるチャネル
ストッパ34を形成するための不純物22とを導入する
工程と、第2導電型領域31を形成すべき領域14に、
この第2導電型領域31を形成するための不純物24と
この第2導電型領域31におけるチャネルストッパ32
を形成するための不純物25とを導入する工程と、導入
した前記不純物21、22、24、25を拡散させるた
めの熱処理を行う工程と、前記熱処理の後に、前記第1
及び第2導電型領域31、33の全面に、閾値電圧を調
整するための不純物35を導入する工程とを具備してい
る。
【0008】
【作用】本発明による相補型半導体装置の製造方法で
は、各導電型領域31、33を形成するための不純物2
1、24とその導電型領域31、33におけるチャネル
ストッパ32、34を形成するための不純物22、25
とを一時に導入しており、しかも閾値電圧を調整するた
めの不純物35を両方の導電型領域31、33の全面に
導入しているので、これらの不純物21、22、24、
25、35の導入を合計2枚のマスキング工程で行うこ
とができる。
は、各導電型領域31、33を形成するための不純物2
1、24とその導電型領域31、33におけるチャネル
ストッパ32、34を形成するための不純物22、25
とを一時に導入しており、しかも閾値電圧を調整するた
めの不純物35を両方の導電型領域31、33の全面に
導入しているので、これらの不純物21、22、24、
25、35の導入を合計2枚のマスキング工程で行うこ
とができる。
【0009】また、各導電型領域31、33及びチャネ
ルストッパ32、34を形成するための不純物21、2
2、24、25を熱処理によって拡散させているので、
素子分離領域におけるパンチスルーに対する余裕を大き
くすることができる。
ルストッパ32、34を形成するための不純物21、2
2、24、25を熱処理によって拡散させているので、
素子分離領域におけるパンチスルーに対する余裕を大き
くすることができる。
【0010】そして更に、閾値電圧を調整するための不
純物35の導入は上記熱処理の後に行っているので、こ
の不純物35の拡散を抑制することができる。
純物35の導入は上記熱処理の後に行っているので、こ
の不純物35の拡散を抑制することができる。
【0011】
【実施例】以下、本発明の一実施例を、図1を参照しな
がら説明する。
がら説明する。
【0012】本実施例では、図1(a)に示す様に、半
導体基板11の素子分離領域の表面にLOCOS酸化膜
12を形成し、素子活性領域の表面にはパッド酸化膜
(図示せず)を除去した後に犠牲酸化膜13を形成す
る。犠牲酸化膜13は、後のイオン注入によって半導体
基板11が損傷を受けたり、フォトレジストの除去時に
半導体基板11に汚染が導入されたりするのを防止する
ためのものである。
導体基板11の素子分離領域の表面にLOCOS酸化膜
12を形成し、素子活性領域の表面にはパッド酸化膜
(図示せず)を除去した後に犠牲酸化膜13を形成す
る。犠牲酸化膜13は、後のイオン注入によって半導体
基板11が損傷を受けたり、フォトレジストの除去時に
半導体基板11に汚染が導入されたりするのを防止する
ためのものである。
【0013】次に、図1(b)に示す様に、Pチャネル
領域14のみをフォトレジスト15で覆い、Nチャネル
領域16の半導体基板11中に、Pウェルを形成するた
めの不純物21と、Nチャネルストッパを形成するため
の不純物22とを、順次にイオン注入する。
領域14のみをフォトレジスト15で覆い、Nチャネル
領域16の半導体基板11中に、Pウェルを形成するた
めの不純物21と、Nチャネルストッパを形成するため
の不純物22とを、順次にイオン注入する。
【0014】次に、図1(c)に示す様に、フォトレジ
スト15を除去し、今度はNチャネル領域16のみをフ
ォトレジスト23で覆う。そして、Pチャネル領域14
の半導体基板11中に、Nウェルを形成するための不純
物24と、Pチャネルストッパを形成するための不純物
25と、PチャネルMOSトランジスタの短チャネル効
果を抑制するための不純物26と、PチャネルMOSト
ランジスタの閾値電圧を調整するための不純物27と
を、順次にイオン注入する。
スト15を除去し、今度はNチャネル領域16のみをフ
ォトレジスト23で覆う。そして、Pチャネル領域14
の半導体基板11中に、Nウェルを形成するための不純
物24と、Pチャネルストッパを形成するための不純物
25と、PチャネルMOSトランジスタの短チャネル効
果を抑制するための不純物26と、PチャネルMOSト
ランジスタの閾値電圧を調整するための不純物27と
を、順次にイオン注入する。
【0015】なお、不純物26のイオン注入は、ディー
プイオンインプラと称されており、NチャネルMOSト
ランジスタよりもPチャネルMOSトランジスタで短チ
ャネル効果が生じ易いので行っている。従って、不純物
26のイオン注入は必ずしも必要ではない。
プイオンインプラと称されており、NチャネルMOSト
ランジスタよりもPチャネルMOSトランジスタで短チ
ャネル効果が生じ易いので行っている。従って、不純物
26のイオン注入は必ずしも必要ではない。
【0016】また、不純物27のイオン注入は、後述す
る図1(e)の工程における閾値電圧を調整するための
イオン注入では例えばNチャネルMOSトランジスタの
0.8V及びPチャネルMOSトランジスタの−0.8
Vという閾値電圧の設定値に対してPチャネルMOSト
ランジスタでドーズ量が不足する場合のために、その不
足分だけ行っている。従って、NチャネルMOSトラン
ジスタでドーズ量が不足する場合はNチャネル領域16
に対してこのイオン注入を行い、過不足がない場合はこ
のイオン注入は不要である。
る図1(e)の工程における閾値電圧を調整するための
イオン注入では例えばNチャネルMOSトランジスタの
0.8V及びPチャネルMOSトランジスタの−0.8
Vという閾値電圧の設定値に対してPチャネルMOSト
ランジスタでドーズ量が不足する場合のために、その不
足分だけ行っている。従って、NチャネルMOSトラン
ジスタでドーズ量が不足する場合はNチャネル領域16
に対してこのイオン注入を行い、過不足がない場合はこ
のイオン注入は不要である。
【0017】次に、フォトレジスト23を除去してか
ら、例えばN2 雰囲気中で950℃、60分程度の熱処
理を行うことによって、図1(d)に示す様に、不純物
21、22、24、25のプロファイルを半導体基板1
1の深さ方向へ広くする。この結果、Pチャネル領域1
4にNウェル31とPチャネルストッパ32とが形成さ
れ、Nチャネル領域16にPウェル33とNチャネルス
トッパ34とが形成される。
ら、例えばN2 雰囲気中で950℃、60分程度の熱処
理を行うことによって、図1(d)に示す様に、不純物
21、22、24、25のプロファイルを半導体基板1
1の深さ方向へ広くする。この結果、Pチャネル領域1
4にNウェル31とPチャネルストッパ32とが形成さ
れ、Nチャネル領域16にPウェル33とNチャネルス
トッパ34とが形成される。
【0018】次に、図1(e)に示す様に、閾値電圧を
調整するための例えばボロン35を半導体基板11の全
面にイオン注入する。イオン注入したボロン35に対し
ては、特別な熱処理は不要である。その後、犠牲酸化膜
13を除去し、この犠牲酸化膜13の代わりにゲート酸
化膜(図示せず)を形成し、更にPチャネルMOSトラ
ンジスタやNチャネルMOSトランジスタ等を形成す
る。
調整するための例えばボロン35を半導体基板11の全
面にイオン注入する。イオン注入したボロン35に対し
ては、特別な熱処理は不要である。その後、犠牲酸化膜
13を除去し、この犠牲酸化膜13の代わりにゲート酸
化膜(図示せず)を形成し、更にPチャネルMOSトラ
ンジスタやNチャネルMOSトランジスタ等を形成す
る。
【0019】以上の様な本実施例では、PチャネルMO
Sトランジスタ及びNチャネルMOSトランジスタの閾
値電圧を調整するために不純物27、35を用いている
が、既述の様に不純物27は差分のドーズ量しかイオン
注入しておらず、ドーズ量の大部分が不純物35であ
る。そして、この不純物35を図1(d)の熱処理工程
の後にイオン注入しているので、不純物35のプロファ
イルの広がりが抑制されている。
Sトランジスタ及びNチャネルMOSトランジスタの閾
値電圧を調整するために不純物27、35を用いている
が、既述の様に不純物27は差分のドーズ量しかイオン
注入しておらず、ドーズ量の大部分が不純物35であ
る。そして、この不純物35を図1(d)の熱処理工程
の後にイオン注入しているので、不純物35のプロファ
イルの広がりが抑制されている。
【0020】
【発明の効果】本発明による相補型半導体装置の製造方
法では、各導電型領域及びチャネルストッパを形成する
ための不純物と閾値電圧を調整するための不純物との導
入を合計2枚のマスキング工程で行うことができるので
工程が簡単であり、しかも素子分離領域におけるパンチ
スルーに対する余裕を大きくすることができるにも拘ら
ず、閾値電圧を調整するための不純物の拡散を抑制して
いるのでゲートスイングを小さくし特にPチャネルトラ
ンジスタの短チャネル効果を抑制することができる。
法では、各導電型領域及びチャネルストッパを形成する
ための不純物と閾値電圧を調整するための不純物との導
入を合計2枚のマスキング工程で行うことができるので
工程が簡単であり、しかも素子分離領域におけるパンチ
スルーに対する余裕を大きくすることができるにも拘ら
ず、閾値電圧を調整するための不純物の拡散を抑制して
いるのでゲートスイングを小さくし特にPチャネルトラ
ンジスタの短チャネル効果を抑制することができる。
【図1】本発明の一実施例を順次に示す側断面図であ
る。
る。
14 Pチャネル領域 16 Nチャネル領域 21 不純物 22 不純物 24 不純物 25 不純物 31 Nウェル 32 Pチャネルストッパ 33 Pウェル 34 Nチャネルストッパ 35 ボロン
Claims (1)
- 【特許請求の範囲】 【請求項1】第1導電型領域と第2導電型領域とを有す
る相補型半導体装置の製造方法において、 前記第1導電型領域を形成すべき領域に、この第1導電
型領域を形成するための不純物とこの第1導電型領域に
おけるチャネルストッパを形成するための不純物とを導
入する工程と、 前記第2導電型領域を形成すべき領域に、この第2導電
型領域を形成するための不純物とこの第2導電型領域に
おけるチャネルストッパを形成するための不純物とを導
入する工程と、 導入した前記不純物を拡散させるための熱処理を行う工
程と、 前記熱処理の後に、前記第1及び第2導電型領域の全面
に、閾値電圧を調整するための不純物を導入する工程と
を具備する相補型半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3212728A JP2697392B2 (ja) | 1991-07-30 | 1991-07-30 | 相補型半導体装置の製造方法 |
KR1019920012414A KR100238703B1 (ko) | 1991-07-30 | 1992-07-13 | 상보형 반도체장치의 제조방법 |
US07/918,683 US5283200A (en) | 1991-07-30 | 1992-07-27 | Method of fabricating complementary semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3212728A JP2697392B2 (ja) | 1991-07-30 | 1991-07-30 | 相補型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0536917A true JPH0536917A (ja) | 1993-02-12 |
JP2697392B2 JP2697392B2 (ja) | 1998-01-14 |
Family
ID=16627454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3212728A Expired - Fee Related JP2697392B2 (ja) | 1991-07-30 | 1991-07-30 | 相補型半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5283200A (ja) |
JP (1) | JP2697392B2 (ja) |
KR (1) | KR100238703B1 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
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