JPS60263468A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60263468A JPS60263468A JP12037584A JP12037584A JPS60263468A JP S60263468 A JPS60263468 A JP S60263468A JP 12037584 A JP12037584 A JP 12037584A JP 12037584 A JP12037584 A JP 12037584A JP S60263468 A JPS60263468 A JP S60263468A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ８型半
導体装置の製造方法の改良に関する。
導体装置の製造方法の改良に関する。
近年、ＭＯ８型半導体集積回路においては高密度化、高
速化が急速に進んでいる。かかる集積回路では、ダート
長の微細化がなされているが、それに伴ってショートチ
ャンネル効果やブレークダウン電圧が問題となる。
速化が急速に進んでいる。かかる集積回路では、ダート
長の微細化がなされているが、それに伴ってショートチ
ャンネル効果やブレークダウン電圧が問題となる。
このような問題を改善するＭＯ８型半導体装置の製造方
法として、５ｅｉｋｌ Ｏｇｕｒａ ｅｔａｌ ”ＡＨ
ＡＬＦＭＩＣＲＯＭＯＳＦＥＴ ＵＳＩＮＧ ＤＵＢＬ
Ｅ ＩＭＰＬＡＮＴＢＤ ＬＤＤ”ＩＥＤＭ’８２．ｐ
ｐ７１８〜７２１が提案されている。これを第２図（ａ
） 、 （ｂ）を参照して以下に説明する。
法として、５ｅｉｋｌ Ｏｇｕｒａ ｅｔａｌ ”ＡＨ
ＡＬＦＭＩＣＲＯＭＯＳＦＥＴ ＵＳＩＮＧ ＤＵＢＬ
Ｅ ＩＭＰＬＡＮＴＢＤ ＬＤＤ”ＩＥＤＭ’８２．ｐ
ｐ７１８〜７２１が提案されている。これを第２図（ａ
） 、 （ｂ）を参照して以下に説明する。
まず、ｐ型シリコン基板１表面に素子分離領域としての
フィールド酸化膜２を選択的に形成した後、フィールド
酸化膜２で分離された基板１の島領域に熱酸化膜３を形
成する。つづいて、全面に不純物ドーノ多結晶シリコン
膜を堆積し、パターニングしてダート電極４を形成した
後、該ダート電極４及びフィールド酸化膜２をマスクと
してｐ型不純物をイオン注入して島領域にｐ型領域５１
ｅ５２を形成し、更に同ｙ−ト電極４等をマスクとして
島領域に該ｐ型領域よ多接合深さが浅い低濃度のｎ型領
域６１ｅ６２を形成する（第２図（、）図示）。
フィールド酸化膜２を選択的に形成した後、フィールド
酸化膜２で分離された基板１の島領域に熱酸化膜３を形
成する。つづいて、全面に不純物ドーノ多結晶シリコン
膜を堆積し、パターニングしてダート電極４を形成した
後、該ダート電極４及びフィールド酸化膜２をマスクと
してｐ型不純物をイオン注入して島領域にｐ型領域５１
ｅ５２を形成し、更に同ｙ−ト電極４等をマスクとして
島領域に該ｐ型領域よ多接合深さが浅い低濃度のｎ型領
域６１ｅ６２を形成する（第２図（、）図示）。
次いで、ダート電極４をマスクとして熱酸化膜３を選択
的にエツチングしてダート酸化膜７を形成し、更に全面
にＣＶＤ−８ｉＯ２膜を堆積した後、リアクティブイオ
ンエツチング（ＲＩＥ ）法によ、Ｉｃｖｎ−ｓｔｏ□
膜をその膜厚程度エツチングしてダート電極４の側面に
スペーサ８を形成する。
的にエツチングしてダート酸化膜７を形成し、更に全面
にＣＶＤ−８ｉＯ２膜を堆積した後、リアクティブイオ
ンエツチング（ＲＩＥ ）法によ、Ｉｃｖｎ−ｓｔｏ□
膜をその膜厚程度エツチングしてダート電極４の側面に
スペーサ８を形成する。
つづいて、ｒ−）電極４、スペーサ８及びフィールド酸
化膜２をマスクとしてｎ型不純物をイオン注入し、活性
化してｎ＋型領領域９１ｅ９２形成する。この工程によ
Ｊ）ｎ型領域６にとｎ＋型領領域９１からなるソース領
域１０、並びにｎ型領域６１とｎ＋型領領域９繁からな
るドレイン領域１１が夫々形成される。また、ｎ型領域
６里。
化膜２をマスクとしてｎ型不純物をイオン注入し、活性
化してｎ＋型領領域９１ｅ９２形成する。この工程によ
Ｊ）ｎ型領域６にとｎ＋型領領域９１からなるソース領
域１０、並びにｎ型領域６１とｎ＋型領領域９繁からな
るドレイン領域１１が夫々形成される。また、ｎ型領域
６里。
６８の下層にｐ型領域（ｐ ２Ｉｅ’Ｉ ！／ ）領域
）１２１１１２２が残存される。ひきつづき、全面に白
金膜を蒸着し、熱処理を施して基板１の露出したｎ＋型
領領域９１９．に白金シリサイド層１３１゜１３２を形
成した後、未反応の白金膜を除去する（第２Ｎ６）図示
）・この後図示しないが、常法に従ってＣＶＤ−８１０
２膜（層間絶縁膜）を堆積にあっては、ブレイクダウン
電圧なＬＤＤ構造のｎ型領域６３により改善し、ショー
トチャンネル効果をｎ型領域６１＊６ｍの下層に付加的
に設けられたｐポケット領域１２１．１２．により改善
できる。
）１２１１１２２が残存される。ひきつづき、全面に白
金膜を蒸着し、熱処理を施して基板１の露出したｎ＋型
領領域９１９．に白金シリサイド層１３１゜１３２を形
成した後、未反応の白金膜を除去する（第２Ｎ６）図示
）・この後図示しないが、常法に従ってＣＶＤ−８１０
２膜（層間絶縁膜）を堆積にあっては、ブレイクダウン
電圧なＬＤＤ構造のｎ型領域６３により改善し、ショー
トチャンネル効果をｎ型領域６１＊６ｍの下層に付加的
に設けられたｐポケット領域１２１．１２．により改善
できる。
しかしながら、上記従来方法では次のような問題点があ
る。
る。
（１）ｐ−ケラト領域１２１，１２２は、その目的より
ドレイン領域１ノがら空乏層がチャンネル領域へ拡がる
のを抑え、ショートチャンネル効果を抑制するために、
濃度をより高くすることが望ましい。しかしながら、ｐ
／チケット域１２１，１２２は第２Ｎ６）に示すように
ｐポケット領域１２１．１２３ とｎ＋型領領域９１ｔ
９２５ とが接しているため、ｐポケット領域１２１ 。
ドレイン領域１ノがら空乏層がチャンネル領域へ拡がる
のを抑え、ショートチャンネル効果を抑制するために、
濃度をより高くすることが望ましい。しかしながら、ｐ
／チケット域１２１，１２２は第２Ｎ６）に示すように
ｐポケット領域１２１．１２３ とｎ＋型領領域９１ｔ
９２５ とが接しているため、ｐポケット領域１２１ 。
１２２の濃度を高くすると、それらの間の接合容量が大
きくなシ、高速化の妨げとなる。したがって、ショート
チャンネル効果を抑制しようとすると、高速化が犠牲と
々シ、逆に高速化を維持しようとすると、ショートチャ
ンネル効果の抑制化が図れなくなる。
きくなシ、高速化の妨げとなる。したがって、ショート
チャンネル効果を抑制しようとすると、高速化が犠牲と
々シ、逆に高速化を維持しようとすると、ショートチャ
ンネル効果の抑制化が図れなくなる。
（２）ｎ＋型領領域９１＊９意形成する工程においては
、咳ｎ＋型領域９１ｙ９ｍ とその前工程で形成したｐ
／ケット領域と々るｐ型領域５１ ｅ５ｍの間の全体に
亘って接合容量が生じるのを防止するために、ｎ＋型型
領９１ｖ９ｍの接合深さくｘｊ）をｐ型領域５１ｅ５Ｎ
の接合深さく ｘ ｊ’）より深くする必要がある。そ
の結果、ｎ 型領域１９１１９！の接合深さが深くガる
ことに伴う横方向の拡散によ、９ｎ型領域６１，６．の
幅が狭くなったシ、場合によっては消滅する問題が生じ
る。
、咳ｎ＋型領域９１ｙ９ｍ とその前工程で形成したｐ
／ケット領域と々るｐ型領域５１ ｅ５ｍの間の全体に
亘って接合容量が生じるのを防止するために、ｎ＋型型
領９１ｖ９ｍの接合深さくｘｊ）をｐ型領域５１ｅ５Ｎ
の接合深さく ｘ ｊ’）より深くする必要がある。そ
の結果、ｎ 型領域１９１１９！の接合深さが深くガる
ことに伴う横方向の拡散によ、９ｎ型領域６１，６．の
幅が狭くなったシ、場合によっては消滅する問題が生じ
る。
（３）ｐ／チケット域１２１．１２意となるｐ型領域５
１ｍ５Ｎ とｎ型領域６１．６．は二重６一 イオン打込みによシ形成しているため、島領域へのダメ
ージ発生を招く。こうしたダメージは高温熱処理により
回復されるが、ソース、ドレイン領域のシャロー化に伴
う低温プロセスの移行により十分に回復し得ない問題が
生じる。
１ｍ５Ｎ とｎ型領域６１．６．は二重６一 イオン打込みによシ形成しているため、島領域へのダメ
ージ発生を招く。こうしたダメージは高温熱処理により
回復されるが、ソース、ドレイン領域のシャロー化に伴
う低温プロセスの移行により十分に回復し得ない問題が
生じる。
本発明はポケット領域と高濃度不純物拡散領域とを自己
整合的に形成してそれらの間の接合容量の発生を抑制し
、高速化を図ると同時に、微細化に伴うジロートチヤン
ネル効果を抑制することが可能なＭＯ８型半導体集積回
路等を製造し得る方法を提供しようとするものである。
整合的に形成してそれらの間の接合容量の発生を抑制し
、高速化を図ると同時に、微細化に伴うジロートチヤン
ネル効果を抑制することが可能なＭＯ８型半導体集積回
路等を製造し得る方法を提供しようとするものである。
本発明は第１導電型の半導体層表面に選択的に素子分離
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域上にダー１ ）絶縁膜を形成す１程と
・全面にＬ／ ７ 、：Ｘ、 ） ′４ターン周辺の下
地エツチング性を有する導電性被膜を形成した後、該被
膜上のダート電極予定部にレジストパターンを形成する
工程と、このレジストパターンをマスクとして第２導電
型の不純物を前記島領域にイオン注入して互いに分離さ
れた２つの高濃度不純物拡散領域を形成する工程と、前
記レジストパターン周辺の導電性被膜を選択的にエツチ
ングして開口部を形成すると共に、該開口部で分離され
たダート電極を形成する工程と、第１導電型の不純物を
前記開口部より島領域にドーピングして半導体層表面よ
り深い領域に不純物ピークをもち、該半導体層よシ高濃
度の２つのポケット領域を形成する工程と、第２導電型
の不純物を同開口部より島領域にドーピングしてその表
面に互いに分離された２つの低濃度不純物拡散領域を形
成する工程と、前記レジストパターンをマスクとしてダ
ート電極以外の残存した導電性被膜を除去する工程とを
具備したことを骨子とするものである。
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域上にダー１ ）絶縁膜を形成す１程と
・全面にＬ／ ７ 、：Ｘ、 ） ′４ターン周辺の下
地エツチング性を有する導電性被膜を形成した後、該被
膜上のダート電極予定部にレジストパターンを形成する
工程と、このレジストパターンをマスクとして第２導電
型の不純物を前記島領域にイオン注入して互いに分離さ
れた２つの高濃度不純物拡散領域を形成する工程と、前
記レジストパターン周辺の導電性被膜を選択的にエツチ
ングして開口部を形成すると共に、該開口部で分離され
たダート電極を形成する工程と、第１導電型の不純物を
前記開口部より島領域にドーピングして半導体層表面よ
り深い領域に不純物ピークをもち、該半導体層よシ高濃
度の２つのポケット領域を形成する工程と、第２導電型
の不純物を同開口部より島領域にドーピングしてその表
面に互いに分離された２つの低濃度不純物拡散領域を形
成する工程と、前記レジストパターンをマスクとしてダ
ート電極以外の残存した導電性被膜を除去する工程とを
具備したことを骨子とするものである。
かかる本発明寸法によれば、既述の如く高速化とジロー
トチヤンネル効果の抑制とを同時に達成したＭＯ８型半
導体集積回路等を得ることができる。
トチヤンネル効果の抑制とを同時に達成したＭＯ８型半
導体集積回路等を得ることができる。
上記半導体層とは、半導体基板、又は半導体基板上に直
接もしくは絶縁層を介して堆積された半導体層、或いは
絶縁基板上に堆積された半導体層を意味するものでおる
。
接もしくは絶縁層を介して堆積された半導体層、或いは
絶縁基板上に堆積された半導体層を意味するものでおる
。
上記導電性被膜としては、例えばモリブデン膜、モリブ
デンシリサイド膜等を挙げることができる。
デンシリサイド膜等を挙げることができる。
以下、本発明をｎチャンネルＭＯ８−ＩＣの製造に適用
した例について第１図（、）〜（ｆ）を参照して説明す
る。
した例について第１図（、）〜（ｆ）を参照して説明す
る。
まず、ｐ型シリコン基板２１表面に選択酸化技術により
素子分離領域としてのフィールド酸化膜２２を選択的に
形成した。つづいて、熱酸化処理を施してフィールド酸
化膜２２で分離された基板２１の島領域上に例えば厚さ
２５０Ｘのダート酸化膜２３を成長させた後、閾値制御
のためのポロンを島領域にイオン注入してがロンイオン
注入層２４を形成した。この後、全面に例えば厚さ３０
００Ｘのモリブデンシリサイ９− ド膜２５を堆積した（第１図（、）図示）。
素子分離領域としてのフィールド酸化膜２２を選択的に
形成した。つづいて、熱酸化処理を施してフィールド酸
化膜２２で分離された基板２１の島領域上に例えば厚さ
２５０Ｘのダート酸化膜２３を成長させた後、閾値制御
のためのポロンを島領域にイオン注入してがロンイオン
注入層２４を形成した。この後、全面に例えば厚さ３０
００Ｘのモリブデンシリサイ９− ド膜２５を堆積した（第１図（、）図示）。
次いで、モリブデンシリサイド膜２５上のダート電極予
定部に写真蝕刻法によりレゾス） ｉ４ターン２６を形
成した後、該レジストパターン２６をマスクとしてｎ型
不純物、例えば砒素を加速電圧４０ ｋｅＶ ｅドーズ
量１×１０ｃｒｎ の条件でイオン注入して互いに分離
された高濃度の？型領域２１１．２７．を形成した（第
１図（ｂ）図示）。
定部に写真蝕刻法によりレゾス） ｉ４ターン２６を形
成した後、該レジストパターン２６をマスクとしてｎ型
不純物、例えば砒素を加速電圧４０ ｋｅＶ ｅドーズ
量１×１０ｃｒｎ の条件でイオン注入して互いに分離
された高濃度の？型領域２１１．２７．を形成した（第
１図（ｂ）図示）。
次いで、ｃｃｔ４＋ｏ２（７ｏ ％ ）、０−２８ ｗ
／ｃｒｎ２゜４ ｐｍの条件でＲＩＥを行なった。この
時、第１図（、）に示すようにリンス） ｉ４ターン２
６周辺の下地（モリブデンシリサイド膜２５）のみがエ
ツチングされ、開口部２８が形成されると共に、開口部
２８で分離されたダート電極２９が形成された。この開
口部２８の幅はエツチング時によシサゾミクロンから数
ミクロンの範囲で自由に調整できる。なお、前記下地の
選択エツチング技術は例えば文献″８１ ＲＩＥとペリ
フェラル・エツチング深野哲、−８ｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｗｏｒｌｄ 。
／ｃｒｎ２゜４ ｐｍの条件でＲＩＥを行なった。この
時、第１図（、）に示すようにリンス） ｉ４ターン２
６周辺の下地（モリブデンシリサイド膜２５）のみがエ
ツチングされ、開口部２８が形成されると共に、開口部
２８で分離されたダート電極２９が形成された。この開
口部２８の幅はエツチング時によシサゾミクロンから数
ミクロンの範囲で自由に調整できる。なお、前記下地の
選択エツチング技術は例えば文献″８１ ＲＩＥとペリ
フェラル・エツチング深野哲、−８ｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｗｏｒｌｄ 。
１０−
１９８３、ＩＯＫ報告されている。
次いで、ｐポケット用不純物、例えばポロンを加速電圧
１００ ｋｅＶ 、ドーズ量５Ｘ１０ ｃｍの条件でイ
オン注入し、更にｎ型不純物、例えばリンを加速電圧４
０ｋａＶ、ドーズ量２Ｘ１０１５ｍ の条件でイオン注
入した。この時、第１図（ｄ）に示すようにダート電極
２９以外の残存したモリブデンシリサイド膜２５′がマ
スクとして作用し、前記開口部２８から露出した島領域
の表面よ＃）０．２５μｍに不純物濃度ピークをもっｐ
ポケット領域３０１，３０．、並びにｎ型頭域Ｊ １１
、３ Ｊ、が夫々形成された。この工程によ、Ｄｎ型
領域３ノーとｎ＋型領領域２７とからなるソース領域３
２、並びにｎ型領域３１２とｎ＋型領領域２７２からな
るドレイン領域３３が夫夫形成された。
１００ ｋｅＶ 、ドーズ量５Ｘ１０ ｃｍの条件でイ
オン注入し、更にｎ型不純物、例えばリンを加速電圧４
０ｋａＶ、ドーズ量２Ｘ１０１５ｍ の条件でイオン注
入した。この時、第１図（ｄ）に示すようにダート電極
２９以外の残存したモリブデンシリサイド膜２５′がマ
スクとして作用し、前記開口部２８から露出した島領域
の表面よ＃）０．２５μｍに不純物濃度ピークをもっｐ
ポケット領域３０１，３０．、並びにｎ型頭域Ｊ １１
、３ Ｊ、が夫々形成された。この工程によ、Ｄｎ型
領域３ノーとｎ＋型領領域２７とからなるソース領域３
２、並びにｎ型領域３１２とｎ＋型領領域２７２からな
るドレイン領域３３が夫夫形成された。
次いで、レジストパターン２６をマスクとし１ て通常
のエツチング、例えばｃｃｔ４＋０２（３゜チ）のＲＩ
Ｐを行なって露出した残存モリブデン膜２５′を除去し
た（第１図（、）図示）。つづいて、全面にＣＶＤ −
Ｓ ｆ Ｏ２膜３４を堆積し、平坦化のための９００ｔ
：’の熱処理を行ない、コンタクトホール３５の開口、
Ａｔ膜の蒸着、ノ母ターニングによるソース、ドレイン
取出しＡ７配線３６．３７を形成してｎチャンネルＭＯ
８−ＩＣを製造した（第１図（ｆ）図示）。
のエツチング、例えばｃｃｔ４＋０２（３゜チ）のＲＩ
Ｐを行なって露出した残存モリブデン膜２５′を除去し
た（第１図（、）図示）。つづいて、全面にＣＶＤ −
Ｓ ｆ Ｏ２膜３４を堆積し、平坦化のための９００ｔ
：’の熱処理を行ない、コンタクトホール３５の開口、
Ａｔ膜の蒸着、ノ母ターニングによるソース、ドレイン
取出しＡ７配線３６．３７を形成してｎチャンネルＭＯ
８−ＩＣを製造した（第１図（ｆ）図示）。
しかして、本発明方法によればモリブデンシリサイドＭ
２５上のゲート電極予定部に形成されたレジストパター
ン２６をマスクとして島領域にｎ型領域２１１，２１１
を形成した後、レジストパターン２６周辺の下地選択エ
ツチング性を利用することによシ前記ｎ型領域２７１゜
２７１に対して自己整合であると共に、互いに自己整合
の開口部２８とダート電極２９を形成できる。したがっ
て、前記開口部２８を通してｐ／ケット領域３０１．３
０．及びｎ型領域３１１．３１２ を形成することにょ
シ、これらｐポケット領域３０１．３９ｍ及びｎ型領域
３１１．３１雪を前記ｎ型領域２７１ ｅ ２７ｍに対
して自己整合的に位置させることができるため、以下に
示す効果を有する。
２５上のゲート電極予定部に形成されたレジストパター
ン２６をマスクとして島領域にｎ型領域２１１，２１１
を形成した後、レジストパターン２６周辺の下地選択エ
ツチング性を利用することによシ前記ｎ型領域２７１゜
２７１に対して自己整合であると共に、互いに自己整合
の開口部２８とダート電極２９を形成できる。したがっ
て、前記開口部２８を通してｐ／ケット領域３０１．３
０．及びｎ型領域３１１．３１２ を形成することにょ
シ、これらｐポケット領域３０１．３９ｍ及びｎ型領域
３１１．３１雪を前記ｎ型領域２７１ ｅ ２７ｍに対
して自己整合的に位置させることができるため、以下に
示す効果を有する。
（１）ｐポケット領域”ｌ １３０ｇ とｎ型領域２７
１，２７．とを自己整合的に形成でき、それらの接触部
分を僅少に抑えることができるため、それらの間の接合
容量をそれほど考慮せずにｐ／チケット域３０Ｋ 、３
０．の濃度を高くすることができる。その結果、高速化
がそれほど阻害されることなく、寸法の微細化に伴うシ
ョートチャンネル効果を抑制できる。
１，２７．とを自己整合的に形成でき、それらの接触部
分を僅少に抑えることができるため、それらの間の接合
容量をそれほど考慮せずにｐ／チケット域３０Ｋ 、３
０．の濃度を高くすることができる。その結果、高速化
がそれほど阻害されることなく、寸法の微細化に伴うシ
ョートチャンネル効果を抑制できる。
（２）ｎ型領域２７１，２７２の深さを、ｐ’ケット領
域ｓｏ１．ｓｏ、の深さに依存することなく自由に選定
できる。このため、ｎ型領域２７１．２７１の接合深さ
を浅くでき、低濃度のｎ型領域３１１，３１２が形成さ
れる領域への横方向拡散を抑制でき、該ｎ型領域３１□
。
域ｓｏ１．ｓｏ、の深さに依存することなく自由に選定
できる。このため、ｎ型領域２７１．２７１の接合深さ
を浅くでき、低濃度のｎ型領域３１１，３１２が形成さ
れる領域への横方向拡散を抑制でき、該ｎ型領域３１□
。
３１２の幅縮小や形成不能を防止できる。その結果、Ｌ
ＤＤ構造を確実に実現でき、それによるブレイクダウン
電圧の向上化やインノ９クトアイオニゼーションの緩和
を効果的に達成できる。
ＤＤ構造を確実に実現でき、それによるブレイクダウン
電圧の向上化やインノ９クトアイオニゼーションの緩和
を効果的に達成できる。
（３）ｐポケット領域３ｏ１．ｓｏ、及びｎ型１３−
領域３１１ｍ３１２の形成のためのイオンインシラにお
いて、残存モリブデン膜２５／がマスクきなるため、基
板２ノの島領緘へのインシラダメージを防止できる。
いて、残存モリブデン膜２５／がマスクきなるため、基
板２ノの島領緘へのインシラダメージを防止できる。
（４） ダート電極２９が低抵抗のモリブデンシリサイ
ドからなるため、高速化が可能となる。
ドからなるため、高速化が可能となる。
なお、上記実施例ではバルクシリコン上のｎチャンネル
ＭＯ８−ＩＣの製造について説明したが、ＳＯ８−？
ＳＯＩ等のシリコン層上に製造する場合にも同様に適用
できる。
ＭＯ８−ＩＣの製造について説明したが、ＳＯ８−？
ＳＯＩ等のシリコン層上に製造する場合にも同様に適用
できる。
以上詳述した如く、本発明によればポケット領域とソー
ス、ドレイン領域を構成する高濃度不純物拡散領域とを
自己整合的に形成してそれらの接合容量を抑制し、高速
化を図ると共に、ブレイクダウン電圧の向上、微細化に
伴うショートチャンネル効果の抑制を達成でき、ひいて
は高集積度、高速性及び高信頼性のＭＯＢ型半導体集積
回路等の牛導体装置の製造方法を提供できる。
ス、ドレイン領域を構成する高濃度不純物拡散領域とを
自己整合的に形成してそれらの接合容量を抑制し、高速
化を図ると共に、ブレイクダウン電圧の向上、微細化に
伴うショートチャンネル効果の抑制を達成でき、ひいて
は高集積度、高速性及び高信頼性のＭＯＢ型半導体集積
回路等の牛導体装置の製造方法を提供できる。
１４−
第１図（、）〜（ｆ）は本発明の実施例におけるｎチャ
ンネルＭＯ８−ＩＣの製造工程を示す断面図、第２図（
ａ） ｅ （ｂ）は従来の同ＭＯ８−ＩＣの製造工程を
示す断面図である。 ２ノ・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２５・・・モリブデンシリサイド膜、２６・・・
レジストノ臂ターン、２７ ｌｅ ２７２ ・・・ｎ型
領域、２８・・・開口部、２９・・・ダート電極、３０
１゜３０２・・・ｐポケット領域、３１１ ．３１！・
・・ｎ型領域、３２・・・ソース領域、３３・・・ドレ
イン領域。 出願人代理人 弁理士 鈴 江 武 彦１５− Ｎ −８＆ Ｎ ぐ１ Ｎ ＝ （’Ｊ （Ｎ 藪 宣 ７ Ｎ ＆ へ − へ （Ｎ（Ｎ つ ３
ンネルＭＯ８−ＩＣの製造工程を示す断面図、第２図（
ａ） ｅ （ｂ）は従来の同ＭＯ８−ＩＣの製造工程を
示す断面図である。 ２ノ・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２５・・・モリブデンシリサイド膜、２６・・・
レジストノ臂ターン、２７ ｌｅ ２７２ ・・・ｎ型
領域、２８・・・開口部、２９・・・ダート電極、３０
１゜３０２・・・ｐポケット領域、３１１ ．３１！・
・・ｎ型領域、３２・・・ソース領域、３３・・・ドレ
イン領域。 出願人代理人 弁理士 鈴 江 武 彦１５− Ｎ −８＆ Ｎ ぐ１ Ｎ ＝ （’Ｊ （Ｎ 藪 宣 ７ Ｎ ＆ へ − へ （Ｎ（Ｎ つ ３
Claims (3)
- （１）第１導電型の半導体層表面に選択的に素子分離領
域を形成する工程と、との素子分離領域で分離された半
導体層の島領域にダート絶縁膜を形成する工程と、この
ダート絶縁膜上に導電性被膜を形成する工程と、該被膜
上のダート電極予定部にレジストパターンを形成する工
程と、このレジストパターンをマスクとして第２導電型
の不純物を前記島領域にイオン注入して互いに分離され
た２つの高濃度不純物拡散領域を形成する工程と、前記
レジストパターフ周辺の導電性被膜を選択的にエツチン
グして開口部を形成すると共に、該開口部で分離された
ダート電極を形成する工程と、第１導電型の不純物を前
記開口部よシ島領域にドーピングして、半導体層表面よ
シ深い領域に不純物ピークをもち、該半導体層より高濃
度の２つの一ケット領域を形成する工程と、第２導電型
の不純物を同開口部よ如島領域にドーピングしてその表
面に互いに分離された２つの低濃度不純物拡散領域を形
成する工程と、前記レジストパターンをマスクとしてｒ
−）電極以外の残存した導電性被膜を除去する工程とを
具備したことを特徴とする半導体装置の製造方法。 - （２） 導電性被膜がモリブデンからなることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）導電性被膜がモリブデンシリサイドからなること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12037584A JPS60263468A (ja) | 1984-06-12 | 1984-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12037584A JPS60263468A (ja) | 1984-06-12 | 1984-06-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263468A true JPS60263468A (ja) | 1985-12-26 |
Family
ID=14784648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12037584A Pending JPS60263468A (ja) | 1984-06-12 | 1984-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263468A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233238A (ja) * | 1990-06-30 | 1992-08-21 | Goldstar Electron Co Ltd | Ｌｄｄトランジスタの製造方法 |
| EP0535917A2 (en) * | 1991-09-30 | 1993-04-07 | STMicroelectronics, Inc. | Method for fabricating integrated circuit transistors |
| US5283200A (en) * | 1991-07-30 | 1994-02-01 | Sony Corporation | Method of fabricating complementary semiconductor device |
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
-
1984
- 1984-06-12 JP JP12037584A patent/JPS60263468A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233238A (ja) * | 1990-06-30 | 1992-08-21 | Goldstar Electron Co Ltd | Ｌｄｄトランジスタの製造方法 |
| US5283200A (en) * | 1991-07-30 | 1994-02-01 | Sony Corporation | Method of fabricating complementary semiconductor device |
| EP0535917A2 (en) * | 1991-09-30 | 1993-04-07 | STMicroelectronics, Inc. | Method for fabricating integrated circuit transistors |
| EP0535917A3 (en) * | 1991-09-30 | 1996-06-12 | Sgs Thomson Microelectronics | Method for fabricating integrated circuit transistors |
| US5837587A (en) * | 1991-09-30 | 1998-11-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit device |
| US5894158A (en) * | 1991-09-30 | 1999-04-13 | Stmicroelectronics, Inc. | Having halo regions integrated circuit device structure |
| US6027979A (en) * | 1991-09-30 | 2000-02-22 | Stmicroelectronics, Inc. | Method of forming an integrated circuit device |
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
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