JP2768751B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体基板にウエルを形成し、このウエル
の主表面にトランジスタを形成する半導体装置の製造方
法に関するものであり、特に製造のために必要な製造工
程及び製造時間を減少することができるように改良され
た半導体装置の製造方法に関するものである。
の主表面にトランジスタを形成する半導体装置の製造方
法に関するものであり、特に製造のために必要な製造工
程及び製造時間を減少することができるように改良され
た半導体装置の製造方法に関するものである。
半導体基板にウエルを形成し、このウエルの主表面に
トランジスタを形成した半導体装置の代表例は相補型MO
Sトランジスタ（以下、CMOSトランジスタという）であ
る。CMOSトランジスタはｎチャネルMOSトランジスタと
ＰチャネルMOSトランジスタが混在しているのが特徴で
ある。CMOSトランジスタの利点は電源端子間に流れる直
流電流が非常に小さいため、消費電力が極めて少ないこ
とにある。CMOS構造はその構造上、電源端子に過大な電
流が流れて素子を破壊するラッチアップ現象があるが、
これに対する耐性を向上させる目的でウエル底部の濃度
が高くなったいわゆるレトログレードウエルが利用され
ている。レトログレードウエルは高エネルギーイオン注
入法によって形成されることが多く、自己整合的にウエ
ルを形成することが可能である。
トランジスタを形成した半導体装置の代表例は相補型MO
Sトランジスタ（以下、CMOSトランジスタという）であ
る。CMOSトランジスタはｎチャネルMOSトランジスタと
ＰチャネルMOSトランジスタが混在しているのが特徴で
ある。CMOSトランジスタの利点は電源端子間に流れる直
流電流が非常に小さいため、消費電力が極めて少ないこ
とにある。CMOS構造はその構造上、電源端子に過大な電
流が流れて素子を破壊するラッチアップ現象があるが、
これに対する耐性を向上させる目的でウエル底部の濃度
が高くなったいわゆるレトログレードウエルが利用され
ている。レトログレードウエルは高エネルギーイオン注
入法によって形成されることが多く、自己整合的にウエ
ルを形成することが可能である。
第３図（ａ）〜（ｃ）は本件発明者の先願に係る特願
平１−126872号に記載した、CMOS構造の半導体装置の製
造方法を示すものであり、以下、自己整合的にウエルを
形成する方法を追って説明する。同図（ａ）はｐ型シリ
コン基板１に素子分離のために通常のLOCOS法（LOCal O
xidation of Silicon法；下敷酸化膜上に窒化膜をパタ
ーニングし、これをマスクとして基板を酸化する方法）
によってフィールド酸化膜２を形成し、後の工程でトラ
ンジスタ等の素子を形成する活性領域を定義し、活性領
域上に下敷酸化膜３を有する構造の断面図である。この
ようなフィールド工程終了後、同図（ｂ）に示すように
レトログレードｎウエル５を形成すべく、レシスト４を
パターニングする。その後、リン（P+）注入を高エネル
ギーで複数回にわたってエネルギーと注入量を変えて行
ないレトログレードｎウェル５を形成する。このとき、
表面より〜1000Å程度の浅い領域のウェル不純物濃度を
上げないように低エネルギーの注入はしないようにす
る。次に同図（ｃ）に示すように、同図（ｂ）に示した
レジスト４を除去した後、レトログレードｐウエルを形
成すべく、基板全面にボロン（B+）をエネルギーと注入
量を変えて複数回注入する。この場合においても上述と
同様に、表面近傍のウエル不純物濃度を上げないように
低エネルギーの注入は行わないようにする。ここで、同
図（ｂ）のｎウェルは同図（ｃ）で反対の導電型を与え
る不純物注入によって適性な濃度になる。
平１−126872号に記載した、CMOS構造の半導体装置の製
造方法を示すものであり、以下、自己整合的にウエルを
形成する方法を追って説明する。同図（ａ）はｐ型シリ
コン基板１に素子分離のために通常のLOCOS法（LOCal O
xidation of Silicon法；下敷酸化膜上に窒化膜をパタ
ーニングし、これをマスクとして基板を酸化する方法）
によってフィールド酸化膜２を形成し、後の工程でトラ
ンジスタ等の素子を形成する活性領域を定義し、活性領
域上に下敷酸化膜３を有する構造の断面図である。この
ようなフィールド工程終了後、同図（ｂ）に示すように
レトログレードｎウエル５を形成すべく、レシスト４を
パターニングする。その後、リン（P+）注入を高エネル
ギーで複数回にわたってエネルギーと注入量を変えて行
ないレトログレードｎウェル５を形成する。このとき、
表面より〜1000Å程度の浅い領域のウェル不純物濃度を
上げないように低エネルギーの注入はしないようにす
る。次に同図（ｃ）に示すように、同図（ｂ）に示した
レジスト４を除去した後、レトログレードｐウエルを形
成すべく、基板全面にボロン（B+）をエネルギーと注入
量を変えて複数回注入する。この場合においても上述と
同様に、表面近傍のウエル不純物濃度を上げないように
低エネルギーの注入は行わないようにする。ここで、同
図（ｂ）のｎウェルは同図（ｃ）で反対の導電型を与え
る不純物注入によって適性な濃度になる。
このようなレトログレードウエルを有する従来のCMOS
トランジタでは、ラッチアップ耐性はある程度改善され
るが、埋込み層がながったため、ラッチアップ耐性には
限度があり、ソフトエラー等が生じやすいという問題点
があった。
トランジタでは、ラッチアップ耐性はある程度改善され
るが、埋込み層がながったため、ラッチアップ耐性には
限度があり、ソフトエラー等が生じやすいという問題点
があった。
またこのような問題点に鑑みて、埋込み層を設けるた
めには、第４図（ａ）〜（ｄ）の製造工程に示すように
第３図（ａ）〜（ｃ）の工程に至るまでに予め、同図
（ａ）に示すようにｐ型シリコン基板１内のｎウエル形
成領域に、ボロンを注入して埋込み層８を形成しておか
ねばならず、製造に２回の写真製版工程が必要となり、
製造工程が長く複雑になるとともにマスクずれが生じて
しまうという問題点があった。
めには、第４図（ａ）〜（ｄ）の製造工程に示すように
第３図（ａ）〜（ｃ）の工程に至るまでに予め、同図
（ａ）に示すようにｐ型シリコン基板１内のｎウエル形
成領域に、ボロンを注入して埋込み層８を形成しておか
ねばならず、製造に２回の写真製版工程が必要となり、
製造工程が長く複雑になるとともにマスクずれが生じて
しまうという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、自己整合的に形成したウエル直下に埋込み
層を有するラッチアップ耐性の高い構造の半導体装置を
簡単な工程で形成できる半導体装置の製造方法を得るこ
とを目的とする。
れたもので、自己整合的に形成したウエル直下に埋込み
層を有するラッチアップ耐性の高い構造の半導体装置を
簡単な工程で形成できる半導体装置の製造方法を得るこ
とを目的とする。
この発明に係る半導体装置の製造方法は、フィールド
工程終了後、レジストをマスクとする第１導電型の不純
物注入により第１導電型のレトログレードウエルを自己
整合的に不純物濃度の補償で形成し、その後基板全面に
第２導電型の不純物注入により第２導電型のレトログレ
ードウエルを形成すると同時に第１導電型のレトログレ
ードウエル直下に高濃度の第２導電型の埋込み層を形成
するようにしたものである。
工程終了後、レジストをマスクとする第１導電型の不純
物注入により第１導電型のレトログレードウエルを自己
整合的に不純物濃度の補償で形成し、その後基板全面に
第２導電型の不純物注入により第２導電型のレトログレ
ードウエルを形成すると同時に第１導電型のレトログレ
ードウエル直下に高濃度の第２導電型の埋込み層を形成
するようにしたものである。
この発明においては、第１導電型ウエルを自己整合的
に不純物濃度の補償で形成した後、基板全面にイオン注
入して第２導電型ウエルを形成すると同時に第１導電型
ウエル底部に隣接して第２導電型の高濃度埋込み層を形
成するようにしたので、ラッチアップ耐性の向上を図る
ことができる高濃度埋込み層を有する半導体装置を１回
の写真製版工程で形成できる。
に不純物濃度の補償で形成した後、基板全面にイオン注
入して第２導電型ウエルを形成すると同時に第１導電型
ウエル底部に隣接して第２導電型の高濃度埋込み層を形
成するようにしたので、ラッチアップ耐性の向上を図る
ことができる高濃度埋込み層を有する半導体装置を１回
の写真製版工程で形成できる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例による半導
体装置の製造方法の各主要工程の断面構造を示してお
り、図において、１はｐ型半導体基板、２は基板１上に
形成したフィールド酸化膜、３は素子形成領域の表面に
形成した酸化膜、４はレジスト、５はレトログレードｎ
ウエル、５′はチャネル領域、６はレトログレードｎウ
エル５の底部に隣接して形成した高濃度のｐ型埋込み
層、７はレトログレードｐウエル、７′はチャネル領域
である。
体装置の製造方法の各主要工程の断面構造を示してお
り、図において、１はｐ型半導体基板、２は基板１上に
形成したフィールド酸化膜、３は素子形成領域の表面に
形成した酸化膜、４はレジスト、５はレトログレードｎ
ウエル、５′はチャネル領域、６はレトログレードｎウ
エル５の底部に隣接して形成した高濃度のｐ型埋込み
層、７はレトログレードｐウエル、７′はチャネル領域
である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、ｐ型シリコン基板
１に通常のLOCOS法によってフィールド酸化膜２を形成
し、後工程でトランジスタ等の素子を形成する領域を定
義する。ここで、素子形成領域上には下敷酸化膜３が残
っている。
１に通常のLOCOS法によってフィールド酸化膜２を形成
し、後工程でトランジスタ等の素子を形成する領域を定
義する。ここで、素子形成領域上には下敷酸化膜３が残
っている。
次に同図（ｂ）に示すように、レトログレードｎウエ
ル形成用の通常のレジストよりも厚い膜厚（例えば、２
μｍ〜５μｍ）を有するレジスト４をパターニングし、
これをマスクとしてｎ型の不純物イオンであるリンイオ
ン（P+）の注入を複数回に分けてエネルギーと注入量を
変えて注入する。ここで、例えば３回に分けて注入を行
なう場合には、まず、P+を300K eV〜1.5M eV,5×1012〜
５×1013cm-2で注入し、続いてP+を100K eV〜600K eV,5
×1011〜５×1012cm-2で注入して素子分離フィールド下
の基板の不純物濃度を上げるとともに素子形成領域下に
レトログレードｎウエル５を形成し、次に３回目の注入
としてP+を50K eV〜200K eV,5×1011〜１×1013cm-2で
注入して素子形成領域の基板表面近傍にしきい値電圧調
整のためのチャネル領域５′を形成する。なお、３回目
の注入の際には必要に応じて，さらにB+を10K eV〜50K
eV,5×1011〜１×1013cm-2の条件で注入するようにして
もよい。なお、レトログレードｎウエル５形成のための
注入においては、基板表面より〜1000Å程度の浅い領域
ではウエル不純物濃度が上がらないようにするため、低
いエネルギー領域での注入は行わないようにしている。
また、この工程においては、全体として本来の目的の濃
度の倍の濃度の不純物イオンを注入するようにする。
ル形成用の通常のレジストよりも厚い膜厚（例えば、２
μｍ〜５μｍ）を有するレジスト４をパターニングし、
これをマスクとしてｎ型の不純物イオンであるリンイオ
ン（P+）の注入を複数回に分けてエネルギーと注入量を
変えて注入する。ここで、例えば３回に分けて注入を行
なう場合には、まず、P+を300K eV〜1.5M eV,5×1012〜
５×1013cm-2で注入し、続いてP+を100K eV〜600K eV,5
×1011〜５×1012cm-2で注入して素子分離フィールド下
の基板の不純物濃度を上げるとともに素子形成領域下に
レトログレードｎウエル５を形成し、次に３回目の注入
としてP+を50K eV〜200K eV,5×1011〜１×1013cm-2で
注入して素子形成領域の基板表面近傍にしきい値電圧調
整のためのチャネル領域５′を形成する。なお、３回目
の注入の際には必要に応じて，さらにB+を10K eV〜50K
eV,5×1011〜１×1013cm-2の条件で注入するようにして
もよい。なお、レトログレードｎウエル５形成のための
注入においては、基板表面より〜1000Å程度の浅い領域
ではウエル不純物濃度が上がらないようにするため、低
いエネルギー領域での注入は行わないようにしている。
また、この工程においては、全体として本来の目的の濃
度の倍の濃度の不純物イオンを注入するようにする。
次に同図（ｃ）に示すように、同図（ｂ）に示したレ
ジスト４を除去した後、基板全面にボロンイオン（B+）
の注入をエネルギーと注入量を変えて複数回注入する。
例えば、３回に分けてイオン注入を行なう場合の条件の
一例を示すと、まず、１回目の注入としてB+を300K eV
〜1M eV,5×1012〜５×1013cm-2で注入し、続いてB+を1
00K eV〜300K eV,5×1011〜５×1012cm-2で同図（ｂ）
のウェル５深さよりも深いところまで注入を行い、深い
レトログレードｐウエル７を形成するとともにレトログ
レードｎウエル５の直下に高濃度のｐ型埋込み層６を形
成する。続いて３回目の注入としてB+を10K eV〜50K e
V,5×1011〜１×1013cm-2で注入し、基板表面近傍にし
きい値電圧調整のためのチャネル領域７′を形成する。
ここで、同図（ｂ）のｎウェル５は同図（ｃ）で反対の
導電型を与える不純物注入によって適性な濃度となる。
このような本工程においても上述と同様に、レトログレ
ードｐウエル７形成に際しては表面近傍のウエル不純物
濃度を上げないように低エネルギーでの注入は行わない
ようにする。
ジスト４を除去した後、基板全面にボロンイオン（B+）
の注入をエネルギーと注入量を変えて複数回注入する。
例えば、３回に分けてイオン注入を行なう場合の条件の
一例を示すと、まず、１回目の注入としてB+を300K eV
〜1M eV,5×1012〜５×1013cm-2で注入し、続いてB+を1
00K eV〜300K eV,5×1011〜５×1012cm-2で同図（ｂ）
のウェル５深さよりも深いところまで注入を行い、深い
レトログレードｐウエル７を形成するとともにレトログ
レードｎウエル５の直下に高濃度のｐ型埋込み層６を形
成する。続いて３回目の注入としてB+を10K eV〜50K e
V,5×1011〜１×1013cm-2で注入し、基板表面近傍にし
きい値電圧調整のためのチャネル領域７′を形成する。
ここで、同図（ｂ）のｎウェル５は同図（ｃ）で反対の
導電型を与える不純物注入によって適性な濃度となる。
このような本工程においても上述と同様に、レトログレ
ードｐウエル７形成に際しては表面近傍のウエル不純物
濃度を上げないように低エネルギーでの注入は行わない
ようにする。
なお、本製造方法ではそれぞれのイオン注入をエネル
ギーと注入量を変えて複数回に分けて行っているが、こ
れは上記と同様の不純物濃度分布が得られるのであれば
複数回に分けなくてもよく、注入量を一定とし連続的に
注入エネルギーを減少させる等の方法により１回の注入
により行うようにしてもよい。
ギーと注入量を変えて複数回に分けて行っているが、こ
れは上記と同様の不純物濃度分布が得られるのであれば
複数回に分けなくてもよく、注入量を一定とし連続的に
注入エネルギーを減少させる等の方法により１回の注入
により行うようにしてもよい。
また、第２図（ａ）は第１図（ｂ）の工程終了後の最
終的な目的値より濃い濃度で作られたレトログレードｎ
ウエル５の不純物プロファイルである。また第２図
（ｂ）は第１図（ｃ）の工程終了後のレトログレードｐ
ウエル７で、第２図（ａ）より深いところまでｐウェル
が形成されている。さらに第２図（ｃ）は第１図（ｃ）
の工程終了後のレトログレードｎウエル５で、同工程前
のプロファイルである第２図（ａ）に比べて濃度が低く
なり、目的値になっている。またウエル５底部に接して
埋込みｐ層６ができているのがわかる。
終的な目的値より濃い濃度で作られたレトログレードｎ
ウエル５の不純物プロファイルである。また第２図
（ｂ）は第１図（ｃ）の工程終了後のレトログレードｐ
ウエル７で、第２図（ａ）より深いところまでｐウェル
が形成されている。さらに第２図（ｃ）は第１図（ｃ）
の工程終了後のレトログレードｎウエル５で、同工程前
のプロファイルである第２図（ａ）に比べて濃度が低く
なり、目的値になっている。またウエル５底部に接して
埋込みｐ層６ができているのがわかる。
このような本実施例では、自己整合的にレトログレー
ドウエル5,7の形成を行なうと同時に自己整合的に埋込
み層６を形成するようにしたので、埋込み層６を有する
CMOSトランジスタを１回の写真製版のみで形成すること
ができ、製造工程の短縮化を図ることができる。
ドウエル5,7の形成を行なうと同時に自己整合的に埋込
み層６を形成するようにしたので、埋込み層６を有する
CMOSトランジスタを１回の写真製版のみで形成すること
ができ、製造工程の短縮化を図ることができる。
以上のように、この発明によれば、レトログレードウ
エルとウエルに隣接する埋込み層を自己整合的に形成す
るようにしたので、レトログレードウエルによるラッチ
アップ抑制効果に加えて、さらにウエルに隣接して設け
た埋込み層によりラッチアップの抑制効果を高めること
ができ、ソフトエラー耐性の向上を図ることができる半
導体装置を極めて少ない工程数で形成することができる
とともに製造時間も大幅に短縮できる効果がある。
エルとウエルに隣接する埋込み層を自己整合的に形成す
るようにしたので、レトログレードウエルによるラッチ
アップ抑制効果に加えて、さらにウエルに隣接して設け
た埋込み層によりラッチアップの抑制効果を高めること
ができ、ソフトエラー耐性の向上を図ることができる半
導体装置を極めて少ない工程数で形成することができる
とともに製造時間も大幅に短縮できる効果がある。
第１図（ａ）〜（ｃ）はこの発明の一実施例による半導
体装置の製造方法を示す各主要工程の断面図、第２図
（ａ）〜（ｃ）はそれぞれ第１図の方法に従った時のウ
エルの不純物プロファイルを示す図、第３図（ａ）〜
（ｃ）は従来の半導体装置の製造方法を示す各主要構成
の断面図、第４図（ａ）〜（ｄ）は他の従来例による半
導体装置の製造方法を示す各主要工程の断面図である。 １はＰ型シリコン基板、２はフィールド酸化膜、３は酸
化膜、４はレジスト、５はレトログレードｎウエル、
５′,7′はチャネル領域、６は埋込み層、７はレトログ
レードｐウエルである。 なお図中同一符号は同一又は相当部分を示す。
体装置の製造方法を示す各主要工程の断面図、第２図
（ａ）〜（ｃ）はそれぞれ第１図の方法に従った時のウ
エルの不純物プロファイルを示す図、第３図（ａ）〜
（ｃ）は従来の半導体装置の製造方法を示す各主要構成
の断面図、第４図（ａ）〜（ｄ）は他の従来例による半
導体装置の製造方法を示す各主要工程の断面図である。 １はＰ型シリコン基板、２はフィールド酸化膜、３は酸
化膜、４はレジスト、５はレトログレードｎウエル、
５′,7′はチャネル領域、６は埋込み層、７はレトログ
レードｐウエルである。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092
Claims (1)
- 【請求項１】半導体基板にウエルを形成する工程と、該
ウエルの主表面にトランジスタを形成する工程とを有す
る半導体装置の製造方法において、 上記ウエル形成工程は、 上記半導体基板上にフィールド酸化膜を形成した後、第
１導電型のウエルを形成するためのレジストをパターニ
ングする工程と、 該レジストをマスクとして第１導電型のウエル不純物を
１回あるいは複数回イオン注入し、第１導電型のウエル
を形成する工程と、 上記レジストを除去した後、基板全面に第２導電型のウ
エル不純物を１回あるいは複数回イオン注入し、第２導
電型のウエルを形成すると同時に、上記第１導電型のウ
エルの底部に隣接して第２導電型の埋込み層を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229952A JP2768751B2 (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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