KR100283712B1 - 반도체 장치의 제조 방법 - Google Patents

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모리시타 요이찌
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Abstract

반도체 장치의 제조 방법이, 고에너지 이온의 주입에 의해 웰 또는 매립층을 형성하는 공정과, 그 후에, 이온 주입에 의해 문턱 전압 제어를 위한 불순물 확산층을 형성하는 공정과, 그 후에, 상기 이온 주입에 의해 발생한 결정결함의 회복을 위해 RTA 처리를 행하는 공정과, 상기 RTA 처리 공정 후에, 게이트 산화막을 형성하는 공정을 포함하며, 상기 웰 또는 매립층의 형성을 위한 이온 주입 공정과 상기 불순물 확산층의 형성 공정과의 사이에 열처리를 실시하지 않으며, 상기 RTA 처리의 처리 조건은, 상기 결정 결함의 원인으로 되는 격자간 원자는 확산시키지만 상기 불순물 확산층의 불순물은 확산되지 않도록, 설정되어 있다. 구체적으로는, 예를 들면, 상기 고온 단시간 열처리는, 약 900℃ 내지 약 1100℃의 온도 범위에서 실시된다.

Description

반도체 장치의 제조 방법
초 집적 회로 장치(VLSI)에 있어서, 고성능인 트랜지스터 특성을 안정하게 실현할 수 있는 CMOS 기술의 실현이 요구되고 있다. 그러나, 장치의 미세화라든지 제조 프로세스의 실시 온도의 저하에 따라, 웰이라든지 매립층의 형성시에 실시되는 고에너지 이온 주입을 비롯한 이온 주입 공정에 의해서 반도체 기판의 내부에 다량으로 발생하는 점결함, 즉 빔구멍 및 격자간 원자(예를 들면 격자간 실리콘)가, 그 후에 행하여지는 열처리 공정에 있어서 문턱값 전압 제어를 위해 채널 불순물의 증속 확산을 야기하여, 불순물의 재분포에 바람직하지 못한 영향을 미친다. 구체적으로는, 문턱값 전압의 변동, 저문턱값 전압 설정시에 있어서의 단채널 효과의 증대, 접합 용량의 증대, 기판 표면에서의 캐리어의 이동도의 열화, 혹은 그것들에 따르는 동작 성능의 열화 등의 바람직하지 못한 문제가 생긴다.
이것들의 바람직하지 못한 문제의 해결을 위해, 고에너지 이온의 주입에 의해서 발생한 점결함을 확산 혹은 소멸시키기 위한 열처리 공정의 부가라든지, 문턱값 전압 제어를 위해 사용되는 불순물을 인듐이라든지 안티몬 등의 매우 확산하기 어려운 원자로 변경하는 제조 프로세스가, 제안되고 있다.
이하에서는, 제안되고 있는 각종의 제조 프로세스의 개략을 설명함과 동시에, 각각에 관련하는 문제점을 설명한다.
얕은 트렌치 분리를 가지는 매립-채널형 p-MOSFET에 있어서, 고에너지 이온 주입에 의한 웰형성 후의 열처리 공정의 실시의 유무에 의해서 문턱값 전압의 채널 폭에의 의존성이 변화하는 것이, IEEE ED-L, Vol. 15, No. 12, Dec. 1994에 있어서, J. A. Mandelman 등에 의해서 개시되고 있다. 구체적으로는, 상기 문헌에서는, 트렌치 분리를 가지는 매립 채널형 p-MOSFET에 있어서, 트렌치 측벽의 산화막 부근에서, 웰형성을 위한 고에너지 이온 주입시에 발생한 격자간 실리콘의 농도 구배가 생기는 결과로서, 문턱값 전압 제어용의 불순물층을 형성하는 붕소의 확산이 채널 중심에 비하여 산화막 측벽의 근방에서 억제되어, 분리 측벽의 부근에서 붕소 농도가 국부적으로 증가하고, 채널 폭의 감소에 따라 문턱값이 감소하는 역 협효과(narrow effect)가 생기는 것이, 보고 되고 있다. 그 위에, 상기의 현상에 관련하는 문제점을 극복하기 위한 제조 프로세스가, 제안되고 있다.
구체적으로는, 반도체 기판상에 트렌치 절연 분리층을 형성하고, 다음에 제1 도전형의 이온을 고에너지로(예를 들면, 인 이온을 가속 전압 500keV 및 도즈량 2.5×1012cm-2로) 반도체 기판에 주입함으로써, n 웰을 형성한다. 계속해서, 고에너지 이온 주입에 의해서 발생한 점결함을 확산시키기 위해, 온도 800℃에서 60분간의 열처리를 행한다. 그것에 의하여 점결함이 균등하게 분포한 반도체 기판에, 이번은 제2 도전형의 이온을 저에너지로 주입하여, 문턱값 전압 제어를 위한 채널 불순물 분포를 형성한다. 그 후는, 일반적인 MOSFET의 형성 프로세스와 같이, 게이트의 형성 및 그것을 마스크로 하여 사용하는 소스/드레인의 형성을 행한다. 이것에 의해서, 이상 협채널 효과를 억제한다.
한편, IEEE ED-L, Vol. 14, No. 8, August 1993, pp. 409-411에 있어서, G. C. Shahidi 들은, 문턱값 전압 제어를 위한 불순물로서, 190keV의 가속 에너지로 주입된 인듐을 사용하는 제조 프로세스를 제안하고 있다. 인듐은, 매우 확산하기 어렵고, 이온 주입 공정의 전후에 행하여지는 공정의 내용에 관계되지 않고, 주입 직후의 리트로그레이드(retrograde) 형상을 유지한 표면 채널 불순물 분포를 형성한다. 이 때문에, 저문턱값 전압 설정시에 있어서도, 단채널 효과를 억제할 수 있다.
그러나, 상기와 같이 제안되고 있는 종래 기술의 방법은, 웰형성을 위한 고에너지 이온 주입에 의한 점결함에 관련하여 상술한 문제점의 해결을 위해서는 충분히 효과적이지 못하다.
제1의 제조 프로세스는, 확실히, 매립 채널의 분리 측벽의 부근에 있어서의 붕소 농도의 국부적인 증가를 억제하기 위해서는 효과적이다. 그러나, 반도체 장치의 고밀도화라든지 안정 동작의 실현에의 요구가 높아짐에 따라서 제조 프로세스의 간소화라든지 제조 비용의 감소가 요구되어 있는 것을 고려하면, 제안되고 있는 개선책은 바람직한 것이 아니다.
구체적으로는, 상기의 문헌에서 제안되고 있는 프로세스로서는, 이온 주입 공정에 의해서 웰을 형성한 후에 격자간 실리콘을 확산시키기 위한 열처리 공정을 실시하고, 또한 그 후에 문턱값 전압 제어를 위한 이온 주입 공정을 행한다. 그러나, 그와 같은 프로세스 흐름의 실현을 위해서는, 웰형성을 위한 주입 공정에서 사용한 마스크를 제거하여 열처리를 실시하고, 또한 그 후에, p-MOSFET 및 n-MOSFET의 각각의 문턱값 전압 제어를 위한 주입 공정을, 새롭게 형성한 별도의 마스크를 사용하여 행할 필요가 있다. 그 때문에, 실제로는 웰형성을 위한 주입 공정, 격자간 실리콘을 확산시키기 위한 열처리 공정, 및p-MOSFET 및 n-MOSFET의 각각에 대한 문턱값 전압 제어를 위한 주입 공정의 실시와 관련하여, 마스크 퇴적, 리소그래피, 및 마스크 제거의 각 공정을 계 4회씩 행할 필요가 생긴다.
또한, 상술한 방법은, 매립 채널의 분리 측벽의 부근에 있어서의 붕소 농도의 국부적인 증가를 억제하기 위해서는 효과적이지만, 문턱값 전압 제어를 위한 표면 채널 불순물 분포의 리트로그레이드 형상의 유지라는 관점에서는, 충분히 만족할 수 있는 결과가 초래되지 않는다.
구체적으로는, 상술한 방법에서는 확실히 고에너지 이온 주입시에 발생한 점결함을 반도체 기판 중에 균등하게 분포시킬 수 있지만, 실제로는, 문턱값 전압 제어를 위한 이온 주입 공정 시에도 점결함이 발생하여, 표면 채널 불순물의 증속 확산이 생긴다. 그러나, 상기의 방법에서는, 그와 같이 하여 생기는 불순물의 증속 확산을 억제할 수 없다.
또한, 분단위 길이의 열처리 공정을 행하면, 특히 그 승온 과정에서, 반도체 기판 내부의 불순물, 예를 들면 채널 불순물이 크게 확산된다. 이 때문에, 채널 불순물 분포에 있어서, 반도체 기판의 표면 및 심부에서의 농도가 증가하여, 리트로그레이드 형상의 유지가 곤란하게 된다.
한편, 불순물로서의 인듐의 사용에 관련하여, 인듐 이온 주입후의 불순물 분포는, 그 테일부가 반도체 기판의 심부에 퍼진다. 이 때문에, 인듐 이온 주입후의 반도체 심부에 있어서의 불순물 농도는, BF2이온을 반분의 가속 에너지로 주입하였을 때보다도 높게 된다. 이 결과, 소스/드레인 영역과 기판의 사이에 접합 용량이 증가하여, MOSFET의 고성능화의 큰 장해가 된다. 또한, 인듐은 확산 계수는 작은 것, 점결함에 의한 증속 확산의 영향을 붕소와 같이 받는다. 덧붙여, 인듐 이온의 활성화는 용이하지 않고, 또한 붕소와 비교하여 주입 공정의 취급이 용이하지 않다.
본 발명은, 상보형 반도체 장치의 미세화를 진행시키는 과정에서 복잡화하는 제조 프로세스를 간략화함과 동시에, 고성능 동작을 안정하게 실현하는 반도체 장치를 형성할 수 있는, 반도체 장치의 제조 방법에 관한 것이다.
제1(a)도 내지 제1(c)도는, 종래 기술에 있어서의 제조 프로세스를 설명하는 단면도.
제2도는 주입된 붕소 이온 및 인듐 이온의 농도 프로파일을 나타내는 SIMS 실측 데이터.
제3(a)도 내지 제3(d)도는 본 발명에 의한 제조 프로세스를 설명하는 단면도.
제4(a)도 및 제4(b)도는 종래의 제조 프로세스(RTA 없음) 및 본 발명에 의한 제조 프로세스(RTA 있음)의 각각에 있어서 얻어지는 불순물 분포의 SIMS에 의한 실측 데이터이고, 제4(a)도는, 표면에서 깊이 1.5㎛까지 범위의 SIMS 프로파일이고, 제4(b)도는 제4(a)도 중에서 표면으로부터 0.3㎛까지의 범위를 확대하여 나타내고 있다.
제5도는 종래의 제조 프로세스(RTA 없음) 및 본 발명에 의한 제조 프로세스(RTA 있음)의 각각에 있어서의, 게이트 길이로 문턱값 전압과의 관계를 나타내는 그래프.
제6도는 종래의 제조 프로세스(RTA 없음) 및 본 발명의 제조 프로세스(RTA 있음)의 각각에 있어서의, n-MOSFET에서의 드레인 기판 사이의 접합 용량과 드레인 전압과의 관계를 나타내는 그래프.
제7(a)도 내지 제7(i)도는 본 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도.
제8(a)도 내지 제8(i)도는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도.
제9(a)도 내지 제9(i)도는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도.
제10(a)도 내지 제10(i)도는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도.
제11(a)도 내지 제11(k)도는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 있어서의 각 프로세스 단계를 나타내는 단면도.
제12(a)도 내지 제12(k)도는 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법에 있어서의 각 프로세스 단계를 나타내는 단면도.
제13(a)도 내지 제13(k)도는 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도.
제14도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각에 있어서의, 게이트 산화막의 형성 공정후의 깊이 방향 불순물 분포를 모식적으로 나타내는 도면.
제15도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각 따라서 형성된 반도체 장치에 있어서의, 채널 길이(Lg)와 문턱 값 전압(Vts)과의 관계를 나타내는 실측 데이터.
제16도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각에 따라서 형성된 반도체 장치에 있어서의, 채널 길이(Lg)와 단위 게이트 폭당의 포화전류(I dsat)와의 관계를 나타내는 실측 데이터.
제17도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각에 따라서 형성된 반도체 장치에 있어서의, 채널 길이(Lg)와 단위 게이트 폭당의 트랜스 컨덕턴스(Gm)와의 관계를 나타내는 실측 데이터.
본 발명의 반도체 장치의 제조 방법은, 고에너지 이온의 주입에 의해 웰 또는 매립층을 형성하는 공정과, 그 후에, 이온 주입에 의해 문턱 전압 제어를 위한 불순물 확산층을 형성하는 공정과, 그 후에, 상기 이온 주입에 의해 발생한 결정결함의 회복을 위해 RTA 처리를 행하는 공정과, 상기 RTA 처리 공정 후에, 게이트 산화막을 형성하는 공정을 포함하며, 상기 웰 또는 매립층의 형성을 위한 이온 주입 공정과 상기 불순물 확산층의 형성 공정과의 사이에 열처리를 실시하지 않으며, 상기 RTA 처리의 처리 조건은, 상기 결정 결함의 원인으로 되는 격자간 원자는 확산시키지만 상기 불순물 확산층의 불순물은 확산되지 않도록, 설정되어 있다.
구체적으로는, 예를 들면, 상기 고온 단시간 열처리는 약 900℃ 내지 약 1100℃의 온도 범위에서 실시된다.
상기 고온 열처리 공정 후에 게이트 산화막의 형성 공정을 또한 포함할 수 있다. 혹은, 상기 고온 열처리 공정에 있어서 게이트 산화막의 형성을 동서에 행할 수 있다.
상기 불순물 확산층의 형성 공정에 앞서, 고에너지 이온 주입에 의해서 웰 혹은 매립층을 형성하는 공정을 또한 포함할 수 있다. 이 경우, 어떤 실시예에서는, 상기 웰 혹은 매립층의 형성을 위한 이온 주입 공정과 상기 불순물 확산층의 형성 공정의 사이에, 열처리를 실시하지 않는다. 바람직하게는, 적어도 하나의 웰 혹은 매립층을 고에너지 이온의 주입에 의해서 형성한 후에, 상기 불순물 확산층의 형성을 위한 이온 주입 처리를 연속적으로 행한다.
어떤 실시예에서는, 형성되는 반도체 장치가 표면 채널형 전계 효과 트랜지스터이고, 상기 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 상기 이온 주입 공정에서 사용되는 이온 종류는 붕소이고, 해당 이온 주입 공정에서는, 주입된 붕소의 농도 프로파일이, 기판의 표면 부근에서는 저레벨에 유지되어, 해당 기판의 심부에 있어서 피크를 가지고, 또한 형성되는 소스/드레인 영역과 해당 기판과의 접합 영역에서는 저레벨에 유지되도록, 붕소의 이온 주입 처리를 실행한다.
다른 실시예에서는, 형성되는 반도체 장치가 매립 채널형 전계 효과 트랜지스터이고, 상기 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 상기 이온 주입 공정에서 사용되는 이온 종류는 붕소이다.
기판의 표면 부근에 있어서의 불순물 농도는, 약 2×1017cm-3이하일 수 있다.
바람직하게는, 상기 고온 열처리 공정의 승온 레이트가 약 50℃/초 내지 약 400℃/초, 또한 바람직하게는 약 75℃/초 내지 약 100℃/초의 범위에 있다.
본 발명의 다른 국면에 의해서 제공되는 반도체 장치의 제조 방법은, 반도체 기판의 표면에 선택적으로 제1의 보호막을 형성하는 공정과, 해당 제1의 보호막을 마스크로서, 소정의 이온 종류를 다른 에너지 레벨로 해당 반도체 기판에 주입하여, 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제1의 보호막을 제거하는 공정과, 해당 반도체 기판의 표면중에 해당 제1의 보호막에 의해서 덮여 있지 않은 영역에, 선택적으로 제2의 보호막을 형성하는 공정과, 해당 제2의 보호막을 마스크로서, 소정의 이온 종류를 다른 에너지 레벨로 해당 반도체 기판에 주입하여, 제2 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제2의 보호막을 제거하는 공정과, 고온 단시간 열처리를 행하는 공정을 포함한다.
본 발명의 다른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 선택적으로 보호막을 형성하는 공정과, 해당 보호막을 마스크로서, 소정의 이온 종류를 다른 에너지 레벨로 해당 반도체 기판에 주입하여, 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 보호막을 제거하는 공정과, 해당 반도체 기판의 전면에 소정의 이온 종류를 다른 에너지 레벨로 주입하여, 제2도 전형의 웰과 문턱값 전압 제어용의 불순물 확산층을, 해당 반도체 기판중에 해당 보호막에 의해서 덮어 있는 영역으로 형성하는 공정과, 고온 단시간 열처리를 행하는 공정을 포함한다.
본 발명의 또한 다른 반도체 장치의 제조 방법은, 반도체 기판에 선택적으로 절연 분리 영역을 형성하는 공정과, 해당 반도체 기판의 표면에 선택적으로 보호막을 형성하는 공정과, 해당 보호막을 마스크로서, 소정의 이온 종류를 다른 에너지 레벨로 해당 반도체 기판에 주입하여, 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 보호막을 마스크로서, 소정의 이온 종류를 해당 반도체 기판에 주입하여, 해당 반도체 기판중에 해당 보호막에 의해서 덮어 있는 영역에 제2 도전형의 웰을 형성하고, 또한, 해당 제1 도전형의 웰 직하의 영역에 제2 도전형의 매립층을, 해당 제2 도전형의 웰과 해당 제2 도전형의 매립층이 해당 절연 분리 영역 하에서 서로 고농도로 연속하여 해당 제1 도전형의 웰을 둘러싸도록 형성하는 공정과, 해당 보호막을 제거하는 공정과, 해당 반도체 기판의 전면에 소정의 이온 종류를 주입하고, 문턱값 전압 제어용의 불순물 확산층을, 해당 반도체 기판 중에 해당 보호막에 의해서 덮어 있는 영역에 형성하는 공정과, 고온 단시간 열처리를 행하는 공정을 포함한다.
본 발명의 또한 다른 반도체 장치의 제조 방법은, 반도체 기판에 선택적으로 절연 분리 영역을 형성하는 공정과, 해당 반도체 기판의 표면에 선택적으로, 제1의 보호막상에 제2의 보호막이 겹쳐 쌓인 다층막을 형성하는 공정과, 해당 다층막을 마스크로서, 소정의 이온 종류를 해당 반도체 기판에 주입하여, 제1 도전형의 웰을 형성하는 공정과, 해당 제2의 보호막을 제거하는 공정과, 해당 제1의 보호막을 마스크로서, 소정의 이온 종류를 해당 반도체 기판에 주입하여, 해당 반도체 기판중에 해당 제1의 보호막에 의해서 덮어 있는 영역에 제2 도전형의 웰을 형성하고, 또한, 해당 제1 도전형의 웰 직하의 영역에 제2 도전형의 매립층을, 해당 제2 도전형의 웰과 해당 제2 도전형의 매립층이 해당 절연 분리 영역하에서 서로 고농도로 연속하여 해당 제1 도전형의 웰을 둘러싸도록 형성하는 공정과, 해당 제1의 보호막을 마스크로서 해당 반도체 기판에 이온 주입하는 공정과, 해당 제1의 보호막을 제거하는 공정과, 해당 반도체 기판의 전면에 이온 주입하는 공정과, 고온 단시간 열처리를 행하는 공정을 포함한다.
본 발명의 또 다른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 선택적으로 제1의 보호막을 형성하는 공정과, 해당 제1의 보호막을 마스크로서, 소정의 이온 종류를 해당 반도체 기판에 주입하여, 제1 도전형이 깊은 매립층을 형성하는 공정과, 해당 제1의 보호막을 제거하는 공정과, 해당 반도체 기판의 표면에 선택적으로 제2의 보호막을 형성하는 공정과, 해당 제2의 보호막을 마스크로서, 소정의 이온 종류를 다른 에너지 레벨로 해당 반도체 기판에 주입하여, 제2 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제2의 보호막을 제거하는 공정과, 해당 반도체 기판의 표면중에 해당 제2의 보호막에 덮여 있지 않은 영역에, 선택적으로 제3 보호막을 형성하는 공정과, 해당 제3 보호막을 마스크로서, 소정의 이온 종류를 해당 반도체 기판에 주입하고, 해당 반도체 기판중에 해당 제3 보호막에 의해서 덮이지 않은 영역에 제1 도전형의 웰을, 해당 제1 도전형의 웰과 해당 제1 도전형의 매립층이 서로 연속하여 해당 제2 도전형의 웰을 둘러싸도록 형성하는 공정과, 해당 제3 보호막을 마스크로서, 해당 반도체 기판에 소정의 이온 종류를 주입하여, 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제3 보호막을 제거하는 공정과, 해당 반도체 기판의 표면에 선택적으로 제4 보호막을 형성하는 공정과, 해당 제4 보호막을 마스크로서 해당 반도체 기판에 이온 주입을 행하고, 해당 제2 도전형의 웰 내부에 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 고온 단시간 열처리를 행하는 공정을 포함한다.
본 발명의 또 다른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 선택적으로 제1의 보호막을 형성하는 공정과, 해당 제1의 보호막을 마스크로써, 소정의 이온 종류를 다른 에너지 레벨로 해당 반도체 기판에 주입하여, 제1 도전형이 깊은 매립층으로 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제1의 보호막을 제거하는 공정과, 해당 반도체 기판의 표면에 선택적으로 제2의 보호막을 형성하는 공정과, 해당 제2의 보호막을 마스크로서, 소정의 이온 종류를 다른 에너지로 해당 반도체 기판에 주입하여, 해당 반도체 기판중에 해당 제2의 보호막에 의해서 덮여 있지 않은 영역에, 해당 제1 도전형이 깊은 매립층으로 연속한 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제2의 보호막 너머로 제2 도전형의 이온 종류를 해당 반도체 기판에 이온 주입하여, 해당 반도체 기판중에 해당 제2의 보호막에 의해서 덮어 있는 영역에 소정의 웰을 형성하는 공정과, 해당 제2의 보호막을 제거하는 공정과, 해당 반도체 기판의 표면에 선택적으로 제3 보호막을 형성하는 공정과, 해당 제3 보호막을 마스크로서, 해당 반도체 기판에 소정의 이온 종류를 주입하여, 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 해당 제3 보호막을 제거하는 공정과, 고온 단시간 열처리를 행하는 공정을 포함한다.
상기한 바와 같은 본 발명의 여러 가지의 반도체 장치의 제조 방법에 있어서, 구체적으로는, 상기 고온 단시간 열처리의 처리 조건은, 상기 결정 결함의 원인이 되는 격자간 원자는 확산시키지만, 상기 불순물 확산층의 불순물은 확산시키지 않도록, 설정되어 있다. 예를 들면, 상기 고온 단시간 열처리는, 약 900℃ 내지 약 1100℃의 온도 범위에서 실시된다.
기판의 표면 부근에 있어서의 불순물 농도는, 약 2×1017cm-3이하일 수 있다.
바람직하게는, 상기 고온 열처리 공정의 승온 레이트가 약 50℃/초 내지 약 400℃/초, 또한 바람직하게는 약 75℃/초 내지 약 100℃/초의 범위에 있다.
본 발명의 또 다른 국면에 의해서 제공되는 반도체 장치의 제조 방법은, 이온 주입에 의해서 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 공정과, 해당 이온 주입에 의해서 발생한 결정 결함의 회복을 위한 고온 단시간 열처리를 행하는 공정과, 게이트 산화막을 형성하는 공정과, 소스/드레인 영역을 형성하는 공정을 포함한다.
이것에 의해, 본 발명은, 웰 내의 불순물의 재분포를 억제하면서, 웰 형성시에 발생한 격자간 실리콘이 그 후의 열처리 공정에 기인하여 문턱값 전압 제어에 바람직하지 못한 영향을 미치게 하는 것을 억제하고, 웰형성을 위한 주입 공정으로 문턱값 전압 제어를 위한 주입 공정을 n-MOSFET 및 p-MOSFET의 각각에 동일한 마스크를 사용하여 실시하는 것으로 프로세스의 간략화를 실현할 수 있는, 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명에 의하면, 매립 채널형 MOSFET에 관하여서는, 문턱값 전압 제어용의 불순물 확산 영역을 얕게 형성할 수 있기 때문에, 오프리크 전류라든지 문턱값 전압의 격차를 억제하여, 고구동력을 실현할 수 있다. 한편, 표면 채널형 MOSFET에 관하여서는, 문턱값 전압 제어용의 불순물이 리트로그레이드 분포형상을 유지하기 때문에, 접합 용량의 증가를 억제하면서 단채널 효과의 발생을 억제하고, 고구동력을 실현할 수 있다.
[발명을 실시하기 위한 최량의 형태]
우선, 본 발명을 구성하기에 이른 경위에 대하여 설명한다.
CMOS의 형성에 있어서, 고에너지 주입에 의해, p형 웰및 n형 웰이 형성된다. 이미 설명한 바와 같이, 종래 기술에서는, 고에너지 이온 주입 후에, 열처리에 의해서 주입에서 발생한 결함의 회복을 행하고 있다. 그러나, 이러한 종래 기술의 방법에서는 그 후에, 또한 p형 웰 및 n형 웰 문턱값 전압 제어를 위한 이온 주입을 행하기 때문에, p형 웰을 형성하기 위해서 마스크, n형 웰을 형성하기 위한 마스크, p형 웰에의 문턱값 제어를 위해 이온 주입용의 마스크, 및 n형 웰에의 문턱값 제어를 위한 이온 주입용의 마스크의 합계 4매의 마스크가 필요하다.
그리고, 본원 발명자 등은 공정수를 삭감하여 저비용화를 도모하기 위해서, 웰형성의 마스크와 문턱값 제어용의 이온 주입용의 마스크를 겸용하는 것을 생각하였다. 이 방법에 의하면, 웰 형성시에, 마찬가지로 문턱값 제어를 위한 이온 주입을 행할 수 있기 때문에, 마스크 수를 반으로 하고, 공정수를 삭감할 수 있다. 구체적으로는, p형 웰형성을 위한 마스크로, p형 웰을 형성하는 동시에, p형 웰로 형성하는 n-MOSFET의 경계치 제어를 위해 이온 주입을 행한다. 이와 같이, n형 웰형성을 위한 마스크로, n형 웰을 형성하는 동시에, n형 웰로 형성하는 n-MOSFET의 문턱값 제어를 위해 이온 주입을 행한다. 그 후에, n-MOSFET 및 p-MOSFET로 구성되는 게이트 산화막을 형성한다.
게이트 산화막의 형성을 위한 열처리의 형성은 약 850℃이고, 반도체 프로세스에 있어서는, 비교적으로 저온의 열처리이다. 그러나, 본원 발명자 등의 검토에 의하면, 문턱값 제어용의 불순물 확산층이, 원자의 고유의 확산 계수 이상으로 이상(異常)확산하는 것을 알았다. 본원 발명자 등은, 상기 현상의 원인이, 고에너지 이온 주입에 의한 점결함이 아닌가 고려된다. 즉, 이 점결함이 원인이 되어, 저온(약 850℃)에서의 열처리임에도 불구하고, 약 1000℃에서의 고온 열처리와 같은 정도의 확산이 생기지 않을까 하고 생각한 것이다.
그래서, 이 이상확산을 억제하기 위해서, 본원 발명에서는, 문턱값 제어를 위해 이온 주입후에 고온 단시간 열처리(RTA)를 행하여, 게이트 산화막 공정에서의 이상확산을 방지한다. 즉, 게이트 산화막 공정을 최초의 열처리 공정으로 하는것이 아니고, 그 전에 열처리 공정을 실시하는 것으로, 그 이전에 발생하여 축적되어 있는 점결함을 회복한다. 본 발명에 의하면, 이러한 수법에 의해서 이상확산을 방지하고, MOSFET의 미세화를 실현할 수 있다.
본 발명의 구체적인 실시예를 설명하기 전에, 우선, 본 발명의 큰 특징의 하나인 문턱값 전압(Vt)과 고온 단시간 열처리(이하에서는, 「RTA」라고 칭한다)와의 관계를, 제1(a)도 내지 제6도 및 제15도 내지 제17도를 참조하여 설명한다.
반도체 제조 공정에서는 이온 주입시에 반도체 기판의 내부에 결정 결함, 구체적으로는 빔구멍 혹은 격자간 실리콘이 발생한다. 반도체 기판내의 불순물은 650℃ 이상의 고온으로 확산하지만, 그 때에, 상술한 바와 같은 빔구멍이라든지 격자간 원자(예를 들면 격자간 실리콘)가 불순물의 확산을 증속시킨다. 그리고 본 발명에서는 불순물의 바람직하지 못한 확산을 억제하면서, 이온 주입시에 발생한 빔구멍이라든지 격자간 실리콘을 확산 혹은 소멸시키고, 문턱값 전압 제어를 위한 불순물 농도가, 표면에 있어서의 농도와 기판심부에 있는 피크값 사이의 차(기판심부의 피크값의 쪽이 크다)를 유지한 리트로그레이드 분포형상을 유지할 수 있는 제조 프로세스를 제안한다.
대비를 위해, 우선, 종래 기술에 있어서의 일반적인 제조 프로세스를 제1(a)도 내지 제1(c)도를 참조하여 설명한다.
우선, 제1(a)도에 나타내는 바와 같이, p형 저농도 기판(1)에, 이온 주입을 위한 보호 산화막(2)을 통해 BF2이온을 가속 전압 100keV 또한 도즈량 4.0×1012cm-2으로 주입하여, 문턱값 전압 제어용의 불순물 확산층(4)을 형성한다. 다음에, 제1(b)도에 나타내는 바와 같이 보호 산화막을 제거하고, 또한 제1(c)도에 나타내는 바와 같이, 온도 850℃에서 30분간의 열산화 공정에 의해서 게이트 산화막(7)을 형성한다.
한편, 먼저 진술한 바와 같이, 리트로그레이드 채널 불순물 분포를 유지하기 위해서, 확산 계수가 매우 낮은 인듐을 문턱값 전압 제어용의 불순물로서 사용하는 것이 있다. 인듐은, 이온 주입시에 발생한 빔구멍 및 격자간 실리콘에 의한 증속 확산의 영향을 받는 것이 매우 작다. 그러나, 제2도에 나타내는 SIMS 분석의 실측 데이터에 나타내듯이, 붕소 이온(BF2 +)의 주입시에 비해서 인듐 이온(In+)의 주입시에는, 주입된 이온 분포의 테일부가 확대된다. 그 때문에, 소스/드레인 영역과 기판 사이의 접합 용량이 증대된다. 또한, 인듐은 취급이 어려운 원자이고, 또한, DRAM 등의 메모리 LSI에 사용하는 포즈 시간 열화 등의 바람직하지 못한 영향이 생긴다.
그리고, 본 발명에서는 제3(a)도 내지 제3(d)도를 참조하여 이하에 설명하는 바와 같은 제조 프로세스를 실시한다.
구체적으로는 우선 제3(a)도에 나타내는 바와 같이 p형 저농도 기판(1)에, 이온 주입을 위한 보호 산화막(2)을 통해 BF2이온을 가속 전압 100KeV 또한 도즈량 4.0×1012cm-2으로 주입하여, 문턱값 전압 제어용의 불순물 확산층(4)을 형성한다. 다음에 제3(b)도의 단계에서 온도 1000℃에서 10초 동안의 RTA 처리를 행하여, 상기의 이온 주입시에 발생한 격자간 실리콘을 확산시킨다. 그 후에 제3(c)도에 나타내는 바와 같이 보호 산화막을 제거하고, 또한 제3(d)도에 나타내는 바와 같이 온도 850℃에서 30분간의 열산화 공정에 의해서 게이트 산화막(7)을 형성한다.
여기에서 상기의 RTA 처리는 일반적으로 행하여지는 불순물 활성화를 위한 열처리보다도 높은 온도로, 그러나 그 대신에 짧은 시간만 실시된다. 이것에 의해서, 주입된 불순물의 확산은 생기게 하지 않고, 격자간 원자(예를 들면 격자간 실리콘)를 확산시킨다. 구체적으로는 예를 들면, 본 발명에 있어서의 RTA 열처리는 약 900℃ 내지 약 1100℃의 온도 범위에서, 약 10초간에 걸쳐서 실시된다. RTA 처리의 온도가 약 900℃ 보다도 낮으면, 점결함(빔구멍이라든지 격자간 실리콘)이 잔존할 가능성이 있다. 한편, RTA 처리의 온도가 약 1100℃ 보다도 높으면, 어닐링 효과에 의한 주입한 불순물의 확산이 생길 수 있기 때문에 바람직하지 못하다.
또한, 그 승온 레이트는 약 50℃/초 내지 약 400℃/초의 범위에서 설정되는 것이 바람직하다. 승온 레이트가 약 400℃/초 이상이면, 기판자신에 순간으로 열변형에 의한 손상이 발생한다. 한편, 승온 레이트가 약 50℃/초 이하이면, 불순물의 확산이 생기기 때문에 바람직하지 못하다. 불순물의 확산을 생기게 하지 않고 점결함을 해소하기 위해서는 상기의 범위가 바람직하다.
또한 바람직하게는 승온 레이트는 약 75℃/초 내지 약 100℃/초의 범위로 설정된다.
제4(a)도 및 제4(b)도는, 제1(a)도 내지 제1(c)도를 참조하여 설명한 RTA 처리를 실시하지 않은 종래의 제조 프로세스(「RTA 없음」이라고 표시), 및 제3(a)도 내지 제3(d)도를 참조하여 설명한 RTA 처리를 수반하는 본 발명에 의한 제조 프로세스(「RTA 있음」라고 표시)의 각각에 있어서 얻어지는, 불순물 분포의 SIMS에 의한 실측 데이터이다. 제4(a)도는 표면에서 깊이 1.5㎛까지의 범위의 SIMS 프로파일이고, 제4(b)도는, 제4(a)도 중에서 표면으로부터 0.3㎛ 까지의 범위를 확대하여 나타내고 있다. 제4(a)도 및 제4(b)도의 SIMS 프로파일의 측정에 있어서는, 문턱값 전압 제어용의 불순물 이온 주입과 동시에 가속 전압 300KeV 및 도즈량 1.0×1013cm-2으로 붕소를 주입하여, 리트로그레이드 p웰을 형성한다.
본 발명에 따라서 문턱값 전압 제어를 위한 이온 주입후에 RTA 처리를 행함으로써, 종래 기술에서는 약 2.0×1017cm-3이던 표면 부근에서의 불순물 농도가 약 1×1017cm-3로 억제되고, 또한, 기판 내부에의 깊은 확산이 억제된 리트로그레이드 채널 분포가 형성되어 있다. 이것은 본 발명에서는 문턱값 전압 제어용의 불순물 이온 주입후에 RTA 처리를 행함으로써, 웰형성을 위한 고에너지 이온 주입시에 발생한 빔구멍 및 격자간 실리콘을 첨가하여, 문턱값 전압 제어용의 불순물 이온 주입시에 발생한 빔구멍 및 격자간 실리콘을 단시간에 확산 혹은 소멸시키고, 후자에 기인하는 채널 불순물 분포의 증속 확산을 억제하고 있기 때문이다. 이 수법을 또한 최적화 함으로써, 1.0×1017cm-3이하의 표면 불순물 농도를 달성할 수 있다.
종래의 제조 프로세스에서는 웰 주입시에 발생하는 빔구멍 밑 격자간 실리콘은 웰 드라이브인 공정 등에 의해서 소거시키고 있지만, 이것만으로는 문턱값 전압 제어용의 불순물 이온 주입시에 발생하는 빔구멍 및 격자간 실리콘에 의한 증속 확산을 억제할 수 없다. 그것에 대하여 본 발명에 의한 문턱값 전압 제어용의 불순물 이온 주입후의 초단위의 RTA 처리에 의하면, 문턱값 전압 제어용의 불순물(예를 들면 붕소)의 확산을 억제하여, 웰형성용 및 문턱값 전압 제어용의 각각의 주입 공정에서 발생한 빔구멍 및 격자간 실리콘을, 한번에 확산 혹은 소멸시킬 수 있다. 이것보다, 웰형성용 및 문턱값 전압 제어용의 각각의 목적의 불순물을 동일 마스크로 연속 주입하는 것이 가능하게 되고, 마스크 수의 삭감, 게다가 제조 비용의 삭감을 실현하는 것이 가능하게 된다.
또한, 상기의 「연속주입」이란, 동일한 마스크를 사용하여 불순물 이온을 주입하는 것을 의미하며, 반드시, 2개의 주입 공정이 엄밀하게 시간적으로 연속하고 있을 필요는 없다. 예를 들면, 채널 스톱층의 형성이라든지 펀치 스루스톱층의 형성 공정도를, 2개의 주입 공정 사이에 실시하여도 된다. 혹은, 2개의 주입 공정 실시 순서를 상기와는 반대로 하여도, 같은 효과를 얻을 수 있다.
또한, 문턱값 전압 제어를 위한 불순물 주입 공정후의 RTA 처리의 실시시에, 예를 들면 온도 1000℃에서 1분이내의 산화 공정에 의해서, 게이트 산화막을 동시에 형성할 수도 있다. 이것은, RTA와 게이트 산화막 형성 공정과의 2공정을, 고온 단시간 열산화(RTO) 처리라 칭해지는 하나의 공정으로 대체하는 것을 의미하고, 제조 프로세스의 또한 간략화가 달성된다. 이 RTO 처리는, 질화 산화막 형성시에 있어서의 질화 처리전의 게이트 산화막 형성 공정에도, 효과적으로 적용할 수 있다.
다음에, 상술한 바와 같은 본 발명의 제조 프로세스가, 그것에 의하여 형성되는 반도체 장치의 동작 특성에 미치게 하는 효과를, 제5도 및 제6도에 나타내는 프로세스/디바이스 시뮬레이션 결과를 참조하여 설명한다.
제5도는 제1(a)도 내지 제1(c)도를 참조하여 설명한 RTA 처리를 수반하지 않은 종래의 제조 프로세스(「RTA 없음」이라 표시), 및 제3(a)도 내지 제3(d)도를 참조하여 설명한 RTA 처리를 수반하는 본 발명의 제조 프로세스(「RTA 있음」이라 표시)의 각각에 있어서의, 게이트 길이와 문턱값 전압과의 관계를 나타내는 그래프이고, 단채널 효과의 영향을 나타내는 것이다.
제5도에서, 게이트 길이가 짧은 경우 양 프로세스 사이의 차는 작지만, 특히 게이트 길이가 긴 경우에 있어서, 게이트 산화막의 형성전에 RTA 처리를 행하는 본 발명의 제조 프로세스에 의한 반도체 장치의 쪽이, RTA 처리를 행하지 않고 형성되는 종래의 반도체 장치보다도 낮은 문턱값 전압을 나타낸다. 이것에 의해, 본 발명의 제조 프로세스에 의하여 형성되는 리트로그레이드 채널 불순물 분포는, 문턱값 전압의 감소에 따르는 단채널 효과의 억제에 큰 효과를 발휘한다. 이것은, 문턱값 전압 제어를 위해서 주입된 불순물의 확산이 억제되어, 불순물의 피크 농도가 높아지고, 소스/드레인 영역에서의 공지층의 늘어남이 억제되기 때문이다.
제6도는, n-MOSFET에 있어서의 드레인 기판 사이의 접합 용량과 드레인 전압과의 관계를, 종래의 제조 프로세스(「RTA 없음」이라 표시) 및 본 발명의 제조 프로세스(「RTA 있음」이라 표시)의 각각에 대하여 나타낸다.
이것에서, 본 발명에 의해서 형성되는 n-MOSFET의 쪽이 접합 용량은 약 10% 작은 것을 안다. 이것은, 본 발명에 따라서 형성된 반도체 장치에서는, 문턱값 전압 제어를 위해 주입된 불순물의 확산이 억제됨으로써, 소스/드레인 영역과 기판과의 사이의 접합부에 위치하는 불순물 분포의 테일부의 농도가 낮게 되어 있기 때문이다.
또한, 기판 표면에서의 불순물 농도가 높으면 표면 산란의 효과에 의해서 포화 전류치가 내려가지만, 본 발명에 따라서 RTA 처리를 행하면, 문턱값 전압 제어를 위해 주입된 불순물의 확산이 억제되어 기판 표면에서의 불순물 농도를 내릴 수 있기 때문에, 포화 전류치를 증대시킬 수 있다.
상기와 같이, 본 발명의 반도체 제조 프로세스에 의하면, RTA 처리의 실시에 의해서 문턱값 전압 제어를 위해 주입된 불순물의 확산을 억제함으로써, 특히 문턱값 전압이 낮게 설정되어 있는 경우에 있어서의 단채널 효과의 악영향을 억제함과 동시에, 소스/드레인 영역과 기판 사이의 접합 용량이 감소되고, 또한 포화 전류치가 증대된다. 이 결과, 형성되는 반도체 장치 동작의 안정화라든지 고속화가 실현된다.
또한, 본 발명의 효과를 구체적인 실측 데이터를 참조하여 또한 설명한다.
제15도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각에 따라서 형성된 반도체 장치에서의, 채널 길이(Lg)와 문턱값 전압(Vts)과의 관계를 나타내는 실측 데이터이다. 제16도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각에 따라서 형성된 반도체 장치에 있어서의, 채널 길이(Lg)와 단위 게이트 폭당의 포화전류(I dsat)와의 관계를 나타내는 실측 데이터이다. 또한, 제17도는 본 발명의 제조 프로세스(RTA 있음) 및 종래 기술의 제조 프로세스(RTA 없음)의 각각에 따라서 형성된 반도체 장치에 있어서의, 채널 길이(Lg)와 단위 게이트 폭당의 트랜스 컨덕턴스(Gm)와의 관계를 나타내는 실측 데이터이다.
제15도의 그래프에서 명백한 바와 같이, 본 발명에 의하면 종래 기술에 비하여, 게이트 길이가 짧게 되어도 문턱값 전압의 감소분이 작고, 단채널 효곽에 대한 내성이 향상되고 있는 것을 안다. 또한, 제16도에서, 본 발명에 의하면 종래 기술에 비하면, 포화 전류치가 약 10% 내지 약 15% 향상되고 있고, 구동력이 크고 동작 속도간 빠른 반도체 장치가 얻어지는 것을 안다. 또한, 제17도에서, 본 발명에 의하면 종래 기술에 비하여, 트랜스 컨덕턴스가 약 10% 향상하고 있고, 구동력이 향상되고 있는 것을 안다.
이하에, 첨부의 도면을 참조하면서, 상기한 바와 같은 특징을 가지는 본 발명의 반도체 장치의 제조 방법에 관하며, 몇 개인가의 실시예를 설명한다.
[실시예 1]
제7(a)도 내지 제7(i)도는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다.
우선, 제7(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하여, 이온 주입을 위해 보호 산화막(2)을 형성한다. 또, 도면 중에서, 참조 번호(50)는 소자 분리를 위한 절연 분리 영역을 나타낸다.
다음에, 제7(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로 마스크(51)를 형성하고, 그것을 이용하여 붕소를 가속 전압 400keV 또한 도즈량 4.4×1012cm-2으로 주입하여, 리트로그레이드 p형 웰(3)을 형성한다. 또한, 같은 마스크(51)를 사용하여, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2으로 주입하고, 또한 문턱값 전압 제어를 위한 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 4.7×1012cm-2으로 주입한다.
또, 채널 스톱층은, 다른 도전형의 웰 사이에 형성되어, 소자 분리를 위한 절연 분리 영역하에 형성된다. 단지, 간단하게 하기 위해, 도면 중에는 나타나지 않는다. 이 점은, 이하의 각 실시예에 있어서도 마찬가지이다.
다음에, 마스크(51)를 제거하고, 제7(c)도에 나타내는 바와 같이, 새로운 마스크(52)를 보호 산화막(2)상에 선택적으로 형성한다. 마스크(52)는, 마스크(51)에 의해서 덮어지지 않는 곳을 덮도록 패터닝되어 있다. 그리고, 마스크(52)를 이용하여 인을 가속 전압 700keV 또한 도즈량 1.0×1013cm-2으로 주입하여, 리트로그레이드 n형 웰(5)을 형성한다. 또한, 같은 마스크(52)를 사용하여, 펀치 스루스톱층을 형성하기 위한 인을, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2으로 주입하고, 또한 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2을, 가속 전압 70keV 또한 도즈량 6.6×1012cm-2으로 주입한다. 이것에 의해서 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)은, 인을 가속 전압 40keV 또한 도즈량 3.0×1012cm-2으로 주입함으로써 형성된다.
다음에, 제7(d)도에 나타내는 바와 같이 마스크(52)를 제거하여, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하여, 상기 이온 주입시에 발생한 격자간 실리콘 및 빔구멍 등의 점결함을 확산시킨다. 또한, 제7(e)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제7(f)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 37분간 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되고, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포가 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하고 있기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제7(g)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다 다음에, 제7(h)도에 나타내는 바와 같이, n형 웰(5)을 덮는 마스크(53)를 형성하고, 게이트 전극(8) 및 마스크(53)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2으로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성한다. 또한, 마스크(53)를 제거한 후에, 제7(i)도에 나타내는 바와 같이, p형 웰(3)을 덮는 마스크(54)를 형성하여, 게이트 전극(8) 및 마스크(54)를 이용하고 BF2를 가속 전압 30keV 또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃로 약 10초간)에 의해서, 소스/드레인 영역에 있어서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성되고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은, 붕소의 주입에 의해 표면 채널형이 된다.
[실시예 2]
제8(a)도 내지 제8(i)도는, 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다.
우선, 제8(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하여, 이온 주입을 위해 보호 산화막(2)을 형성한다. 또한, 도면중에서, 참조 번호(50)는, 소자 분리를 위해 절연 분리 영역을 나타낸다.
다음에, 제8(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로 마스크(61)를 형성하고, 그것을 이용하여 인을 가속 전압 400keV 또한 도즈량 1.0×1013cm-2로 주입하여, 리트로그레이드 n형 웰(5)을 형성한다. 또한, 같은 마스크(61)를 사용하여, 펀치 스루스톱층을 형성하기 위한 인을, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2로 주입하고, 또한 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2를, 가속 전압 70keV 또한 도즈량 6.6×1012cm-2으로 주입한다. 이것에 의해서, 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)은 인을 가속 전압 40keV 또한 도즈량 3.0×1012cm-2로 주입함으로써 형성된다.
다음에, 마스크(61)를 제거하고, 제8(c)도에 나타내는 바와 같이, 붕소를 가속 전압 600keV 또한 도즈량 4.4×1012cm-2로 n형 웰(5)을 포함해서 전면에 주입하고, 리트로그레이드 p형 웰(3)을 형성한다. 이러한 고에너지 주입에 의해서, 기판심부에 불순물 농도의 피크를 갖는 p형 웰(3)이 형성된다. 이 p형 웰(3)은, n형 웰(5)을 둘러싸도록 형성되어, 래치업 내성에 우수한 구조로 되어 있다. 또한, 상기의 경우에는, n형 웰(5)을 덮는 마스크를 형성할 필요가 없고, 실시예 1인 경우에 비하여 마스크 수를 삭감할 수 있다.
또한, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2로 주입하고, 또한 문턱값 전압 제어를 위해 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 4.7×1012cm-2으로 주입한다.
이 주입 공정에서는, 붕소는 전면에 주입된다. 매립형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)의 형성에 있어서, 먼저 주입되는 BF2의 도즈량을 미리 적게 설정해 놓고, 이 붕소의 주입에 의해서, 문턱값 전압 제어를 위한 불순물 확산층(6)의 불순물 농도를, 2회의 주입 처리에 맞추어 소정의 값으로 설정한다. 한편, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)의 형성에 있어서, 먼저 주입되는 인의 도즈량을 미리 대부분 설정해 놓고, 이 붕소의 주입에 따라서, 문턱값 전압 제어를 위한 불순물 확산층(6)의 불순물 농도를, 2회의 주입 처리의 제거에 의해서 소정의 값으로 설정된다. 또한, 불순물 확산층(4)에 관하여서는, 1회의 주입 처리에 의해서, 소정의 불순물 농도로 설정된다. 이 점들은, 다른 실시예와 같은 처리를 행하는 경우라도 마찬가지이다.
다음에, 제8(d)도에 나타내는 단계에서, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하고, 상기 이온 주입시에 발생한 격자간 실리콘이라든지 빔구멍 등의 점결함을 확산시킨다. 또한, 제8(e)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제8(f)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 30분간의 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되고, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포간 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하고 있기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제8(g)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다. 다음에, 제8(h)도에 나타내는 바와 같이, n형 웰(5)을 덮는 마스크(63)를 형성하고, 게이트 전극(8) 및 마스크(63)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성된다. 또한, 마스크(63)를 제거한 후에, 제8(i)도에 나타내는 바와 같이, p형 웰(3)중에 n형 웰(5)과 오버랩하고 있지 않은 부분을 덮는 마스크(64)를 형성하고, 게이트 전극(8) 및 마스크(64)를 이용하여 BF2를 가속 전압 30keV 또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃에서 약 10초간)에 의해서, 소스/드레인 영역에서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성하고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은 붕소의 주입에 의해 표면 채널형이 된다.
[실시예 3]
제9(a)도 내지 제9(i)도는, 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다.
우선, 제9(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하고, 이온 주입을 위해 보호 산화막(2)을 형성한다. 또한, 도면 중에서, 참조 번호(50)는 소자 분리를 위해 절연 분리 영역을 나타낸다.
다음에, 제9(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로 마스크(61)를 형성하고, 그것을 이용하여 인을 가속 전압 400keV 또한 도즈량 1.0×1013cm-2로 주입하여, 리트로그레이드 n형 웰(5)을 형성한다. 또한, 같은 마스크(61)를 사용하여, 펀치 스루스톱층을 형성하기 위한 인을, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2로 주입하고, 또한 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2를, 가속 전압 70keV 또한 도즈량 6.6×1012cm-2로 주입한다. 이것에 의해서, 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는 문턱값 전압 제어를 위한 불순물 확산층(6)은, 인을 가속 전압 40KeV 또한 도즈량 3.0×1012cm-2로 주입함으로써 형성된다.
다음에, 마스크(61)를 또한 사용하여, 제9(c)도에 나타내는 바와 같이 붕소를 가속 전압 700keV 또한 도즈량 4.4×1012cm-2로 주입하여, 리트로그레이드 p형 웰(3)을 형성한다. 이때, 마스크(61)에 의해서 덮이지 않은 영역에서는, 고에너지 이온 주입에 의해서, p형 웰(3)은 기판심부에 불순물 농도의 피크를 가지도록 형성한다. 한편, 마스크(61)에 의해서 덮어 있는 영역에서는, 이온이 마스크(61)에 의해서 감속된 다음에 주입되기 때문에, p형 웰(3)은 보다 얕은 위치에 형성된다. 이 p형 웰(3)은, n형 웰(5)을 둘러싸도록 형성되어, 래치업 내성에 우수한 구조로 되어 있다.
또한, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2으로 주입한다. 계속해서, 마스크(61)를 제거한 후에, 문턱값 전압 제어를 위한 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 4.7×1012cm-2로 주입한다.
다음에, 제9(d)도에 나타내는 단계에서, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하여, 상기 이온 주입시에 발생한 격자간 실리콘이라든지 빔구멍 등의 점결함을 확산시킨다. 또한, 제9(e)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제9(f)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 30분간의 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되고, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포가 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하고 있기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제9(g)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다. 다음에, 제9(h)도에 나타내는 바와 같이, n형 웰(5)을 덮는 마스크(73)를 형성하고, 게이트 전극(8) 및 마스크(73)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성한다. 또한, 마스크(73)를 제거한 후에, 제9(i)도에 나타내는 바와 같이, p형 웰(3)중에 n형 웰(5)과 오버랩하고 있지 않은 부분을 덮는 마스크(74)를 형성하고, 게이트 전극(8) 및 마스크(74)를 이용하여 BF2를 가속 전압 30keV또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃에서 약 10초간)에 의해서, 소스/드레인 영역에서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성되고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은, 붕소의 주입에 의해 표면 채널형이 된다.
[실시예 4]
제10(a)도 내지 제10(i)도는, 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다.
우선, 제10(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하여, 이온 주입을 위한 보호 산화막(2)을 형성한다. 또한, 도면 중에서, 참조 번호(50)는 소자 분리를 위한 절연 분리 영역을 나타낸다.
다음에, 제10(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로, 예를 들면 질화 실리콘막으로 이루어지는 하단 마스크(81), 및, 예를 들면 레지스트로 이루어지는 상단 마스크(82)로 이루어지는 2층 구조의 마스크(80)를 형성한다. 그리고, 마스크(80)를 이용하여 인을 가속 전압 400keV 또한 도즈량 1.0×1013cm-2으로 주입하여, 리트로그레이드 n형 웰(5)을 형성한다. 또한, 같은 마스크(80)를 사용하여, 펀치 스루스톱층을 형성하기 위한 인을, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2으로 주입하여, 또한 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2을, 가속 전압 70keV 또한 도즈량 6.6×1012cm-2로 주입한다. 이것에 의해서 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)은, 인을 가속 전압 40keV 또한 도즈량 3.0×1012cm-2으로 주입함으로써 형성된다.
다음에, 마스크(80)중의 상단 마스크(82)만을 제거하여, 제10(c)도에 나타내는 바와 같이, 하단 마스크(81)만을 사용하고 붕소를 가속 전압 700keV 또한 도즈량 4.4×1012cm-2으로 주입하여, 리트로그레이드 p형 웰(3)을 형성한다.
이때, 마스크(81)에 의해서 덮이지 않은 영역에서는, 고에너지 이온 주입에 의해서, p형 웰(3)은 기판심부에 불순물 농도의 피크를 가지도록 형성된다. 한편, 마스크(81)에 의해서 덮어 있는 영역에서는, 이온이 마스크(81)에 의해서 감속된 다음에 주입되기 때문에, p형 웰(3)은, 보다 얕은 위치에 형성된다. 이 p형 웰(3)은, n형 웰(5)을 둘러싸도록 형성되어, 래치업 내성에 우수한 구조로 되어 있다.
또한, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2으로 주입한다. 그 후에, 하단 마스크(81)를 제거하고, 문턱값 전압 제어를 위한 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 4.7×1012cm-2으로 주입한다.
다음에, 제10(d)도에 나타내는 단계에서, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하여, 상기 이온 주입시에 발생한 격자간 실리콘이라든지 빔구멍 등의 점결함을 확산시킨다. 또한, 제10(e)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제10(f)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 30분간의 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되어, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포가 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하고 있기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제10(g)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다. 다음에, 제10(h)도에 나타내는 바와 같이, n형 웰(5)을 덮는 마스크(83)를 형성하고, 게이트 전극(8) 및 마스크(83)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성한다. 또한, 마스크(83)를 제거한 후에, 제10(i)도에 나타내는 바와 같이, p형 웰(3)중에 n형 웰(5)과 오버랩하고 있지 않은 부분을 덮는 마스크(84)를 형성하여, 게이트 전극(8) 및 마스크(84)를 이용하여 BF2를 가속 전압 30keV 또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃에서 약 10초간)에 의해서, 소스/드레인 영역에서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성하고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은, 붕소의 주입에 의해 표면 채널형이 된다.
[실시예 5]
제11(a)도 내지 제11(k)도는, 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다. 구체적으로는, 본 실시예의 제조 방법에 의해서 트리플 웰 구조가 형성된다.
우선, 제11(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하여, 이온 주입을 위한 보호 산화막(2)을 형성한다. 또한, 도면 중에서, 참조 번호(50)는 소자 분리를 위한 절연 분리 영역을 나타낸다.
다음에, 제11(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로 마스크(91)를 형성하고, 그것을 이용하여 인을 가속 전압 1500keV 또한 도즈량 2.0×1012cm-2로 주입하여, 점선의 위치에 불순물 농도의 피크를 갖는 깊은 n형 매립층(11)을 형성한다.
계속해서, 마스크(91)를 제거한 후에, 제11(c)도에 나타내는 바와 같은 새로운 마스크(92)를 보호 산화막(2)상에 선택적으로 형성하고, 붕소를 가속 전압 400keV 또한 도즈량 1.0×1013cm-2로 주입하여, 리트로그레이드 p형 웰(3)을 형성한다. 또한, 같은 마스크(92)를 사용하여, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2로 주입하고, 또 문턱값 전압 제어를 위한 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 2.7×1012cm-2로 주입한다.
다음에, 마스크(92)를 제거하여, 제11(d)도에 나타내는 바와 같이, 새로운 마스크(93)를 보호 산화막(2)상에 선택적으로 형성한다. 마스크(93)는, 마스크(92)에 의해서 덮여 있지 않은 곳을 덮도록 패터닝되어 있다. 그리고, 인을 가속 전압 850keV 또한 도즈량 1.0×1013cm-2로 주입하여, 리트로그레이드 n형 웰(5)을 형성한다. 이 n형 웰(5)은, 점선의 위치에 불순물 농도의 피크를 가지며, 깊은 매립층(11)에 접속되어 p형 웰(3)을 둘러싸도록 형성된다.
또한, 같은 마스크(93)를 사용하여, 펀치 스루스톱층을 형성하기 위해서 인을, 가속 전압 400keV 또한 도즈량 3.0×1012cm-2로 주입하고, 또 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2를, 가속 전압 70keV 또한 도즈량 3.0×1012cm-2로 주입된다. 이것에 의해서, 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)은, 인을 가속 전압 40keV 또한 도즈량 3.0×1012cm-2로 주입함으로써 형성된다.
다음에, 마스크(93)를 제거하고, 제11(e)도에 나타내는 바와 같이, 새로운 마스크(94)를 보호 산화막(2)상에 선택적으로 형성한다. 마스크(94)는, n형 웰(5) 및 깊은 n형 매립층(11)이 형성되어 있는 영역을 덮도록 패터닝되어 있다. 그리고, 마스크(94)의 개구부를 통하여, p형 웰(3)에 존재하고 있는 문턱값 전압 제어를 위한 불순물 확산층(4)의 일부에, 붕소를 가속 전압 30keV 또한 도즈량 2.0×1012cm-2로 추가 주입한다. 또한, 추가 주입에 관한 상세한 설명은, 다음 실시예의 설명에 관련하여 행한다.
다음에, 제11(f)도에 나타내는 바와 같이 마스크(94)를 제거하고, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하여, 상기 이온 주입시에 발생한 격자간 실리콘이라든지 빔구멍 등의 점결함을 확산시킨다. 또한, 제11(g)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제11(h)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 30분간의 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되고, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포가 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제11(i)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다. 다음에, 제11(j)도에 나타내는 바와 같이, p형 웰(3) 이외의 영역을 덮는 마스크(95)를 형성하고, 게이트 전극(8) 및 마스크(95)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성한다. 또한, 마스크(95)를 제거한 후에, 제11(k)도에 나타내는 바와 같이, p형 웰(3)을 덮는 마스크(96)를 형성하고, 게이트 전극(8) 및 마스크(96)를 이용하여 BF2를 가속 전압 30keV 또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃에서 약 10초간)에 의해서, 소스/드레인 영역에서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성하고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은, 붕소의 주입에 의해 표면 채널형이 된다.
[실시예 6]
제12(a)도 내지 제12(k)도는, 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다. 구체적으로는, 본 실시예의 제조 방법에 의해서 트리플 웰 구조가 형성된다.
우선, 제12(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하여, 이온 주입을 위한 보호 산화막(2)을 형성한다. 또한, 도면 중에서 참조 번호(50)는 소자 분리를 위한 절연 분리 영역을 나타낸다.
다음에, 제12(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로 마스크(191)를 형성하고, 그것을 이용하여 인을 가속 전압 1500keV 또한 도즈량 2.0×1012cm-2로 주입하여, 깊은 n형 매립층(11)을 형성한다.
계속해서, 마스크(191)를 제거한 후에, 제12(c)도에 나타내는 바와 같은 새로운 마스크(192)를 보호 산화막(2)상에 선택적으로 형성하고, 인을 가속 전압 850keV 또한 도즈량1.0×1013cm-2로 주입하여, 리트로그레이드 n형 웰(5)을 형성한다. 또한, 같은 마스크(192)를 사용하여, 펀치 스루스톱층을 형성하기 위한 인을, 가속 전압 400keV 또한 도즈량 3.0×1012cm-2로 주입하고, 또 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2를, 가속 전압 70keV 또한 도즈량 3.0×1012cm-2로 주입된다. 이것에 의해서, 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)은, 인을 가속 전압 40keV 또한 도즈량 3.0×1012cm-2로 주입함으로써 형성된다.
다음에, 마스크(192)를 제거하여, 제12(d)도에 나타내는 바와 같이, 새로운 마스크(193)를 보호 산화막(2)상에 선택적으로 형성한다. 마스크(193)는, 마스크(192)에 의해서 덮여 있지 않은 곳을 덮도록 패터닝되어 있다. 그리고, 붕소를 가속 전압 400keV 또한 도즈량 1.0×1013cm-2로 주입하여, 리트로그레이드 p형 웰(3a 및 3b)을 형성한다. 또한, 같은 마스크(193)를 사용하여, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2로 주입하고, 또 문턱값 전압 제어를 위해 불순물 확산층(4a 및 4b)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 2.7×1012cm-2로 주입한다.
다음에, 마스크(193)를 제거하고, 제12(e)도에 나타내는 바와 같이, 새로운 마스크(194)를 보호 산화막(2)상에 선택적으로 형성한다. 마스크(194)는, n형 웰(5) 및 깊은 n형 매립층(11)이 형성되어 있는 영역을 덮도록 패터닝되어 있다. 그리고, 마스크(194)의 개구부(194a)를 통하여, p형 웰의 일부(3a)에 존재하고 있는 문턱값 전압 제어를 위한 불순물 확산층(4a)에, 붕소를 가속 전압 30keV 또한 도즈량 2.0×1012cm-2로 추가 주입한다.
본 실시예의 제조 방법에서 형성되는 바와 같은 트리플 웰 구조를 갖는 DRAM에서는, p형의 도전형을 갖는 기판(1)으로부터 절연되어 n형 웰(5)에 의해서 둘러싸인 p형 웰(3b) 내부의 n-MOSFET이, 셀부에 상당한다. 또한, 기판(1)과 같은 전위를 갖는 p형 웰(3a)의 내부의 n-MOSFET, 및 n형 웰(5) 내부의 p-MOSFET는, 각각 셀부의 주변 회로부에 상당한다.
셀부는 기판 전위를 당겨서 동작시키기 때문에, p형 기판(1)과 동일 전위의 p형 웰(3a) 내부에 형성되는 문턱값 전압 제어를 위한 불순물 확산층(4a)의 농도는, n형 웰(5)에 둘러싸여 기판(1)으로부터 절연되어 있는 p형 웰(3b)의 내부에 형성되는 문턱값 전압 제어를 위한 불순물 확산층(4b)의 농도보다도, 높게 할 필요가 있다. 따라서, 여기에서는, p형 기판(1)과 동일 전위의 p형 웰(3a)에 대하여, 문턱값 전압 제어를 위한 불순물을 추가하여 주입한다.
한편, Logic 칩 등에 있어서는, p형 기판(1)과 동일 전위의 p형 웰(3a)의 내부에 설치된 n-MOSFET을 저전압으로 동작시키는 것이 있고, 그 경우에는, 상기와는 반대로, n형 웰(5)에 둘러싸여 기판(1)으로부터 절연되어 있는 p형 웰(3b)의 내부에 형성되는 문턱값 전압 제어를 위한 불순물 확산층(4b)의 농도를, p형 기판(1)과 동일 전위의 p형 웰(3a)의 내부에 형성되는 문턱값 전압 제어를 위한 불순물 확산층(4a)의 농도보다도, 높게 할 필요가 있다. 그 때문에, 제12(e)도에 나타나는 마스크(194)를, n형 웰(5)에 의해서 둘러싸여 p형 기판(1)으로부터 절연되어 있는 p형 웰(3b)상에 개구부(194a)를 가지도록, 패터닝하면 된다.
다음에, 제12(f)도에 나타내는 바와 같이 마스크(194)를 제거하고, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하여, 상기 이온 주입시에 발생한 격자간 실리콘이라든지 빔구멍 등의 점결함을 확산시킨다. 본 실시예와 같이, 문턱값 전압 제어를 위한 3 종류의 주입 공정 및 3 종류와 웰층이라든지 매립층의 형성 공정을 실행하는 경우라도, 문턱값 전압 제어를 위한 주입 공정 후에 열처리를 행하는 것은 가능하며, 구체적으로는, 본 발명에서는 RTA 처리를 행한다.
또한, 제12(g)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제12(h)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 30분간의 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되고, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포가 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하고 있기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제12(i)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다. 다음에, 제12(j)도에 나타내는 바와 같이 마스크(195)를 형성하고, 게이트 전극(8) 및 마스크(195)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성한다. 또한, 마스크(195)를 제거한 후에, 제12(k)도에 나타내는 바와 같이 마스크(196)를 형성하고, 게이트 전극(8) 및 마스크(196)를 이용하여 BF2를 가속 전압 30keV 또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃에서 약 10초간)에 의해서, 소스/드레인 영역에서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성되고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은, 붕소의 주입에 의해 표면 채널형이 된다.
[실시예 7]
제13(a)도 내지 제13(k)도는, 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법에 있어서의, 각 프로세스 단계를 나타내는 단면도이다. 구체적으로는, 본 실시예에서는, 예를 들면 미국 특허 제5,160,996호에 개시되어 있는 바와 같은 마스크 너머의 고에너지 이온 주입 처리를, 실시예 6에서 설명한 제조 프로세스에 적용함으로써, 사용되는 마스크의 수를 줄이고 있다.
우선, 제13(a)도에 나타내는 바와 같이, p형 저농도 기판(1)을 열산화하여, 이온 주입을 위한 보호 산화막(2)을 형성한다. 또한, 도면 중에서, 참조 번호(50)는 소자 분리를 위한 절연 분리 영역을 나타낸다.
다음에, 제13(b)도에 나타내는 바와 같이, 보호 산화막(2)상에 선택적으로 마스크(191)를 형성하고, 그것을 이용하여 인을 가속 전압 1500keV 또한 도즈량 2.0×1012cm-2로 주입하여, 깊은 n형 매립층(11)을 형성한다. 또한, 같은 마스크(191)를 사용하여, 문턱값 전압 제어를 위한 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 2.7×1012cm-2로 주입한다.
그 후에, 마스크(191)를 제거하여, 제13(c)도에 나타내는 바와 같이, 새로운 마스크(192)를 보호 산화막(2)상에 선택적으로 형성한다. 그리고, 인을 가속 전압 850keV 또한 도즈량 1.0×1013cm-2로 주입하여, n형 웰(5)을 형성한다. 또한, 같은 마스크(192)를 사용하여, 펀치 스루스톱층을 형성하기 위한 인을, 가속 전압 400keV 또한 도즈량 3.0×1012cm-2로 주입하고, 또한 문턱값 전압 제어를 위한 불순물 확산층(6)을 형성하기 위한 BF2를, 가속 전압 70keV 또한 도즈량 3.0×1012cm-2로 주입한다. 이것에 의해서, 매립형 채널이 형성된다. 혹은, 표면형 채널을 형성하는 경우에는, 문턱값 전압 제어를 위한 불순물 확산층(6)은, 인을 가속 전압 40keV 또한 도즈량 3.0×1012cm-2로 주입함으로써 형성된다.
다음에, 같은 마스크(192)를 사용하고, 제13(d)도에 나타내는 바와 같이, 붕소를 가속 전압 400keV 또한 도즈량 1.0×1013cm-2로 주입하여, 리트로그레이드 p형 웰(3) 및 깊은 p형 매립층(130)을 형성한다. 이때, 마스크(192)에 의해서 덮이지 않은 영역에서는, 고에너지 이온 주입에 의해서, 기판심부에 불순물 농도의 피크를 갖는 깊은 p형 매립층(130)이 형성된다. 한편, 마스크(192)에 의해서 덮어 있는 영역에서는, 이온이 마스크(192)에 의해서 감속된 다음에 주입되기 때문에, p형 웰(3)이, 보다 얕은 위치에 형성된다.
또한, 같은 마스크(192)를 사용하여, 채널 스톱층을 형성하기 위한 붕소를, 가속 전압 160keV 또한 도즈량 6.0×1012cm-2로 주입된다.
다음에, 마스크(192)를 제거하고, 제13(e)도에 나타내는 바와 같이, 새로운 마스크(194)를 보호 산화막(2)상에 선택적으로 형성한다. 마스크(194)는, n형 웰(5) 및 깊은 n형 매립층(11)이 형성되어 있는 영역을 덮도록 패터닝되어 있다. 그리고, 문턱값 전압 제어를 위한 불순물 확산층(4)을 형성하기 위한 붕소를, 가속 전압 30keV 또한 도즈량 2.7×1012cm-2로 주입된다.
다음에, 제13(f)도에 나타내는 바와 같이 마스크(194)를 제거하고, 온도 1000℃에서 10초간의 열처리(RTA 처리)를 행하여, 상기 이온 주입시에 발생한 격자간 실리콘이라든지 빔구멍 등의 점결함을 확산시킨다. 또한, 제13(g)도에 나타내는 바와 같이 보호 산화막(2)을 제거한 후에, 제13(h)도에 나타내는 바와 같이, 게이트 산화막(7)을 온도 850℃에서 30분간의 열처리에 의해서 형성된다. 이러한 게이트 산화막(7)의 형성을 위한 열처리를 행하여도, 상술한 RTA 처리에 의해서 점결함은 해소되기 때문에, 점결함이 원인이 되는 이상확산이 억제되고, 불순물 확산층(4 및 6)의 리트로그레이드 불순물 농도 분포가 유지된다. 또한, 게이트 산화막(7)의 형성전에 RTA 처리를 행하고 있기 때문에, 기판 표면 부근에서의 결함이 없어지고, 양호한 막질을 갖는 게이트 산화막(7)이 형성된다.
또한, 제13(i)도에 나타내는 바와 같이, 게이트 산화막(7)상에 선택적으로 게이트 전극(8)을 형성한다. 다음에, 제13(j)도에 나타내는 바와 같이 마스크(195)를 형성하고, 게이트 전극(8) 및 마스크(195)를 이용하여 비소를 가속 전압 50keV 또한 도즈량 2.0×1015cm-2로 주입하여, n-MOSFET의 소스/드레인 영역(9)을 형성한다. 또한, 마스크(195)를 제거한 후에, 제13(k)도에 나타내는 바와 같이 마스크(196)를 형성하고, 게이트 전극(8) 및 마스크(196)를 이용하여 BF2를 가속 전압 30keV 또한 도즈량 2.0×1015cm-2로 주입하여, p-MOSFET의 소스/드레인 영역(10)을 형성한다.
그 후에, RTA 처리(예를 들면, 온도 약 1000℃에서 약 10초간)에 의해서, 소스/드레인 영역에서의 점결함을 해소하고, 소스/드레인 영역을 활성화한다. 여기에서 실시되는 열처리도 RTA 열처리이고, 확산에 의한 소스/드레인 영역의 확대를 억제할 수 있기 때문에, 형성되는 MOSFET의 미세화를 달성할 수 있다.
상기와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 매립 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 BF2의 주입에 의해서 형성되고, 표면 채널형 p-MOSFET을 형성하기 위해서는, 문턱값 전압 제어를 위한 불순물 확산층(6)을 인의 주입에 의해서 형성된다. 한편, n-MOSFET은 붕소의 주입에 의해 표면 채널형이 된다.
이상으로 설명한 본 발명의 반도체 장치의 제조 방법에 의하면, 웰형성을 위한 주입 공정 및 문턱값 전압 제어를 위한 주입 공정의 각각을, 동일한 마스크를 사용하여 실시할 수 있다. 그리고, 상기 목적을 위하여 2개의 주입 공정에 이어서, 웰형성시에 발생한 격자간 실리콘을 확산시키기 위한 열처리(RTA 처리)를 행하고, 또한 그 후에, 게이트 산화막의 형성을 위한 열산화 공정을 행한다.
여기에서, 제14도는 RTA 처리를 수반하는 본 발명의 제조 프로세스(「RTA 있음」로 표시), 및 RTA 처리를 수반하지 않은 종래 기술의 제조 프로세스(「RTA 없음」로 표시)의 각각에 있어서의, 게이트 산화막의 형성 공정후의 깊이 방향 불순물 분포를 모식적으로 나타내는 도면이다. 표면의 부근에는, 문턱값 전압 제어를 위한 불순물 확산층에 상당하는 피크(「Vt 제어」라 표시)가 존재하고, 한편, 기판 내부에는, 고에너지 웰에 상당하는 다른 피크가 존재하고 있다.
일반적으로, 게이트 산화막의 형성을 위한 열산화 공정에 의해서, 문턱값 전압 제어를 위해 주입된 불순물(예를 들면 붕소)이 확산된다. 그러나, 본 발명에 따라, 웰형성을 위한 주입 공정후에 RTA 처리를 행함으로써, 제14도에 나타내는 바와 같이, 웰내의 불순물의 재분포라든지 문턱값 전압 제어를 위해 주입된 불순물의 확산을 억제할 수 있다. 이것에서, 본 발명에 의하면, 웰(혹은 기판)의 표면 부근에 있어서의 불순물 농도의 증가가 억제된다.
또한, 본 발명에 의하면 매립 채널형 MOSFET에 관하여서는, 문턱값 전압 제어용의 불순물 확산 영역을 얕게 형성할 수 있기 때문에, 오프리크 전류라든지 문턱값 전압의 격차를 억제하고, 고구동력을 실현할 수 있다. 한편, 표면 채널형 MOSFET에 관하여서는, 문턱값 전압 제어용의 불순물이 리트로그레이드 분포형상을 유지하기 때문에, 접합 용량의 증가를 억제하면서 단채널 효과의 발생을 억제하고, 고구동력을 실현할 수 있다.
이상으로 설명한 본 발명의 반도체 장치의 제조 방법은, 리트로그레이드 n형 웰 및 p형 웰의 형성 및 문턱값 전압 제어를 위한 확산층의 형성을 동일한 마스크 패턴에 의해서 행할 수 있음과 동시에, 고에너지 이온 주입에 의해서 발생한 격자간 실리콘이 트랜지스터의 문턱값 전압에 영향을 주지 않는, CMOS의 동작 특성을 얻을 수 있다. 따라서, 본 발명의 반도체 장치의 제조 방법은, CMOS에 요구되는 안정 또한 고성능인 동작을 달성하는 것으로서 그 공업적 가치는 매우 높다.

Claims (23)

  1. 고에너지 이온의 주입에 의해 웰 또는 매립층을 형성하는 공정과, 그 후에, 이온 주입에 의해 문턱 전압 제어를 위한 불순물 확산층을 형성하는 공정과, 그 후에, 상기 이온 주입에 의해 발생한 결정결함의 회복을 위해 RTA 처리를 행하는 공정과, 상기 RTA 처리 공정 후에, 게이트 산화막을 형성하는 공정을 포함하며, 상기 웰 또는 매립층의 형성을 위한 이온 주입 공정과 상기 불순물 확산층의 형성 공정과의 사이에 열처리를 실시하지 않으며, 상기 RTA 처리의 처리 조건은, 상기 결정 결함의 원인으로 되는 격자간 원자는 확산시키지만 상기 불순물 확산층의 불순물은 확산되지 않도록, 설정되어 있는 반도체 장치의 제조 방법.
  2. 고에너지 이온의 주입에 의해 웰 혹은 매립층을 형성하는 공정과, 그 후에, 이온 주입에 의해 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 공정과, 그 후에, 상기 이온 주입에 의해 발생한 결정결함의 회복을 위한 RTA 처리를 행하는 공정과, 상기 RTA 처리 공정 후에, 게이트 산화막을 형성하는 공정을 포함하며, 상기 웰 또는 매립층의 형성을 위한 이온 주입 공정과 상기 불순물 확산층의 형성 공정 사이에서 열처리를 실시하지 않으며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실시되는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 형성되는 반도체 장치가 표면 채널형 전계 효과 트랜지스터이며, 상기 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 상기 이온 주입 공정에서 사용되는 이온 종류는 붕소이며, 상기 이온 주입 공정에서는, 주입된 붕소의 온도 프로파일이, 기판의 표면 근방에서는 저레벨로 유지되고, 상기 기판의 심부에 있어서 피크를 가지며, 또한 형성되는 소스/드레인 영역과 상기 기판과의 접합 영역에서는 저레벨로 유지되도록, 붕소의 이온 주입 처리를 실시하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 형성되는 반도체 장치가 매립 채널형 전계 효과 트랜지스터이며, 상기 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 상기 이온 주입 공정에서 사용되는 이온 종류는 붕소인 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 기판의 표면 근방에서 불순물 농도가 2 × 1017cm-3이하인 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 RTA 공정의 승온 레이트가 50℃/초 내지 400℃/초의 범위에 있는 반도체 장치의 제조 방법.
  7. 웰 또는 매립층을 형성하기 위한 고에너지의 이온 주입 공정과 문턱값 전압 제어를 위해 불순물 확산층을 형성하기 위한 이온 주입 공정을 연속적으로 행하는 공정과, 그 후에, 상기 이온 주입에 의해 발생한 결정 결함의 회복을 위한 RTA 처리를 행하는 공정과, 상기 RTA 공정 후에, 게이트 산화막을 형성하는 공정을 포함하며, 상기 웰 또는 매립층을 형성하기 위한 고에너지의 이온 주입 공정과 상기 불순물 확산층의 형성을 위한 이온 주입 공정 사이에, 열처리를 실시하지 않으며, 상기 RTA 처리의 처리 조건은, 상기 결정 결함의 원인으로 되는 격자간 원자는 확산시키지만 상기 불순물 확산층의 불순물은 확산되지 않도록, 설정되어 있는 반도체 장치의 제조 방법.
  8. 웰 또는 매립층을 형성하기 위한 고에너지의 이온 주입 공정과 문턱값 전압 제어를 위해 불순물 확산층의 형성을 위한 이온 주입 공정을 선택적으로 행하는 공정과, 그 후에, 상기 이온 주입에 의해 발생한 결정 결함의 회복을 위해 RTA 처리를 행하는 공정과, 상기 RTA 처리 공정 후에, 게이트 산화막을 형성하는 공정을 포함하며, 상기 웰 또는 매립층을 형성하기 위한 고에너지의 이온 주입 공정과 상기 불순물 확산층을 형성하기 위한 이온 주입 공정 사이에 열처리를 시행하지 않으며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도범위에서 초단위로 시행되는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 형성되는 반도체 장치가 표면 채널형 전계 효과 트랜지스터이고, 상기 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 상기 이온 주입 공정에서 사용되는 이온 종류는 붕소이며, 상기 이온 주입 공정에서는, 주입된 붕소의 농도 프로파일이, 기판의 표면 근방에서는 저레벨로 유지되고, 상기 기판의 심부에 있어서 피크를 가지며, 또한 형성되는 소스/드레인 영역과 상기 기판과의 접합 영역에서는 저레벨로 유지되도록, 붕소 이온 주입 처리를 실시하는 반도체 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서, 형성되는 반도체 장치가 매립 채널형 전계 효과 트랜지스터이며, 상기 문턱값 전압 제어를 위한 불순물 확산층을 형성하는 상기 이온 주입 공정에서 사용되는 이온 종류는 붕소인 반도체 장치의 제조 방법.
  11. 제7항 또는 제8항에 있어서, 기판의 표면 근방에서 불순물 농도가 2 × 1017cm-3이하인 반도체 장치의 제조 방법.
  12. 제7항 또는 제8항에 있어서, 상기 RTA 공정의 승온 레이트가 50℃/초 내지 400℃/초의 범위에 있는 반도체 장치의 제조 방법.
  13. 반도체 기판의 표면에 선택적으로 제1의 보호막을 형성하는 공정과, 상기 제1의 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지 레벨로 상기 반도체 기판에 주입하고, 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제1의 보호막을 제거하는 공정과, 상기 반도체 기판의 표면 중에서 상기 제1의 보호막에 의해 덮이지 않은 영역에, 선택적으로 제2의 보호막을 형성하는 공정과, 상기 제2의 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지 레벨로 반도체 기판에 주입하고, 제2 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제2의 보호막을 제거하는 공정과, 상기 공정 후에 RTA 처리를 행하는 공정과, 그 후에 게이트 산화막을 형성하는 공정을 포함하며, 상기 제1 도전형 웰의 형성과 상기 불순물 확산층의 형성 사이에 열처리를 실시하지 않으며, 상기 제2 도전형 웰의 형성과 상기 불순문 확산층의 형성 사이에 열처리를 실시하지 않으며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실시되는 반도체 장치의 제조 방법.
  14. 반도체 기판의 표면에 선택적으로 보호막을 형성하는 공정과, 상기 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지 레벨로 상기 반도체 기판에 주입하고, 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 보호막을 제거하는 공정과, 상기 반도체 기판의 전면에 소정의 이온 종류를 상이한 에너지 레벨로 주입하고, 제2 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을, 상기 반도체 기판 중에선 상기 보호막에 의해 덮이지 않은 영역에 형성하는 공정과, 상기 공정 후에 RTA 처리를 행하는 공정과, 그 후에 게이트 산화막을 형성하는 공정을 포함하며, 상기 제1 도전형 웰의 형성과 상기 불순물 확산층의 형성 사이에 열처리를 실시하지 않고, 상기 제2 도전형 웰의 형성과 상기 불순물 확산층의 형성 사이에 열처리를 실시하지 않고, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실시되는 반도체 장치의 제조 방법.
  15. 반도체 장치에 선택적으로 절연 분리 영역을 형성하는 공정과, 상기 반도체 기판의 표면에 선택적으로 보호막을 형성하는 공정과, 상기 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지 레벨로 상기 반도체 기판에 주입하고, 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 보호막을 마스크로 해서, 소정의 이온 종류를 상기 반도체 기판에 주입하고, 상기 반도체 기판 중에서 상기 보호막에 의해 덮이지 않은 영역에 제2 도전형의 웰을 형성하고, 또한, 상기 제1 도전형 웰의 바로 아래 영역에 제2 도전형의 매립층을, 상기 제2 도전형의 웰과 상기 제2 도전형의 매립층이 상기 절연 분리 영역의 아래에서 서로 고농도로 연속해서 상기 제1 도전형의 웰을 둘러싸도록, 형성하는 공정과, 상기 보호막을 제거하는 공정과, 상기 반도체 기판의 전면에 소정의 이온 종류를 주입하고, 문턱값 전압 제어용의 불순물 확산층을, 상기 반도체 기판 중에서 상기 보호막에 의해 덮이지 않은 영역에 형성하는 공정과, 상기 공정 후에 RTA 처리를 행하는 공정과, 그 후에 게이트 산화막을 형성하는 공정을 포함하며, 상기 제1 도전형 웰의 형성과 상기 불순물 확산층의 형성 사이에 열처리를 실시하지 않으며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실시되는 반도체 장치의 제조 방법.
  16. 반도체 기판에 선택적으로 절연 분리 영역을 형성하는 공정과, 상기 반도체 기판의 표면에 선택적으로, 제1의 보호막 위에 제2의 보호막을 적층한 다층막을 형성하는 공정과, 상간 다층막을 마스크로해서, 소정의 이온 종류를 상기 반도체 기판에 주입하고, 제1 도전형의 웰을 형성하는 공정과, 상기 제2의 보호막을 제거하는 공정과, 상기 제1의 보호막을 마스크로 해서, 소정의 이온 종류를 상기 반도체 기판에 주입하고, 상기 반도체 기판 중에서 상기 제1의 보호막에 의해 덮이지 않는 영역에 제2 도전형의 웰을 형성하고, 또한 상기 제1 도전형의 웰의 바로 아래에 제2 도전형의 매립층을, 상기 제2 도전형의 웰과 상기 제2 도전형의 매립층이 절연 분리 영역의 아래에서 서로 고농도로 연속해서 상기 제1 도전형의 웰을 둘러싸도록, 형성하는 공정과, 상기 제1의 보호막을 마스크로 해서, 소정의 이온 종류를 반도체 기판에 주입해서, 상기 제1 도전형의 웰에 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제1의 보호막을 제거하는 공정과, 상기 반도체 기판의 전면에 이온 주입해서, 상기 제2 도전형의 웰에 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 공정 후에 RTA 처리를 행하는 공정과, 그 후에 게이트 산화막을 형성하는 공정을 포함하며, 상기 RTA 처리 전에 열처리를 실시하지 않으며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실시되는 반도체 장치의 제조 방법.
  17. 반도체 기판의 표면에 선택적으로 제1의 보호막을 형성하는 공정과, 상기 제1의 보호막을 마스크로 해서, 소정의 이온 종류를 상기 반도체 기판에 주입하고, 제1 도전형의 깊은 매립층을 형성하는 공정과, 상기 제1의 보호막을 제거하는 공정과, 상기 반도체 기판의 표면에 선택적으로 제2의 보호막을 형성하는 공정과, 상기 제2의 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지 레벨로 반도체 기판에 주입하고, 제2 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제2의 보호막을 제거하는 공정과, 상기 반도체 기판의 표면 중에서 상기 제2의 보호막으로 덮이지 않은 영역에 선택적으로 제3의 보호막을 형성하는 공정과, 상기 제3의 보호막을 마스크로 해서, 소정의 이온 종류를 반도체 기판에 주입하고, 상기 반도체 기판 중에서 상기 제3의 보호막에 의해 덮이지 않은 영역에 제1 도전형의 웰을, 상기 제1 도전형의 웰과 상기 제1 도전형의 매립층이 서로 연속해서 상기 제2 도전형의 웰을 둘러싸도록, 형성하는 공정과, 상기 제3의 보호막을 마스크로 해서, 상기 반도체 기판에 소정의 이온 종류를 주입하고, 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제3의 보호막을 제거하는 공정과, 상기 반도체 기판의 표면에 선택적으로 제4의 보호막을 형성하는 공정과, 상기 제4의 보호막을 마스크로 해서 상기 반도체 기판에 이온 주입을 행하고, 상기 제2 도전형의 웰의 내부에 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 공정 후에 RTA 처리를 행하는 공정과, 그 후에 게이트 산화막을 형성하는 공정을 포함하며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실시되는 반도체 장치의 제조 방법.
  18. 반도체 기판의 표면에 선택적으로 제1의 보호막을 형성하는 공정과, 상기 제1의 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지 레벨로 반도체 기판에 주입하고, 제1 도전형의 깊은 매립층과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제1의 보호막을 제거하는 공정과, 상기 반도체 기판의 표면에 선택적으로 제2의 보호막을 형성하는 공정과, 상기 제2의 보호막을 마스크로 해서, 소정의 이온 종류를 상이한 에너지로 상기 반도체 기판에 주입하고, 상기 반도체 기판 중에서 상기 제2의 보호막에 의해 덮이지 않은 영역에, 상기 제1 도전형의 깊은 매립층에 연속하는 제1 도전형의 웰과 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제2의 보호막을 넘어서 소정의 이온 종류를 상기 반도체 영역에 이온 주입하고, 상기 반도체 기판 중에서 상기 제2의 보호막에 의해 덮이지 않은 영역에 제2 도전형의 웰을 형성하는 공정과, 상기 제2의 보호막을 제거하는 공정과, 상기 반도체 기판의 표면에 선택적으로 제3의 보호막을 형성하는 공정과, 상기 제3의 보호막을 마스크로 해서, 상기 반도체 기판에 소정의 이온 종류를 주입하고, 문턱값 전압 제어용의 불순물 확산층을 형성하는 공정과, 상기 제3의 보호막을 제거하는 공정과, 상기 공정 후에 RTA 처리를 행하는 공정과, 그 후에 게이트 산화막을 형성하는 공정을 포함하며, 상기 RTA 처리는 900℃ 내지 1100℃의 온도 범위에서 초단위로 실사되는 반도체 장치의 제조 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 RTA 처리의 처리 조건은, 상기 결정 결함의 원인으로 되는 격자간 원자는 확산시키지만 상기 불순물 확산층의 불순물은 확산되지 않도록, 설정되는 반도체 장치의 제조 방법.
  20. 제13항 내지 제18항 중 어느 한 항에 있어서, 기판의 표면 근방에서 불순물 농도가 2 × 1017cm-3이하인 반도체 장치의 제조 방법.
  21. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 RTA 처리 공정의 승온 레이트가 50℃/초 내지 400℃/초의 범위에 있는 반도체 장치의 제조 방법.
  22. 제12항에 있어서, 상기 승온 레이트가 75℃/초 내지 100℃/초의 범위에 있는 반도체 장치의 제조 방법.
  23. 제21항에 있어서, 상기 승온 레이트가 75℃/초 내지 100℃/초의 범위에 있는 반도체 장치의 제조 방법.
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