KR19980087227A - 임계전압이 개선된 금속산화막반도체전계효과트랜지스터(mosfet)를 제공할 수 있는 반도체장치의 제조방법 - Google Patents
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Abstract
반도체기판(1)을 사용하여 반도체장치를 제조하는 방법에 있어서, 붕소이온(4)이 그 반도체기판에 형성되는 트렌치(3)로부터 반도체기판에 주입된다. 그 트렌치는 다수의 측표면들과 이 측표면들 사이에 뻗어있는 기저표면에 의해 정의된다. 붕소이온은 전 측표면들 및 기저표면을 통해 주입된다. p-웰(7) 및 n-웰(8) 위에 뻗어있는 트렌치분리를 제공하기 위하여 트렌치에 분리물질을 충진하는 것이 바람직하다.
Description
본 발명은 트렌치분리가 구비된 반도체장치를 제조하는 방법에 관한것으로서, 특히 금속산화막반도체전계효과트랜지스터(MOSFET)에서 트랜지스터의 채널폭이 감소하는만큼 임계전압이 낮아지는 역협채널효과를 줄일 수 있는 반도체장치를 제조하는 방법에 관한 것이다.
도 1A를 참조하여 종래의 반도체장치제조방법을 설명한다. 우선, 단-결정실리콘기판(101)위에 트렌치(103)를 형성한다. 그다음, 트렌치(103)의 내표면을 화학적기상증착(CVD, Chemical Vapor Deposition )방법을 통해 완전히 산화하고, 도 1A에 도시된 바와같이 실리콘산화물(105)을 축적한다.
다음, 도 1B에 도시한 바와같이, 표면위의 실리콘산화물(105)은 화학·기계적연마(CMP, Chemical Mechanical Polishing )방법을 통해 연마되고, 따라서 트렌치(103)는 실리콘산화물(105)로 충진된다. 그다음, 실리콘산화물(105)의 표면 및 단결정실리콘기판(101)의 원표면은 실리콘산화물(105)과 게이트전극(110) 사이에 형성되는 게이트절연막(111)으로 덮여진다.
이 경우에, 트렌치(103)의 기저부에 충진된 실리콘산화물(105)이 도 1B에 도시된 바와같이 단결정실리콘기판(101)의 원표면 보다 낮을 때, 도 1C의 특성도에 도시된 바와같이 MOSFET의 채널폭이 10㎛에서 0.2㎛로 감소하면 MOSFET의 임계전압이 약 0.15V 낮아지는 문제점이 발생한다.
이것은, 예를 들면 1981년의 국제전자장치회의(IEDM, International Electron Devices Meeting )에서의 기술요람(제 380-383면)에 기재된 바와같이, 게이트전극(110)으로부터 단결정실리콘기판(101)의 내부방향에 있는 전계(V)와 표면과 평행한 방향에 있는 전계(H)가 트렌치어깨부(112) 가까이에 집중되고, 따라서 트렌치어깨부(112)의 임계전압은 낮아진다.
즉, MOSFET의 채널폭이 감소할 때, 임계전압이 전체채널에 대하여 낮아지는 부분의 률은 증가하고 또한 전체 MOSFET의 임계전압도 낮아진다.
상기와같은 문제점을 해결하기 위하여, 트렌치의 양 측면으로부터 불순물이온을 주입함에 의해 반도체장치의 가장자리부분의 임계전압을 끌어올리는 방법이 있다.
그러나, 불순물농도가 단결정실리콘기판(101)과 트렌치(103)를 충진하고 있는 산화막 사이의 인터페이스 부근의 단결정실리콘기판(101)에 있는 것보다 높게 되기 때문에, 접합용량 및 접합누설전류가 증가된다.
상기의 문제점을 해결하기 위하여, 예를들면 일본공개특허공보 제 6-177239호에 개시된 바와같이, 반도체장치의 분리영역을 에칭함에 의해 테이퍼진 트렌치를 형성하는 방법이 있다. 즉, 반도체장치의 가장자리부분에서 형성되는 어깨형상을 방지하는 것에 의해 또는 어깨를 죽이는 것에 의해 전계집중을 조정하는 방법이 있다.
상기와 같은 종래의 반도체장치의 제조방법에 있어서는, 비록 반도체장치의 가장자리부분에 형성되는 어깨형상을 방지하는 것에 의해 또는 어깨를 죽이는 것에 의해 전계집중을 조정하는 방법을 사용하여도, 트랜지스터의 채널폭이 너무 작은 경우 임계전압이 낮아지는 역협채널효과에 기인하는 현상이 야기되는 문제점이 있다.
그 이유는 채널에 포함된 붕소가 열확산에 의해 기판의 실리콘과 실리콘산화물 사이의 인터페이스에서 트렌치를 충진하고 있는 실리콘산화물측면위에 적층되고, 따라서 외방향으로 확산되며, 붕소농도가 낮아지는 영역이 트렌치와 기판 사이의 인터페이스 부근에 형성된다. 이 붕소확산은 이온주입등에 기인하여 발생되는 격자간실리콘이 존재하기 때문에 적어도 약 800℃에서 발생한다.
더우기, n-웰(n-well)을 형성하기 위한 불순물로서 인이나 비소가 기판의 실리콘측면위에 적층되기 때문에, 채널로부터 외방향으로는 확산되지 않는다. 그러므로, 상기의 현상은 발생하지 않는다.
본 발명의 목적은 비록 트랜지스터의 채널폭이 감소하더라도 임계전압이 낮아지지 않는 반도체장치 제조방법을 제공하는데 있다.
본 발명의 다른 목적들은 이하의 상세한 설명으로부터 명백해 질 것이다.
도 1A 및 1B는 종래의 예를 보여주는 단면도이고,
도 1C는 임계전압의 채널폭의존도를 예시한 특성도이고,
도 2A 내지 2C는 본 발명의 제 1실시예를 설명하기 위한 단면도이고,
도 3은 도 2에 있어서 임계전압의 채널폭의존도를 예시한 특성도이고,
도 4는 본 발명의 제 2실시예를 보여주는 단면도이고,
도 5는 본 발명의 제 3실시예에 있어서 임계전압의 채널폭의존도를 예시하는 특성도이고,
도 6은 본 발명의 중간공정의 일형태를 보여주는 단면도이고,
도 7A는 본 발명의 제 4실시예를 보여주는 단면도이고,
도 7B는 본 발명의 제 5실시예를 보여주는 단면도이다.
도면의 주요부분에 대한 부호의 설명
1 : 단결정실리콘기판 2, 6 : 실리콘산화물
3 : 트렌치 4 : 붕소
5 : 붕소주입층 7 : P-웰
8 : n-웰 9 : 게이트 절연막
10 : 게이트전극 11 : 소스드레인
12, 14, 15, 16 : 포토레지스트 13 : 실리콘
본 발명에 적용되는 방법은 p-웰(p-well), n-웰(n-well), 및 상기 p-웰 및 n-웰 위에 걸쳐있는 트렌치분리를 포함하는 반도체장치의 제조방법이다. 이 방법은 반도체기판을 준비하는 단계 및 이 반도체기판에 트렌치분리를 위한 트렌치를 형성하는 단계를 포함한다. 이 트렌치는 다수의 측표면들 및 상기 측표면들 사이에 뻗어있는 기저표면에 의해 정의된다. 상기방법은 상기 측표면들과 기저표면을 통해 반도체기판속으로 붕소이온을 주입하는 단계를 더 포함한다.
이하에서 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A 내지 2C는 본 발명의 일실시예를 보여주는 단면도이다. 도 2A 내지 2C에서 도시된 반도체 제조방법의 경우에있어서, 도 2A에 도시된 바와같이 제 1도 전형 단결정실리콘기판(1)의 원표면 위에 실리콘산화물(2)을 형성하는 공정 후에 트렌치(3)가 형성된다. 이 트레치(3)는 다수의 측표면과 이 측표면들 사이에 뻗어있는 하나의 기저표면을 갖고 있다.
다음의 공정은, 도 2B에 도시한 바와같이, 붕소의 이온들(4)이 마스크로서 실리콘산화물(2)을 사용함에의해 트렌치(3)의 벽면을 포함하는 전체표면위에 사선방향으로 주입된다. 예를들면, 붕소의 이온들은 트렌치(3)의 측벽속으로 5E 12㎝-2의 선량율(dose rate)로 주입된다. 이온주입에 의해 붕소주입층(5)이 형성된다. 주입깊이는 불순물분포의 피크가 표면으로부터 약 50㎚의 위치에 나타나는 것이 필요한다. 예를들면, 주입각도가 수직방향에 대해서 30°기울여질 때 약 30keV가 가해지면 좋다.
상기조건은 본 발명을 제한하는 것은 아니다. 조건들은 다른 주입각도가 사용될 경우 또는 실리콘산화물의 마스크가 트렌치의 표면위에 형성될 경우에 따라서 변경될 수 있다.
다음, 도 2C에 도시된 바와같이, 트렌치(3)는 이미 언급된 트렌치분리를 생성하기 위하여 분리물질인 실리콘산화물(6)로 충진된다. 실리콘산화물(6)을 제외한 범위에 있는 기판(1)의 원표면은 표면연마의 공정에 의해 노출되고, p-웰(7) 및 n-웰(8)을 각각 형성하기 위한 불순물이온이 어닐링(annealing )을 통해 소스드레인(11)을 형성하기 위하여 주입된다. 붕소는 상기의 공정들, 주로 이온주입공정에서 생성된 격자간실리콘에 의해 증속 및 확산되고 농도는 저하한다. 그러나, 전체표면에 최초로 주입된 량에 상응하는 붕소만이 트렌치(3)를 충진하고있는 실리콘산화물(6)에 외방향으로 확산하기 때문에, p-웰(7)의 붕소농도는 단결정실리콘기판(1)과 트렌치(3)사이의 계면부근에 소정농도 이하로는 저하하지 않는다. 따라서, 역협채널효과는 발생하지 않는다.
도 2C는 게이트절연막(9)과 게이트전극(10)을 형성하는 공정을 완료한 상태를 보여주고 있다.
또한, 도 3은 도 2A 내지 도 2C를 참조하여 설명한 공정에 따라서 MOSFET 임계전압의 채널폭 의존도를 보여주는 특성도이다. 도 3에 도시한 바와같이, 비록 채널폭이 변하더라도 임계전압은 거의 변화가 없다.
다음, 도 2A 내지 도 2C에 도시된 실시예와는 다른 제 2실시예가 도 4를 참조하여 설명된다.
도 2C에 있어서, n-웰(8) 영역에 있는 붕소는 트렌치내의 실리콘산화물(6)의 방향에 외방향으로 확산시키는 것이 바람직하다. 그러므로, 도 4에 도시된 바와같이, n-웰(8)에 대하여 이온을 주입할 때, 마스크로서 포토레지스트(photoresist, 12)를 사용하고 실리콘(13)을 추가 주입함에 의해 격자간실리콘의 량을 증가하는 것이 필요한다. 이 경우에는 1E 14㎝-2이상의 선량률이 바람직하다.
다음, 도 5의 특성을 갖는 제 3실시예가 이하에서 설명된다.
도 5는 도 2B에 도시된 바와같은 전체표면에 붕소이온을 주입할 때 인이온을 추가주입한 경우의 특성도이다. 인이온은 붕소이온과 거의 동일한 깊이의 에너지로, 그리고 붕소와 동일하거나 두배까지의 선량률도 주입된다. 이 방법의 경우에는 역협채널효과가 잔존한다. 그러나, 비록 채널폭이 10㎛에서 0.2㎛로 감소하지만, 임계전압은 단지 약 0.08V감소하고, 도 1C에 도시된 종래의 특성과 비교할 때 특성이 대폭개선됨이 확인된다.
이러한 이점은 인 대신에 비소를 이용하여도 역시 획득될 수 있다. 또한, 동일한 이점이 인과 비소를 조합하여도 역시 얻어 질 수 있다. 이들 요소들이 붕소주입공정 전·후에 주입된다 하더라도 개선된 이점은 동일하다.
더우기, 도 6에 도시된 바와같이, 붕소이온을 p-웰(7)에만 선택적으로 주입하여도 효과적이다. 이 경우에는, 도 6에 도시된 바와같이, 트렌치(3)를 형성하는 공정후에 n-웰(8)을 포토레지스트(14)로 피복하고 붕소이온을 주입할 필요가 있다. 그러나, 이 공정에서 분리폭이 너무 적을 경우, 붕소가 포토레지스트(14)에 의해 가려져서 경사로 주입될 수가 없다.
도 7A 및 도 7B는 도 6에서 기인된 문제점을 해소하기 위하여 사용된 포토레지스트들(15, 16)의 형상을 보여주는 제 4 및 제 5실시예의 도면이다.
도 7A에 있어서, 어깨가 둥글게 된 포토레지스트(15)는 도 6에 있는 포토레지스트(14)를 형성함에 의해 형성되고, 그 후 포토레지스트(14)가 유동하는 온도에서 강화한다. 결과적으로, 이온주입을 위해 가려진 영역이 감소된다.
또한, 도 7B에 있어서, 상기에서 언급한 바와 동일한 이점이 도 6에 있는 포토레지스트(14)를 형성하고, 트렌치의 벽표면에 포토레지스트(16)에 의한 측벽을 형성하기 위하여 포토레지스트(14)를 이방성에칭함에 의해 얻어질 수 있다.
하나의 문제점은 반도체기판이 가장자리부를 갖는다는 것이다. 이러한 문제점을 해소하기 위하여, 본 방법은 상기에 언급된 공정들 전에 가장자리부를 죽이는(chamfering )공정을 포함하고 있다.
상기 공정은 다른공정들과 통합되어진다. 상기 조건이 만족되는 한 각 공정의 전·후를 서로 교체하든지 또는 동시에 처리하든지는 자유다. 그러므로, 상기 설명들은 본 발명을 한정하는 것은 아니다.
상술한 바와같이, 본 발명은 트렌치분리를 이용하여 반도체장치의 역협채널효과를 감소시킬 수 있는 이점을 얻는 것이 가능하게 한다.
그 이유는 붕소이온이 트렌치가 형성되어진 후 트렌치의 전체표면에 주입되고, 저하된 농도값에 동일한 량의 붕소가 트렌치를 충진하기 위한 실리콘산화물을 향하여 붕소를 외방향으로 열확산함에 의해 보상되어질 수 있기 때문이다.
본 발명은 특히 n-MOSFET의 역채널효과에 대하여 효과적이다. 상기 실시예들에 따르면, 반도체집적회로의 스탠바이(standby ) 전류를 30% 저감하는 것이 가능하다.
Claims (12)
- p-웰(well), n-웰(well), 및 상기 p-웰과 상기 n-웰 위에 뻗어있는 트렌치분리를 포함하는 반도체장치의 제조방법에 있어서, 반도체 기판을 준비하는 단계; 다수의 측표면들 및 상기 측표면들 사이에 뻗어있는 기저표면에 의해 정의되며, 상기 반도체기판에 상기 트렌치분리를 위한 트렌치를 형성하는 단계; 및 상기 측표면들 및 상기 기저표면을 통해 상기 반도체 기판에 붕소이온을 주입하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 제 1언급된 주입단계에 있어서 상기 n-웰을 위한 영역에 실리콘을 주입하는 단계를 더 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 주입단계는 상기 반도체기판에 상기 붕소이온 및 인이온 중 어느하나를 주입하는 단계; 및 그 다음에 상기 반도체기판에 상기 붕소이온 및 인이온 중 나머지 하나를 주입하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 주입단계는 상기 반도체기판에 상기 붕소이온 및 비소이온 중 어느하나를 주입하는 단계; 및 그 다음에 상기 반도체기판에 상기 붕소이온 및 비소이온 중 나머지 하나를 주입하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 주입단계는 상기 반도체기판에 상기 붕소이온, 인이온, 및 비소이온 중 어느 하나를 주입하는 단계; 그 다음에, 상기 반도체기판에 상기 붕소이온, 인이온, 및 비소이온 중 나머지 둘 중 어느하나를 주입하는 단계; 및 그 다음에, 상기 붕소이온, 인이온, 및 비소이온 중 나머지를 주입하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 주입단계전에 상기 n-웰영역을 포토레지스트로 피복하는 단계를 더 포함하는 반도체장치의 제조방법.
- 제 6항에 있어서, 상기 주입단계 전에 리플로우된 포토레지스트를 만들기 위하여 상기 포토레지스트를 리플로우하는 단계를 더 포함하는 반도체장치의 제조방법.
- 제 7항에 있어서, 트렌치의 상기 측면표면위에 상기 리플로우된 포토레지스트의 일부를 남겨두기 위하여 상기 리플로우된 포토레지스트의 다른 일부를 선택적으로 에칭하는 단계를 더 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 반도체기판은 가장자리부를 구비하고, 상기 트렌치형성단계 전에 상기 가장자리부를 죽이는 단계를 더 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 반도체기판은 상기 트렌치가 개방되어져 있는 위에 원표면을 구비하고, 상기 반도체기판은 상기 원표면과 트렌치의 상기 각 측표면들에 의해 정의되는 트렌치어깨부를 포함하며, 상기 주입단계전에 상기 트렌치어깨부를 둥글게하는 단계를 더 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 반도체기판은 상기 트렌치가 개방되어져 있는 위에 원표면을 구비하고, 상기 주입단계후에 상기 원표면위에 나오도록 상기 트렌치에 분리물질을 충진하는 단계를 더 포함하며, 그 충진단계가 상기 트렌치분리를 제공하는 결과를 초래하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 반도체기판은 제 1도전형의 단결정실리콘기판인 것을 특징으로 하는 반도체장치의 제조방법.
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