KR940003218B1 - 반도체 장치 및 그 제조방법 - Google Patents

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이사무 나모세
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세이꼬 엡슨 가부시끼가이샤
야마무라 가쯔미
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명에 따른 반도체 장치의 일실시예를 나타내는 주요 단면도.
제2a 내지 f도는 본 발명에 따른 반도체 장치 제조방법의 일실시예를 나타내는 주요 공정 단면도.
제3a 및 b도는 본 발명에 따른 반도체 장치 제조방법의 일실시예의 변형된 주요 공정 단면도.
제4도는 종래의 반도체 장치를 나타내는 주요 단면도.
제5a 내지 g도는 종래의 반도체 장치의 제조방법을 나타내는 주요 공정 단면도.
제6a 및 b도는 산화에 의한 원형 처리의 유무에 따른 게이트 산화후의 주요 단면도.
제7a 및 b도는 산화에 의한 원형 처리의 유무에 따른 트랜지스터의 테일 특성의 설명도.
제8a 및 b도는 본 발명과 종래의 반도체 장치 제조방법의 단계를 나타내는 흐름도.
제9도는 본 발명 및 종래 반도체 장치의 P웰의 농도 프로파일을 나타내는 그래프.
제10도는 본 발명 및 종래 반도체 장치의 N웰의 농도 프로파일을 나타내는 그래프.
제11도는 원형 처리에 대한 산화막의 두께와 게이트 산화막 전계 강도의 관계를 나타내는 그래프.
제12도는 원형 처리에 대한 산화 온도와 게이트 산화막 전계강도의 관계를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 102 : 소자분리영역
103 : N+확산층 104 : N-확산층
105 : P웰 106 : 게이트 전극
107 : 사이드웰 108 : 층간 절연막
109 : 배선 110 : 보호막
111 : 게이트 절연막 112 : 채널 스토퍼
113 : P+확산층 114 : P-확산층
115 : N웰 116a 내지 116d : 포토 레지스트
117,119 : 이온빔 118 : 인
120 : 붕소 121a,121b : 열산화막
122 : CVD 산화막
130 : 게이트 재료가 게이트 전극으로 되어 있는 기생 트랜지스터
140 : 배선재료가 게이트 전극으로 되어 있는 기생 트랜지스터
150 : 배선재료가 게이트 전극으로 되어 있는 양 웰에 걸친 기생 트랜지스터
601 : 평면 부분에 형성된 트랜지스터의 테일 특성
602 : 모서리 부분에 형성된 트랜지스터의 테일 특성
603 : 601과 602의 합성된 테일 특성
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 특히 소자 분리영역과 웰 영역의 형성방법에 관한 것이다.
[종래 기술의 설명]
종래에는 반도체 기판의 표면에 홈을 형성하여 절연물을 매립하는 "홈 분리형(groove isolation type)"의 소자 분리 방법이 반도체 장치를 보다 작게하고 그 신뢰도를 높이기 위하여 연구되어졌으며, 실례로 일본 특허 공개 번호 85-124949호, 86-61430호, 및 86-168241호등에서 그러한 방법이 검토되어 있다.
하지만, 이러한 종래의 방법에 의해 형성된 소자 분리 영역은 게이트 절연막을 형성하는 공정에서와 같이 열 산화막을 형성하게 될때, 제6a도에 도시된 바와 같이 산화막 두께가 평탄부에 비해 홈의 상부 모서리에서 보다 얇게 된다는 바람직하지 않은 현상이 나타난다. 이런 현상의 원인은 반도체 기판에 설치된 소자 분리영역용 홈의 실리콘 표면의
Figure kpo00001
부 또는
Figure kpo00002
부에 있어서, 열 산화시에 발생하는 응력의 집중으로 인하여 산화 속도가 이런 부분들에서 저하하기 때문이다. 응력의 집중은
Figure kpo00003
부 또는
Figure kpo00004
부의 곡률반경이 작을수록 현저하게되며, 그에따라 평탄부에서 보다
Figure kpo00005
부 및
Figure kpo00006
부에서의 열산화막의 박막화가 현저하게 된다. 또한,
Figure kpo00007
부 및
Figure kpo00008
부에서는 입체형상에 기인하는 전계 집중이 발생하기 때문에, 이들의 부분에 있어서 Fowler-Nordheim 전류가 현저하게 증가하여 산화막의 절연 특성을 악화시킨다. 또한, 이런 현상은 소자 분리에 있어, 다른 두께의 게이트 절연막을 가지는 2개의 트랜지스터가 병렬로 접속되어 있는 것과 마찬가지이며, 특히 제7a도에 도시된 트랜지스터의 테일 특성(601 및 602)의 합성으로 제7b도에 도시된 Vgs-Ids 특성(603)에 험프(hump)가 발생하게 되는 문제가 있다.
상기 제7a,b도에 있어서 601은 평면부에 형성된 트랜지스터의 테일특성, 602는 모서리 부분에 형성된 트랜지스터의 테일 특성, 603은 601과 602의 합성된 테일 특성을 표시하고 있다.
상기 현상을 극복하기 위하여 실례로, 일본 특허 공개 번호 88-45848호, 및 86-276226호등에서
Figure kpo00009
부 및
Figure kpo00010
부에서의 전계 집중을 누그러뜨리게 하기 위하여 열산화에 의한 원형 처리(rounding treatment)가 제안되어 있으며, 상기 처리후에 게이트 절연막을 형성함으로써, 제6b도와 같은 균일한 막두께의 게이트 절연막을 얻을 수 있게 되었다.
즉, 홈 분리형의 소자 분리영역을 실용화 하기에는 상기 기술이 필요하다는 겻은 상식으로 되어 있다.
따라서, 상기 제조 방법은 웰영역을 형성한 후, 홈속으로 채널 스토퍼 (channel stopper)를 집어넣고, 상기 원형 처리를 하며, 홈속으로 절연물을 매립하는 처리에 이어 트랜지스터 및 배선을 형성함으로서 완결된다. 예컨대 제8b도와 같은 처리 과정을 따라 제5a 내지 g도에 도시된 방법으로 제조된다. 여기에서는 예로서 CMOS 구조의 경우에 대하여 설명한다. 제5도에 있어서, 101은 N형 실리콘 등으로된 반도체기판, 102는 소자 분리영역, 105는 P웰, 112는 채널 스토퍼, 115는 N웰, 116a 내지 116d는 레지스트, 117,119는 이온빔, 118은 인(P), 120은 붕소(B), 121a,121b는 열산화막, 122는 CVD 산화막이다.
우선, P,N채널을 형성하기 위해서는 웰(105 및 115)을 형성한다(제5a 내지 5c도). 이때 열처리에 의하여 웰(105 및 115)은 수 ㎛의 깊이로 형성된다.
이어 웰(105 및 115)이 형성된 기판상에 실리콘 산화막등의 CVD 산화막(122)을 형성하고, 상기 산화막과 반도체 기판(101)은 포토레지스트(116c)를 마스크로 하여 각각 에칭 가공된다. 이때 CVD 산화막(122)을 에칭하는 것은 다음의 공정에서 채널 스토퍼(112)를 홈속에만 형성하기 위해 필요한 것이다(제5d도).
이어서, 상기 CVD 산화막(122)과 새로운 포토 레지스트(116d)를 마스크로 하여 P웰(105)상의 홈속에 채널 스토퍼를 이온 주입하고, 곡선 처리에 따라 반도체 기판이 1150℃, 10%산소의 분위기 상태에서 1500Å 산화된다. 이때, 이러한 열처리에 의하여 웰은 원래의 1.5 내지 2배로 보다 깊게 확산된다. 그리고 레지스트(116d) 및 CVD 산화막(122)이 에칭 제거된다(제5e 내지 f).
이어서, 새로운 CVD의 실리콘 산화막이 헝성되고 에칭됨으로써, 절연물이 매립된 소자 분리영역(102)이 형성된다(제5g도).
이어서, 필요에 따라 트랜지스터, 배선, 보호막을 형성하여 반도체 장치가 완성된다. 하지만, 상기 설명된 종래 기술은 몇가지 문제점을 가지고 있다.
상술한 종래의 기술에서는 홈이 형성된후 반도체 장치 게이트단의 모서리상에서의 전계 집중에 의해 야기되는 게이트 내압의 저하나 테일 특성의 험프라는 소자 특성의 저하가 발생하기 때문에, 홈의 상부 모서리를 원형으로 하기 위하여, l150℃이상의 산소 분위기에서 1500℃이상으로 산화하고 있었다.
이때, 반도체 기판 표면의 불순물 농도가 산화에 의하여 낮아지므로 즉, 실리콘등으로된 기판 표면영역의 불순물 농도가 높은 부분이 산화되기 때문에, 소자 분리영역에 형성되는 기생(parasitic) MOS트랜지스터(130,140,150)의 임계치가 저하하여 충분한 능력이 얻어질 수 없는 결점과, 특히 P웰의 소자분리 영역아래(150)의 표면농도가 저하하기 때문에, 필드 반전에 의하여 웰간에 누설이 발생하는 결점이 있었다. 이러한 현상은 불순물인 붕소가 산화중에 산화막과 혼합될때 발생하게 된다. 그 때문에 통상 채널 스토퍼로서 P웰의 홈속에만 붕소를 이온 주입함으로써, 소자분리 영역에 형성되는 기생 MOS 트랜지스터의 임계치가 상승된다. 하지만 이 경우에 있어서, 채널 스토퍼가 기판 표면에까지 확산되기 때문에, 소자 형성영역의 트랜지스터의 임계치가 상승되는 단점이 있게된다. 또한 이러한 현상은 기판의 표면과 소자분리 영역의 경계 부분에서 현저하게 되기 때문에, 바람직하지 않게도 트랜지스터의 임계 전압이 채널폭에 의존하게 되는 결과가 된다. 이러한 결과는 일반적으로 협 채널 효과라고 불리워지고 있으며, 소자의 특성을 저하시키는 것이다.
또한, 웰의 깊이를 줄이는 것은 불가능하기 때문에, 채널 스토퍼가 역시 횡방향으로도 확산되므로 웰간의 분리거리가 거의 2배가 될 필요가 있게 된다.
[발명의 요약]
본 발명은 상술한 바와 같은 문제를 해결하고, 반도체 장치의 게이트단 모서리에서의 전계 집중에 의한 게이트 내압의 저하나 테일 특성의 험프라는 소자 특성의 저하를 저지하고, 웰간의 누설 할생과 협 채널 효과의 발생을 저지하며, 소자 분리영역의 기생 MOS 트랜지스터가 충분한 임계치를 가지게 하고, 웰간의 거리가 대략 반으로 줄어들게 되며, 제조 공정수가 줄어들게 되는 반도체 장치와 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 소자분리 영역으로 되는 홈을 기판중에서 선택적으로 형성한 후, 웰 영역을 형성하기 위한 불순물을 상기 기판에 주입하는 것을 특징으로 하고 있다.
또한, 본 발명은 상기와 같이 불순물을 기판중에 주입한 후에, 1050℃ 정도이상의 적합한 온도에서의 홈이 설치된 기판을 열산화하여, 500Å정도 이상의 적합한 열산화막을 형성하는 것과 함께 기판에 주입한 불순물을 활성화하여 웰영역을 동시에 형성하는 것을 특징으로 하고 있다.
상기 수단에 의하여 본 발명은 종래의 문제점을 해결할 수 있는 것이다.
본 발명의 상기 공정에 의하면, 소자분리 영역이 되는 홈을 형성한 후에 웰을 형성하기 위한 불순물을 주입시키며, 또한, 웰의 열확산에 의한 활성화와 소자분리 영역의 홈의 상부모서리를 원형으로 하는 처리를 함께 조합으로써, 형성된 소자분리 영역아래의 기판 농도 프로파일은 소자형성 영역의 기판 농도 프로파일과 도일하게 되며, 이 때문에 종래의 소자분리 영역아래의 농도가 낮아진 것과 비교하여, 소자분리 영역의 기생 MOS 트랜지스터의 임계치가 능력을 갖는다. 즉, 필드 반전이라는 반도체 장치로서 바람직하지 않은 현상이 발생하지 않게 된다.
또한, 본 발명에서 기판이 산소 기체의 분위기 또는 산소기체를 함유하는 질소기체로된 분위기에서 1050℃이상의 온도에서 500Å이상으로 산화하면, 반도체 장치의 게이트단 모서리에서의 전계 집중에 의한 게이트 내압의 저하나 테일특성의 험프라는 소자 특성의 저하가 없는 신뢰성이 높은 소자 및 소자분리의 특성을 얻을 수 있다.
본 발명에 따라, 소자분리 영역의 기생 MOS 트랜지스터는 충분한 임계 전압을 가지며, 종래에 비하여 열공정의 시간을 반이하로 줄일수 있게 되고, 특히 P웰측의 홈 바닥에서 반전영역이 발생되기 어렵기 때문에 웰간 누설의 발생을 억제하는 것이다. 그리고, 본 발명은 웰을 얕게 할 수 있기 때문에, 웰간의 분리 거리를 반이하로 축소할 수 있다.
이하, 본 발명의 반도체 장치의 제조방법에 대하여 실시예에 근거하여 상세하게 설명한다.
제1도는 본 발명의 제1의 실시예를 설명하기 위한 주요 부분의 단면도이다. 101은 N형 실리콘등으로된 반도체기판, 102는 소자분리 영역, 115,105는 각각 N웰, P웰이다. 103,104는 각각 N+확산층, N_확산층이고 113,114는 각각 P+확산층, P_확산층이며, 106은 게이트 전극, 107은 사이드웰, 111은 게이트 절연막이다. 또 108은 층간 절연막, 109는 Al,Al-Si,Al-Si-Cu, 고융점 금속등으로된 배선, 110은 보호막을 표시한다. 이때 130은 배선(109)아래에 형성되는 기생 MOS 트랜지스터를 나타내고, 140은 게이트 전극(106)아래에 형성되는 기생 MOS 트랜지스터를 나타내며, 150은 배선(109)아래에 형성되어 웰(115 및 105)을 걸쳐 형성되는 기생 MOS 트랜지스터를 나타내고 있다.
제2a 내지 2f도는 본 발명의 제1의 실시예를 설명하기 위하여 공정순으로 표시한 주요 공정 단면도이다.
여기에서는 소자분리 영역 형성까지에 필요한 공정에 대하여 설명한다. 따라서, 예컨대 MOS LSI을 실현하기 위해서는 그후에 필요한 통상적으로 공지되어 있는 공정이 부가될 필요가 있다.
우선, 제2a도에 나타낸 바와같이, 예컨대 N형인 제1도전형의 실리콘 기판(101)상에, 예컨대 포토레지스트(116a)를 마스크로 이용하여 RIE(Reactive Ion Etching)등의 이방성 에칭에 의하여 홈을 형성한다. 여기에서는 실례로, 깊이 0.8㎛의 홈이 400m Torr에서 CBrF3가스를 사용하여 형성된다. 물론 에칭가스는 이것에 한정되는 것이 아니며, 염소계 가스와 같이 실리콘을 이방성으로 에칭할 수 있는 것이라면 어떤 가스로 이용할 수 있다. 실리콘 기판을 에칭하는데 이용되는 마스크로서 포토레지스트(116a)외에 산화막, 질화막 등을 사용하여도 무관하다.
다음에 제2b 내지 2c도에 도시된 바와 같이, 상기 포토레지스트(116a)는 제거되어지며, 반도체 기판(101)상의 임의 위치의 마스크로서 레지스트(l16b,116c)를 사용하여, 이온빔(117,119)에 의해 예컨대 실리콘 기판과 동일한 제1도전형의 불순물로서 인 이온(118)이 120Kev로 2E13(/㎠)이온 주입되고, 이어서, 제2도전형의 불순물로서 예컨대 붕소이온(120)이 80Kev로 1E13(/㎠)이온 주입된다. 여기에서는 N형 실리콘 기판(101)이 이용되고 있지만 당연히 이에 한정되는 것은 아니며, P형 실리콘 기판도 이용될 수 있으며, 제1 및 제2의 불순물도 상기 요소에 한정되는 것은 아니고, 주입 차례도 역시 자유이다. 또한 불순물의 주입은 레지스트를 마스크로 사용하는 방법이 일반적이다.
다음으로, 소자분리 영역을 구성하는 홈의 모서리 부분을 원형으로 하는 산화 처리가 실행된다. 이 산화에 의한 원형 처리는 실리콘등의 모서리 부분을 열산화할때 그 모서리 부분의 곡률반경이 크게 되는 것을 이용하는 것이다. 제2d도에 도시된 바와같이, 실리콘 기판(101)을 실례로 1150℃의 온도에서 실례로 20%의 산소 가스를 함유하는 질소가스로 된 분위기에서, 실례로 약 5시간동안 산화함으로써 1500Å 두께를 가지는 열산화막(121a)을 형성한다. 즉, 이 열산화막(121a)이 산화 원형 처리에 의해 얻어지게 되는 산화막이다. 산화 조건 역시 상기 조건에 한정되는 것은 아니다.
제11도 및 제12도에, 원형으로 하는 산화 처리후에 형성된 200Å의 게이트 절연막(111)의 브레이크다운이 전계강도로 표시된 그래프가 나타나 있다.
제11도는 반도체 기판의 실리콘등을 열산화하는 분위기중의 전체 가스에 대한 산소가스의 비율을 각각 5%, 20%, 50%, 100%으로 하여, 산화온도 l150℃일때의 산화막 두께와 게이트 산화막 전계강도와의 관계를 표시한 것이다. 상기 도면으로서 알 수 있는 바와같이, 원형 처리에 의해 형성된 산화막의 두께가 바락직하게는 50㎚(500Å)이상, 더욱 바람직하게는 100㎚(1000Å) 이상이라면, 이후의 게이트 절연막의 브레이크 다운의 전계강도를 양호하게 유지할 수 있게 된다.
또한, 제12도는 반도체 기판의 실리콘등을 두께 150㎚(1500Å)의 산화막으로 할때, 분위기중의 전체 가스에 대한 산소가스의 비율을 각각 5%, 20%, 100%로 할때의 원형 처리에 대한 산화온도와 게이트 산화막의 전계강도와의 관계를 표시한 것이다. 상기 도면으로 부터 알 수 있는 바와같이, 원형 처리에 대한 산화 처리시의 온도가 바람직하게는 1050℃이상, 더옥 바람직하게는 1100℃이상이라면, 이후의 게이트 절연막의 브레이크 다운의 전계강도를 양호하게 유지할 수 있다는 것이다. 상기 그래프와 같이 바람직하게는 1050℃이상의 온도로 산소가스 분위기에서 또는 산소가스를 함유하는 질소 가스로된 분위기에서 바람직하게는 500Å이상의 두께로 기판을 산화함으로써 게이트 산화막의 전계강도가 개선된다. 이때, 이러한 원형처리와 동시에 상기 제1도전형의 불순물로서의 인(118)과, 상기 제2도전형의 불순물로서의 붕소(120)가 확산되어 즉, 불순물들이 열에 의해 활성화되어 웰(115 및 105)을 형성한다. 또, 이때의 웰의 프로파일은 제9도 및 제10도와 같이 된다.
여기에서, 제9도는 P웰의 깊이에 대한 불순물 농도를 표시하고, 제10도는 N웰의 깊이에 대한 불순물 농도를 표시한다.
상기 도면들로부터 알 수 있는 것은 소자분리 영역을 포함하는 반도체 기판표면상의 불순물 농도가 종래의 것보다도 본 발명의 것이 농후하다는 것이다. 이에 따라 소자분리 영역에 있어서의 기생 MOS 트랜지스터는 충분한 능력의 임계치를 가지게되며, 반도체 장치에 바람직하지 않은 필드의 반전이 발생하지 않게 된다.
또한, 제2d도에서 도시된 바와같은, 게이트 절연막의 전계강도를 개선하기 위하여 실행되는 원형 산화 처리에 의해 형성되는 열산화막(121a)은 그 형성직후에 에칭 제거하여도, 또는 하지 않아도 관계없다. 만일, 형성 직후에 에칭 제거하지 않는 경우에는 이후 게이트 절연막이 열산화막으로 부터 형성되기 전에, 열산화막(121a)은 일반적으로 에칭 제거되어진다. 오염물등을 포함하고 있는 열 산화막(121a)이 제거되므로 해서, 기판의 표면에 깨끗한 게이트 절연막이 형성되게 된다.
다음에, 제2e도에 도시된 바와 같이 실리콘 기판 표면에 홈의 깊이보다 두꺼운 막 두께를 가진 절연막 으로서 CVD 산화막(122)이 형성된다. 이때, 형성된 절연막은 산화막에 한하지 않으며 실리콘 질화막 이라도 무관하다. 다음에, 제2f도와 같이 CVD 산화막(122)을 예컨대 CHF3가스에 의한 RIE등의 이방성 에칭에 의하여 홈중에 남아 있게 한다. 또한, 소자분리 영역의 절연막상의 표면을 보다 평탄화 하기 위해, 실리콘 기판 표면에 홈의 깊이보다 두꺼운 막두께를 가진 절연막으로서 CVD 산화막을 형성하고 고분자 수지막을 도포한 후, 고분자 수지막과 CVD 산화막에 대한 동일한 에칭 정도를 가지는 예컨대 CHF3가스와 산소가스의 에칭가스에 의한 RIE로 CVD 산화막을 홈중에 남아있게 하는 방법도 있다. 이때. 고분자 수지막으로서는 포토레지스트막등이 사용될 수 있으며 특히 평탄성이 좋은 막이 요망된다. 또한 여기에 나타나있는 홈에 절연물을 매립하는 방법은 상기 설명된 방법에 한정되는 것이 아니며, 예컨대 다결정 실리콘을 매립한 후에 상기 다결정 실리콘을 열산화하여 산화물로 변화함으로써 홈에 매립하는 방법등, 여러가지 방법이 사용될 수 있다.
이후 MOS LSI가 형성될 경우라면, 계속하여 게이트 산화막 형성 이후의 공정이 계속된다.
물론 상기의 경우 소자분리 영역을 위한 홈을 형성한 후에 웰을 형성하기 위한 불순물을 주입하고 있기 때문에, 소자분리 영역 아래의 기판의 농도 프로파일과 소자 형성영역의 기판의 농도 프로파일과 동일하다는 것을 알 수 있다. N채널측의 기생 MOS 트랜지스터의 반전전압이 웰의 농도등에 따라 저하하는 경우에 있어서, 원형 산화 처리와 동시에 웰이 형성된 후에, 제3a 및 b도에 도시된 바와같이, 웰과 동일한 도전형의 불순물로서 붕소(120)를 웰에 주입하는 것에 의해 반전 전압이 조절될 수 있다.
따라서, 종래의 소자분리 영역 아래의 농도가 저하하고 있는 것과 비교하여, 본 실시예에서 소자 분리 영역의 기생 MOS 트랜지스터는 충분한 임계 전압을 가지게 되며 특히 웰간의 누설이 발생하기 어렵게 된다.
또한, 본 실시예에서는 소자분리 영역용의 홈을 형성한 후에 웰을 형성하기 위한 불순물을 주입하고 있으므로 소자분리 영역 아래의 기판의 농도 프로파일과 소자 형성 영역의 기판 농도 프로파일이 동일하게 되기 때문에, 종래의 방법에서는 필요하였던 스토퍼 영역 형성을 위한 불순물 주입 공정이 기본적으로 생략될 수 있는 것이다. 하지만, 상기의 제3a 및 b도에서와 같이, 웰의 농도에 따라서는 특히 N채널측에 또 불순물을 주입하는 것이 필요로 되는 경우가 있다.
여기에서는 CMOS의 구조에 대하여 설명하여 왔지만, 본 발명은 상기에 한정되는 것은 아니며, 한쪽 채널만을 형성하려는 경우에는 단지 한쪽 웰만이 형성된다. 또한, 바이폴라, BICMOS등에도 마찬가지로 응용할 수 있는 것은 자명한 일이다.
본 실시예에 있어서, 반도체 장치의 게이트단 모서리에서의 전계 집중에 의한 게이트 내압의 저하 및 테일 특성의 험프라는 소자 특성의 저하가 없는 신뢰성이 높은 소자 및 소자분리 영역의 특성을 얻을 수 있게 된다.
또한, 제8a 및 b도에 있어서 제8a도는 본 발명의 공정처리의 개략을 표시하고, 제8b도는 종래의 공정처리의 개략을 표시하고 있다. 즉, 본 발명은 종래 기술에 비하여 제8a 및 b도에서 비교되는 바와같이 공정수가 대폭으로 삭감될 수 있게 되는 것이다.
이상 설명한 바와 같이, 본 발명은 웰의 열 확산과 소자분리 영역의 홈 상부 모서리를 원형 처리하는 것을 함께 결합함으로써, 홈의 바닥 부분의 농도를 저하시키는 일이 없게 된다. 이때문에, 형성된 소자분리 영역 아래의 농도 프로파일은 소자 형성 영역의 농도 프로파일과 동일하게 된다. 이와같이 소자분리 영역 아래의 농도가 저하하고 있던 종래의 장치에 비교하여 본 발명에서는 소자 분리 영역의 기생 MOS 트랜지스터가 충분한 임계 전압을 가지게 되어, 특히 웰간의 누설이 발생하기 어려운 트랜지스터를 얻을 수 있는 효과가 있다. 또한, 본 발명은 반도체 장치의 게이트단 모서리에서의 전계 집중에 의한 게이트 내압의 저하나, 테일 특성의 험프라는 소자 특성의 저하가 없는 신뢰성이 높은 소자 및 소자 분리 영역의 특성을 얻을 수 있는 효과가 있다. 또, 본 발명에서는 반도체 장치의 제조공정수를 대폭으로 삭감할 수 있기 때문에 생산성의 향상 및 제조비용의 감소가 달성된다는 효과도 있다.

Claims (4)

  1. 반도체 기판중에 설치된 홈에 절연물을 매립함으로써 형성된 소자분리 영역을 가지는 반도체 장치로서, 상기 반도체 기판(101)을 선택적으로 에칭 제거하여 홈을 형성하고, 상기 홈이 설치된 상기 반도체 기판(101)중에 선택적으로 불순물(117)을 주입하는 반도체 장치 제조 방법에 있어서, 상기 불순물이 주입되고, 상기 홈이 설치된 상기 반도체 기판(101)을 열산화함으로써, 적어도 상기 홈의 상부 및 하부의 상기 반도체 기판의 모서리 부분상에 열산화막(121a)을 형성하여 상기 모서리 부분을 원형 처리하는 동시에 상기 반도체 기판(101)에 주입된 상기 불순물을 활성화시켜 소자 형성영역에 웰 영역(115)을 형성하고, 상기 모서리 부분이 원형으로된 상기 홈중에 절연물을 매립함으로써, 소자분리 영역(102)을 형성하며, 상기 열산화의 온도를 1050℃정도 이상으로 하고, 상기 열산화막(121a)이 막두께를 500Å정도 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 반도체 기판중에 설치된 홈에 절연물을 매립함으로써 형성된 소자분리 영역을 가지는 반도체 장치의 제조방법에 있어서, 상기 반도체 기판(101)의 제1영역 및 제2영역을 선택적으로 에칭 제거하여 홈을 형성하고, 상기 홈이 설치된 상기 반도체 기판의 상기 제1영역에 제1도전형의 제1불순물(117)을 주입하는 동시에, 상기 홈이 설치된 상기 반도체 기판(101)의 상기 제2영역에 제2도전형의 제2불순물(119)을 주입하며, 상기 제1불순물(117) 및 상기 제2불순물(119)이 주입되고, 상기 홈이 설치된 상기 반도체 기판(101)을 열산화함으로써, 적어도 상기 홈의 상부 및 하부의 상기 반도체 기판의 모서리 부분상에 열산화막(121a)을 형성하여 상기 모서리 부분을 원형 처리하는 동시에 상기 반도체 기판(101)에 주입된 상기 제1불순물 및 상기 제2불순물을 활성화시켜 각각 제1웰 영역(115) 및 제2웰 영역(105)을 형성하며, 상기 모서리 부분이 원형 처리된 상기 홈중에 절연물을 매립함으로서 소자분리 영역(102)을 형성하고, 상기 열산화의 온도를 1050℃정도 이상으로 하고, 상기 열 산화막(121a)의 막 두께를 500Å정도 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 반도체 기판중에 설치된 홈에 절연물을 매립함으로써 형성된 소자 분리 영역을 가지는 반도체 장치에 있어서, 원형으로된 모서리 부분을 상부 및 하부에 가지는 소자 분리 영역(102)이 되는 상기 홈부와, 상기 반도체 기판(101)의 소정의 위치에 설치된 소자 형성 영역이 되는 웰 영역(115)을 가지며, 상기 홈부의 아래의 불순물 농도 분포와 상기 웰 영역(115)의 불순물 농도 분포가 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판중에 설치된 홈으로 절연물을 매립함으로써 형성된 소자 분리 영역을 가지는 반도체 장치에 있어서, 원형으로된 모서리 부분을 상부 및 하부에 가지는 소자 분리 영역(102)이 되는 상기 홈부와, 상기 반도체 기판(101)의 소정의 위치에 설치된 소자 형성 영역이 되는 웰 영역(115)을 가지며, 상기 홈부 바닥부분에 위치하는 상기 반도체 기판(101)의 표면 부분의 불순물 농도와 소자형성 영역이 되는 상기 웰 영역(115)의 표면부분의 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
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