KR100642407B1 - 반도체 메모리 소자의 셀 트랜지스터 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 23
- 239000002019 doping agent Substances 0.000 claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 238000005468 ion implantation Methods 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 27
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
Abstract
본 발명은 반도체 메모리 소자의 셀 트랜지스터 제조 방법에 관한 것으로서, 특히 반도체 기판에 소자 분리막 및 웰을 형성하는 단계와, 반도체 기판의 웰에 제 1도전형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역을 형성하는 단계와, 문턱 전압 조절 영역이 형성된 반도체 기판에 제 1열처리를 수행하는 단계와, 소자 분리막 사이의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극에 의해 드러나는 드레인 영역에 해당하는 반도체 기판에 제 1도전형 불순물 도펀트를 이온 주입하여 할로 이온 주입 영역을 형성하는 단계와, 할로 이온 주입 영역이 형성된 반도체 기판에 제 2열처리를 수행하는 단계와, 게이트 전극에 의해 드러나는 반도체 기판에 제 2도전형 불순물 도펀트를 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다. 그러므로 본 발명은 문턱 전압 조절 영역의 도펀트 확산을 증대시켜 문턱 전압을 그대로 유지하면서 문턱 전압 조절 영역의 도펀트 도우즈량을 줄일 수 있어 셀 트랜지스터의 턴오프시 누설 전류를 줄일 수 있다.
문턱 전압 조절, 2차 열처리
Description
도 1은 종래 기술에 의한 반도체 메모리 소자의 셀 구조를 나타낸 수직 단면도,
도 2는 본 발명에 따라 제조된 반도체 메모리 소자의 셀 구조를 나타낸 수직 단면도,
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 셀 제조 방법을 설명하기 위한 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 분리막
104 : 웰 영역 106 : 문턱 전압 조절 영역
108 : 게이트 절연막 110, 112 : 게이트 전극
114 : 할로 이온 주입영역 116 : NM2 이온 주입영역
118 : 스페이서 120 : 소오스/드레인 영역
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 특히 DRAM 등의 셀 트랜지스터의 문턱 전압을 조절하여 턴오프(turn-off) 전류 누설을 향상시킬 수 있는 반도체 메모리 소자의 셀 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 모스(MOS) 구조의 트랜지스터를 채용한 반도체 소자는 소자의 고집적화에 따라 게이트 전극의 임계 치수가 계속 작아져 쇼트 채널 효과(short channel effect)를 발생한다. 이러한 쇼트 채널 효과를 개선하기 위해 트랜지스터의 채널 영역에 문턱 전압 조절용 불순물을 주입하고 있으나, 이 또한 집적도가 증가함에 따라 한계점에 도달하고 있다.
도 1은 종래 기술에 의한 반도체 메모리 소자의 셀 구조를 나타낸 수직 단면도로서, 이를 참조하여 MOS 구조의 셀 트랜지스터의 제조 방법에 대해 설명한다.
우선, 반도체 기판(10)으로서 실리콘기판에 활성 영역 및 소자분리 영역을 정의하는 STI형 소자 분리막(12)을 형성한다.
소자 분리막(12) 사이의 반도체 기판(10)에 웰(well) 이온 주입, 문턱 전압(Vt, threshold voltage) 조절용 이온 주입 공정을 진행한다. 이때, 문턱 전압 조절용 이온 주입은 셀 트랜지스터가 만약 NMOS일 경우 p형 불순물 도펀트를 이온 주입하고, PMOS일 경우 n형 불순물 도펀트를 이온 주입한다.
그리고 반도 체기판(10) 전면에 게이트 절연막(14)으로서 실리콘 산화막(SiO2)을 증착하고, 그 위에 게이트 도전막으로서 도프트 폴리실리콘막(16) 및 금속 실리사이드(예컨대 텅스텐 실리사이드 등)(18)를 순차적으로 증착한다. 그런 다음 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 금속 실리사이드(18), 도프트 폴리실리콘막(16)을 패터닝하여 게이트 전극을 형성한다.
계속해서 상기 게이트 전극이 형성된 기판 전체에 절연 물질로서 실리콘 질화막(Si3N4)을 증착한 후에 전면 식각(etch back) 공정으로 식각하여 게이트 전극(16, 18) 측면에 스페이서 절연막(20)을 형성한다.
그리고나서 게이트 전극(16, 18)의 스페이서 절연막(20) 사이 또는 스페이서 절연막(20)과 소자 분리막(12) 사이에 드러난 반도체 기판내에 n형 또는 p형 불순물 도펀트(예를 들어 P, As, B)를 이온 주입하여 소오스/드레인 영역(22)을 형성한다.
이와 같이 종래 기술에 의한 모스 구조의 셀 트랜지스터 제조 방법은 반도체 소자의 고집적화에 따라 쇼트 채널 효과로 인해 채널 저항이 낮아지기 때문에 문턱 전압을 높이기 위하여 문턱 전압 조절용 불순물 도펀트의 도우즈를 증가하여 이온 주입 공정을 진행하고 있다.
하지만 이와 같이 문턱 전압 조절용 불순물 도펀트의 도우즈가 증가될 경우 좁은 면적에서의 소오스/드레인 영역의 자체 저항(Rs) 및 콘택 저항(Rc)이 높아지기 때문에 턴오프시 누설 전류가 증가된다. 문턱 전압 조절 영역의 불순물 도펀트 도우즈 증가에 따라 턴오프시 누설 전류가 증가되어 DRAM 등에서 원하는 tWR(time of Writing Recovery) 시간을 확보하기 어려우며 이로 인해 DRAM에서의 리프레시 동작을 열화시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 문턱 전압 조절용 불순물 이온 주입을 실시하고 제 1열처리 공정을 수행하고, 할로 이온 주입을 실시한 후에 제 2열처리 공정을 수행함으로써 문턱 전압을 그대로 유지하면서 문턱 전압 조절 영역의 도펀트 도우즈량을 줄일 수 있어 셀 트랜지스터의 턴오프시 누설 전류를 줄일 수 있는 반도체 메모리 소자의 셀 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 문턱 전압 조절 영역을 갖는 반도체 메모리 소자의 셀 트랜지스터 제조 방법에 있어서, 반도체 기판에 소자 분리막 및 웰을 형성하는 단계와, 반도체 기판의 웰에 제 1도전형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역을 형성하는 단계와, 문턱 전압 조절 영역이 형성된 반도체 기판에 제 1열처리를 수행하는 단계와, 소자 분리막 사이의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극에 의해 드러나는 드레인 영역에 해당하는 반도체 기판에 제 1도전형 불순물 도펀트를 이온 주입하여 할로 이온 주입 영역을 형성하는 단계와, 할로 이온 주입 영역이 형성된 반도체 기판에 제 2열처리를 수행하는 단계와, 게이트 전극에 의해 드러 나는 반도체 기판에 제 2도전형 불순물 도펀트를 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2는 본 발명에 따라 제조된 반도체 메모리 소자의 셀 구조를 나타낸 수직 단면도이다.
도 2를 참조하면, 본 발명에 따라 제조된 반도체 메모리 소자의 셀 트랜지스터는, 반도체 기판(100)으로서 실리콘기판에 활성 영역 및 소자분리 영역을 정의하기 위한 STI형 소자 분리막(102)이 형성되어 있으며 소자 분리막(102) 사이의 반도체 기판(100)에 제 1도전형 불순물 도펀트(예를 들어, p형 도펀트)가 주입된 웰(미도시됨)이 형성되어 있으며 반도체 기판(100)내에 제 1도전형 불순물 도펀트(예를 들어 p형 도펀트)가 주입된 문턱 전압(Vt, threshold voltage) 조절 영역(미도시됨)이 형성되어 있다. 이때, 문턱 전압 조절용 이온 주입은 셀 트랜지스터가 만약 NMOS일 경우 p형 불순물 도펀트를 이온 주입하고, PMOS일 경우 n형 불순물 도펀트를 이온 주입한다.
그리고 반도체기판(100) 전면에 게이트 절연막(108)으로서 실리콘 산화막(SiO2)이 형성되어 있으며 그 위에 게이트 도전막으로서 도프트 폴리실리콘막(110) 및 금속 실리사이드(예컨대 텅스텐 실리사이드 등)(112)가 패터닝되어 게이트 전극을 구성한다.
게이트 전극(110, 112) 측면에 실리콘 질화막(Si3N4) 등의 절연 물질로 이루어진 스페이서 절연막(118)이 형성되어 있으며 게이트 전극(110, 112)의 스페이서 절연막(118) 사이 또는 스페이서 절연막(118)과 소자 분리막(102) 사이에 드러난 반도체 기판내에 제 2도전형 불순물 도펀트(예를 들어 n형 도펀트)가 주입된 소오스/드레인 영역(120, 122)이 형성된다.
한편, 이때, 게이트 전극(110, 112)을 포함하는 게이트는 채널의 길이를 증가시키기 위한 리세스 게이트(계단형 게이트 또는 트렌치형 게이트 등)에 적용 가능하다.
또한, 드레인 영역(122)의 반도체 기판에는 기판 표면에 제 2도전형 불순물 도펀트(예를 들어 n형 도펀트)가 주입된 NM2 이온 주입 영역(114)이 형성되어 있으며 NM2 이온주입 영역(114)과 드레인 영역(122) 사이에는 제 1도전형 불순물 도펀트(예를 들어 p형 도펀트)가 주입된 할로(halo) 이온 주입 영역(116)이 형성되어 있다.
이와 같이 본 발명에 따라 제조된 반도체 메모리 소자, 예를 들어 DRAM의 셀 트랜지스터는 문턱 전압 조절 영역의 도펀트 도우즈량을 감소시키면서도 기설정된 문턱 전압을 유지할 수 있다. 그 이유는 문턱 전압 조절용 불순물 도펀트 이온 주 입을 실시한 후에, 1차로 제 1열처리 공정을 실시하고, 할로 이온 주입을 실시한 후에 다시 2차로 제 2열처리 공정을 실시함으로써 문턱 전압 조절 영역의 도펀트 확산을 증대시킬 수 있기 때문이다. 이에 따라 본 발명의 셀 트랜지스터는 종래와 동일한 문턱 전압 조절 영역의 도펀트 도우즈 조건에서 문턱 전압(Vtsat)을 약 200mV이상 올릴 수 있으며 동일한 문턱 전압(Vtsat)을 맞출 경우 문턱 전압 조절 영역의 도펀트 도우즈량을 약 2.5E12∼3.5E12 정도 감소할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 셀 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명에 따른 셀 트랜지스터의 제조 공정에 대해 예를 든다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘기판에 활성 영역 및 소자분리 영역을 정의하기 위한 STI형 소자 분리막(102)을 형성하고, 소자 분리막(102) 사이의 반도체 기판(100)에 제 1도전형 불순물 도펀트, 예를 들어 p형 도펀트를 이온 주입하여 웰(104)을 형성한다. 그리고 반도체 기판(100)내에 제 1도전형 불순물 도펀트, 예를 들어 p형 도펀트가 주입된 문턱 전압 조절 영역(106)을 형성한다. 이때, 문턱 전압 조절용 이온 주입은 셀 트랜지스터가 만약 NMOS일 경우 p형 불순물 도펀트를 이온 주입하고, PMOS일 경우 n형 불순물 도펀트를 이온 주입한다.
예를 들어, 문턱 전압 조절 영역(106)을 p형 도펀트를 사용할 경우 11B, 39BF2, 또는 30BF로 이온 주입한다. 그리고 n형 도펀트를 사용할 경우 P 또는 As로 이온 주입한다. 또한 문턱 전압 조절 영역(106)의 도펀트 도우즈량을 1.5E12∼2E12 로 하여 이온 주입한다.
그리고 도 3b에 도시된 바와 같이, 문턱 전압 조절 영역이 형성된 반도체 기판에 제 1열처리를 수행하여 문턱 전압 조절 영역(106)의 도펀트를 확산시킨다. 이때 제 1열처리는 급속 열처리(RTA : Rapid Thermal Anneal) 공정으로 진행하며 800℃∼1200℃의 온도에서 0.1초∼120초 동안 수행한다. 그리고 제 1열처리는 Ar, N2 등의 비활성 가스를 추가 주입하며 승온(ramp up) 및 감온(ramp down) 속도를 20℃/sec∼300℃/sec로 하여 진행한다.
그 다음 도 3c에 도시된 바와 같이, 반도체 기판(100) 전면에 게이트 절연막(108)으로서 실리콘 산화막(SiO2)을 형성하고 그 위에 도프트 폴리실리콘막(110) 및 금속 실리사이드(예컨대 텅스텐 실리사이드 등)(112)를 순차적으로 증착한다. 그런 다음 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 금속 실리사이드(112), 도프트 폴리실리콘막(110)을 패터닝하여 게이트 전극(110, 112)을 형성한다.
그리고 게이트 전극(110, 112)에 의해 드러나는 드레인 영역에 해당하는 반도체 기판(100)에 제 1도전형 불순물 도펀트를 이온 주입하여 할로(halo) 이온 주입 영역(116)을 형성한다. 이때, 할로 이온 주입 영역(116)을 형성하기 전에, 드레인 영역의 반도체 기판(100)에는 기판(100) 표면에 제 2도전형 불순물 도펀트(예를 들어 n형 도펀트)가 주입된 NM2 이온 주입 영역(114)을 추가적으로 형성할 수도 있다.
예를 들어, 할로 이온 주입 영역(116)은 p형 도펀트를 사용할 경우 11B, 39BF2, 또는 30BF로 이온 주입한다. 이때의 도펀트 도우즈량은 1.5E12∼2E12이다. 그리고 NM2 이온 주입 영역(114)은 n형 도펀트를 사용할 경우 P 또는 As로 이온 주입한다.
이와 같은 할로 이온 주입 영역(116)은 셀 트랜지스터에서, 특히, 소오스 영역과 드레인 영역이 비대칭적인 정션 구조를 가지는 셀 트랜지스터에서, 드레인 영역의 문턱 전압을 조절하는 역할을 하며 NM2 이온 주입 영역(114)은 드레인 영역의 콘택 저항을 낮추는 역할을 한다.
이어서 도 3d에 도시된 바와 같이, 할로 이온 주입 영역(116)이 형성된 반도체 기판(100)에 제 2열처리를 수행하여 할로 이온 주입 영역(116) 및 NM2 이온 주입 영역(114)의 도펀트를 확산시킴과 동시에 문턱 전압 조절 영역의 도펀트를 다시한번 확산시킨다. 이때 제 2열처리는 급속 열처리(RTA) 공정으로 진행하며 800℃∼1200℃의 온도에서 0.1초∼120초 동안 수행한다. 그리고 제 2열처리는 Ar, N2 등의 비활성 가스를 추가 주입하며 승온 및 감온 속도를 20℃/sec∼300℃/sec로 한다.
그리고나서, 도 3e에 도시된 바와 같이, 게이트 전극(110, 112)이 형성된 기판(100) 전체에 절연 물질로서 실리콘 질화막(Si3N4)을 증착한 후에 전면 식각 공정으로 식각하여 게이트 전극(110, 112) 측면에 스페이서 절연막(118)을 형성한다. 이후, 게이트 전극(110, 112)의 스페이서 절연막(118) 사이 또는 스페이서 절연막(118)과 소자 분리막(102) 사이에 드러난 반도체 기판(100) 내에 제 2도전형 불순물 도펀트(예를 들어 n형 도펀트)가 주입된 소오스/드레인 영역(120, 122)을 형성한다.
그러므로 본 발명에 따른 반도체 메모리 소자, 예를 들어 DRAM의 셀 트랜지스터 제조 방법은 문턱 전압 조절용 불순물 도펀트 이온 주입을 실시한 후에, 1차로 제 1열처리 공정을 실시하고, 할로 이온 주입을 실시한 후에 다시 2차로 제 2열처리 공정을 실시하여 2차에 걸친 열처리 공정에 의해 문턱 전압 조절 영역의 도펀트 확산을 크게 증대시킬 수 있다. 이에 따라 본 발명은 종래와 동일한 문턱 전압 조절 영역의 도펀트 도우즈 조건에서 문턱 전압(Vtsat)을 약 200mV이상 올릴 수 있으므로 문턱 전압(Vtsat)을 종래와 동일하게 약 0.6V로 맞출 경우 문턱 전압 조절 영역의 도펀트 도우즈량을 줄일 수 있다.
특히, 본 발명에 따른 할로 이온 주입 영역은 비대칭적 정션 구조를 가지는 셀 트랜지스터에 있어서, 드레인 영역의 문턱 전압을 조절하는 역할을 하며 NM2 이온 주입 영역은 드레인 영역의 콘택 저항을 낮추는 역할을 함으로써, 드레인 영역에 대응하는 문턱 전압 조절 영역의 도펀트 확산을 증대시켜 이에 해당하는 영역의 불순물 도펀트 도우즈량을 줄이는 것이 가능하다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 상술한 바와 같이, 본 발명은 문턱 전압 조절용 불순물 이온 주입을 실 시하고 1차로 열처리 공정을 수행하고, 할로 이온 주입을 실시한 후에 2차로 열처리 공정을 수행함으로써 문턱 전압 조절 영역의 도펀트 확산을 증대시킬 수 있다.
그러므로 본 발명은 종래와 동일한 문턱 전압으로 유지하면서 문턱 전압 조절 영역의 도펀트 도우즈량을 감소시킬 수 있어 좁은 면적에서의 소오스/드레인 영역의 자체 저항(Rs) 및 콘택 저항(Rc)을 낮출 수 있다. 이로 인해 문턱 전압 조절 영역의 불순물 도펀트 도우즈 감소에 의해 턴오프시 누설 전류가 감소되기 때문에 DRAM 등에서 tWR 시간을 3ns 이상 빠르게 할 수 있으며 DRAM에서의 리프레시 속도를 100ms 이상 개선가능하다.
Claims (6)
- 반도체 기판에 문턱 전압 조절 영역을 갖는 반도체 메모리 소자의 셀 트랜지스터 제조 방법에 있어서,반도체 기판에 소자 분리막 및 웰을 형성하는 단계;상기 반도체 기판의 웰에 제 1도전형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역을 형성하는 단계;상기 문턱 전압 조절 영역이 형성된 반도체 기판에 제 1 열처리로서 급속 열처리(RTA)를 수행하는 단계;상기 소자 분리막 사이의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극에 의해 드러나는 드레인 영역에 해당하는 반도체 기판에 제 1도전형 불순물 도펀트를 이온 주입하여 할로 이온 주입 영역을 형성하는 단계;상기 할로 이온 주입 영역이 형성된 반도체 기판에 제 2 열처리로서 급속 열처리(RTA)를 수행하는 단계; 및상기 게이트 전극에 의해 드러나는 반도체 기판에 제 2도전형 불순물 도펀트를 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 소자의 셀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1도전형 불순물 도펀트는 11B, 39BF2, 또는 30BF이며 제 2도전형 불순물 도펀트는 P, 또는 As인 것을 특징으로 하는 반도체 메모리 소자의 셀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 문턱 전압 조절 영역은 제 1도전형 불순물 도펀트 도우즈량을 1.5E12∼2E12로 하는 것을 특징으로 하는 반도체 메모리 소자의 셀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1 열처리는 800℃∼1200℃의 온도와 0.1초∼120초 동안 수행되는 것을 특징으로 하는 반도체 메모리 소자의 셀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 할로 이온 주입 영역은 제 1도전형 불순물 도펀트 도우즈량을 1.5E12∼2E12로 하는 것을 특징으로 하는 반도체 메모리 소자의 셀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 2 열처리는 800℃∼1200℃의 온도와 0.1초∼120초 동안 수행되는 것을 특징으로 하는 반도체 메모리 소자의 셀 트랜지스터 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114740A KR100642407B1 (ko) | 2004-12-29 | 2004-12-29 | 반도체 메모리 소자의 셀 트랜지스터 제조 방법 |
| US11/150,026 US7470593B2 (en) | 2004-12-29 | 2005-06-10 | Method for manufacturing a cell transistor of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114740A KR100642407B1 (ko) | 2004-12-29 | 2004-12-29 | 반도체 메모리 소자의 셀 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060076349A KR20060076349A (ko) | 2006-07-04 |
| KR100642407B1 true KR100642407B1 (ko) | 2006-11-08 |
Family
ID=36612246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040114740A KR100642407B1 (ko) | 2004-12-29 | 2004-12-29 | 반도체 메모리 소자의 셀 트랜지스터 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7470593B2 (ko) |
| KR (1) | KR100642407B1 (ko) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579751B2 (en) * | 1999-09-01 | 2003-06-17 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
| US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
| US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
| US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
| US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
| US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
| US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
| US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
| US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
| US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
| WO2013022753A2 (en) | 2011-08-05 | 2013-02-14 | Suvolta, Inc. | Semiconductor devices having fin structures and fabrication methods thereof |
| US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
| US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
| US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
| US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
| US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
| US9660049B2 (en) | 2011-11-03 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor transistor device with dopant profile |
| US8993424B2 (en) * | 2011-11-03 | 2015-03-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a semiconductor transistor device with optimized dopant profile |
| US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
| US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
| US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
| US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
| US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
| US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
| US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
| US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
| US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
| US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
| JP2016500927A (ja) | 2012-10-31 | 2016-01-14 | 三重富士通セミコンダクター株式会社 | 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法 |
| US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
| US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
| US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
| US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
| US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
| US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
| US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100231594B1 (ko) | 1995-12-29 | 1999-11-15 | 김주용 | 반도체 소자의 웰 형성방법 |
| CN1126150C (zh) | 1996-06-24 | 2003-10-29 | 松下电器产业株式会社 | 制造半导体器件的方法 |
| US7105414B2 (en) * | 2003-12-27 | 2006-09-12 | Dongbu Electronics Co., Ltd. | Method of manufacturing MOS transistor |
-
2004
- 2004-12-29 KR KR1020040114740A patent/KR100642407B1/ko not_active IP Right Cessation
-
2005
- 2005-06-10 US US11/150,026 patent/US7470593B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060076349A (ko) | 2006-07-04 |
| US7470593B2 (en) | 2008-12-30 |
| US20060141716A1 (en) | 2006-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110923 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |