KR100549572B1 - Ｌｄｄ용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히 이 방법은 기판 전면에 게이트산화막, 도프트 폴리실리콘막 및 티타늄 실리사이드막을 순차적으로 적층하며, 게이트 마스크를 이용한 사진 및 식각 공정으로 적층된 티타늄 실리사이드막과 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성하며, 게이트전극의 식각 손상 및 국부적인 불균일을 방지하기 위하여 게이트전극이 형성된 기판 전면에 저온 열처리 공정을 실시하며, 이후 실시될 LDD 이온주입시 기판 손상 및 도펀트 농도를 조절하면서 게이트전극의 티타늄실리사이드막의 산화를 억제하기 위하여 질소 가스를 산소 및 수소가스에 희석하여 습식 산화공정을 실시하여 기판 전면에 버퍼막을 형성하며, 게이트전극을 마스크로 삼아 기판과 다른 도전형 불순물을 저농도로 주입하여 기판내에 게이트전극을 사이에 두고 서로 이격된 LDD 영역을 형성한다. 따라서, 본 발명은 LDD 이온 주입전에 스크린 역할을 하는 버퍼막을 위한 산화 공정시 티타늄 실리사이드 측면의 산화를 방지하여 게이트전극의 안정된 프로파일을 얻을 수 있다.
Description
도 1 내지 도 3은 본 발명에 따른 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판 12 : 필드산화막
14 : 게이트산화막 16 : 도프트 비정질 실리콘막
18 : 티타늄 실리사이드막 20 : 버퍼막
22 : LDD 영역
G : 게이트 전극
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 보다 상세하 게는 티타늄 실리사이드 구조의 게이트전극을 패터닝한 후에 실시되는 LDD 이온주입 전에 게이트전극과 기판 표면에 형성되는 버퍼막의 제조 공정을 개선하기 위한 기술이다.
대개 반도체소자의 게이트전극은 도프트 폴리실리콘을 사용하여 도전성을 갖고 있는데, 반도체 장치의 고집적도에 따라 디자인룰이 작아질 경우 폴리실리콘의 높은 비저항으로 인해 면저항이 증가하게 된다. 그러면, 게이트전극의 면저항이 증가하면 집적회로 내에서 신호 전송 시간이 지연되어 소자의 동작속도를 향상시키는데 문제가 된다.
이를 위해서, 도프트 폴리실리콘 상부에 비저항이 낮으면서도 고온에서 안정한 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 고융점 금속으로 이루어진 실리사이드막으로 이루어진 게이트전극을 구성하고 있다. 그 중에서도 티타늄 실리사이드는 고집적화에 따른 신호처리 속도 개선의 측면에서 기존의 텅스텐 실리사이드를 갖는 게이트 전극을 대체하여 사용될 차세대 게이트 전극의 재료이다.
한편, 반도체 소자의 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트전극의 최소 선폭이 0.25∼0.1㎛까지 계속 줄어들고 있다. 이렇게 게이트전극의 선폭이 작아질수록 쇼트 채널 효과에 따라 문턱전압이 급격히 감소하며 동시에 핫 캐리어 효과도 심하게 발생한다.
이러한 쇼트 채널 및 핫 캐리어 효과는 불순물이 주입된 접합영역의 깊이와 관련이 있기 때문에 접합영역 깊이가 얕은 모스트랜지스터의 개발이 요구되고 있다. 이를 위해 게이트전극의 에지 근방에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 모스트랜지스터가 등작하게 되었다.
일반적으로, 티타늄 실리사이드 및 폴리실리콘이 적층된 게이트전극을 갖는 트랜지스터의 LDD 제조 공정에서는 게이트전극 패터닝을 하고, 이어 식각 공정시 게이트산화막의 식각 손상을 보상하면서 이후 형성될 LDD 이온주입시 스크린 역할을 하고자 산화공정을 실시하여 기판 전면에 버퍼막을 형성한 후에, LDD 영역형성을 위한 이온주입 공정을 실시하게 된다.
여기서, LDD 이온주입 전에 형성되는 버퍼막은 대개 산소 가스에 의한 건식 산화 공정과 산소와 수소 가스에 의한 습식 산화 공정으로 얻어진다.
그러나, 건식 산화 공정의 경우에는 산화 시간이 길기 때문에 게이트전극이 견뎌야 할 써멀 버젯(thermal budget)도 함께 증가하게 되고, LDD용 버퍼막인 산화막이 형성된 후에 티타늄실리사이드의 측면에도 비정상적인 산화 반응이 일어난다. 또한, 습식 산화 공정으로 진행할 경우에는 산화 속도가 너무 빨라서 제어하기가 매우 힘들다. 그러므로, 장시간동안 게이트전극이 산화 온도에 노출되든지 산화가 너무 빨리 일어나 그 제어가 힘들어서 프로파일이 불량하게 되면 핫-캐리어 등의 문제가 발생하여 게이트 전극의 신뢰성이 나빠진다.
따라서, 티타늄실리사이드의 게이트 전극을 갖는 트랜지스터에서는 통상의 습식이나 건식 산화만으로 LDD 이온 주입전의 버퍼용 산화막을 형성하기에 어려움이 있었다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 LDD 산화 공정을 실시하기에 앞서 저온의 열공정을 실시하여 게이트전극 식각 손상을 보상하고 질소를 산소와 수소 가스에 혼합하여 습식 산화 공정을 진행함으로써, 게이트전극 식각 공정에 의한 게이트산화막의 손상을 보상하면서 LDD 이온주입의 스크린 역할을 하고자 버퍼막의 특성을 개선하는 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법을 제공하는 데에 있다.
상기 목적을 달성하기 위하여 본 발명은 활성 영역 및 소자분리 영역으로 정의된 반도체기판의 활성 영역에 게이트산화막, 도프트 폴리실리콘막, 티타늄 실리사이드막이 적층된 게이트전극을 갖는 트랜지스터를 형성함에 있어서, 기판 전면에 게이트산화막, 도프트 폴리실리콘막 및 티타늄 실리사이드막을 순차적으로 적층하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정으로 적층된 티타늄 실리사이드막과 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성하는 단계와, 게이트전극의 식각 손상 및 국부적인 불균일을 방지하기 위하여 게이트전극이 형성된 기판 전면에 저온 열처리 공정을 실시하는 단계와, 이후 실시될 LDD 이온주입시 기판 손상 및 도펀트 농도를 조절하면서 게이트전극의 티타늄실리사이드막의 산화를 억제하기 위하여 질소 가스를 산소 및 수소가스에 희석하여 습식 산화공정을 실시하여 기판 전면에 버퍼막을 형성하는 단계와, 게이트전극을 마스크로 삼아 기판과 다른 도전형 불순물을 저농도로 주입하여 기판내에 게이트전극 을 사이에 두고 서로 이격된 LDD 영역을 형성하는 단계를 포함한다.
본 발명의 제조 방법에 따르면, 게이트전극을 패터닝한 후에 저온에서 어닐링 처리하여 게이트전극의 식각 손상 및 국부적인 불균일 지역을 완화시킨 후에 질소 가스를 산소와 수소 가스에 희석하여 습식 산화 공정을 실시함으로써 산화 속도를 조절한다. 저온 열처리 공정은 게이트전극의 티타늄 실리사이드의 비정상적인 산화가 일어나는 온도보다 100∼150℃보다 낮게 설정하여 진행함으로서 이후 산화 공정에서도 게이트전극의 안정된 프로파일을 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 3은 본 발명에 따른 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 트랜지스터 제조 공정은 다음과 같다.
우선, 반도체기판으로서 p형 실리콘기판(10)에 필드산화막(12)을 형성하고, 기판(10) 전면에 게이트산화막(14)을 형성한 후에 그 위에 도전층으로서 도프트 폴리실리콘막(16) 및 티타늄 실리사이드막(18)을 순차 적층한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 티타늄 실리사이드막(18)과 폴리실리콘막(16)을 패터닝하여 게이트 전극(G)을 형성한다. 여기서, 폴리실리콘막(16)의 두께는 400∼2000Å정도이고, 티타늄 실리사이드막(18)은 400∼2000Å의 두께로 증착된다.
그 다음, 게이트전극(G)의 식각 손상 및 국부적인 불균일을 방지하기 위하여 기판 전면에 저온 열처리 공정을 실시한다. 이때, 저온 열처리 공정은 500∼750℃의 반응챔버 온도에서 30분∼3시간동안 실시하며 이때의 가스 분위기는 산소/질소의 분압비를 0∼0.0001로 하는 것이 바람직하다.
이어서, 도 2에 도시된 바와 같이, 이후 실시될 LDD 이온주입시 스크린 역할, 즉 기판 손상 및 도펀트 농도를 조절하면서 게이트전극의 티타늄 실리사이드막(18)의 산화를 억제하기 위하여 질소 가스를 산소 및 수소가스에 희석하여 습식 산화공정을 실시하여 기판 전면에 버퍼막(20)을 30∼40Å의 두께로 증착한다. 이때, 습식 산화 공정은 저온 열처리 공정의 온도보다 100∼150℃ 높은 온도, 즉 600∼900℃에서 실시하며, 그 가스 분위기는 산소/수소의 분압비를 0.05∼2.7로 하며, 산소와 수소의 혼합 가스에 질소를 산소 및 수소의 총 유량의 0.001∼10 비율로 혼합하여 진행하는 것이 바람직하다. 또한, 상기 습식 산화공정은 저온 열처리 후에 지연시간없이 바로 진행하도록 한다.
그 다음, 도 3에 도시된 바와 같이 게이트전극(G)을 마스크로 삼아 기판과 다른 도전형 불순물인 P을 저농도로 주입하여 기판내에 게이트전극을 사이에 두고 서로 이격된 LDD 영역(22)을 형성한다.
계속해서, 도면에 도시되지는 않았지만, 게이트전극(G) 측벽에 절연성의 스페이서를 형성하고, 게이트전극 및 스페이서를 마스크로 삼아 도전형 불순물로서 As을 고농도로 주입하여 스페이서 에지 근방과 필드산화막 사이에 드러난 활성 영역내에 소스/드레인 영역(도시하지 않음)을 형성하여 본 발명에 의한 트랜지스터를 완성한다.
상술한 바와 같이 본 발명은 티타늄실리사이드/폴리실리콘 게이트전극을 형성함에 있어서, LDD 이온 주입전에 스크린 역할을 하는 버퍼막을 위한 산화 공정 시 발생하는 티타늄 실리사이드 측면의 산화를 방지하기 위하여 LDD 산화 공정 이전에 저온의 열처리 공정을 실시하고 LDD 산화 공정을 실시할 때 질소가스를 산소와 수소 가스에 혼합하여 진행함으로써 게이트전극의 안정된 프로파일을 얻을 수 있어 트랜지스터의 제조 수율을 높인다.
Claims (5)
- 활성 영역 및 소자분리 영역으로 정의된 반도체기판의 활성 영역에 게이트산화막, 도프트 폴리실리콘막, 티타늄 실리사이드막이 적층된 게이트전극을 갖는 트랜지스터를 형성함에 있어서,상기 기판 전면에 게이트산화막, 도프트 폴리실리콘막 및 티타늄 실리사이드막을 순차적으로 적층하는 단계;게이트 마스크를 이용한 사진 및 식각 공정으로 적층된 티타늄 실리사이드막과 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 기판 전면에 게이트전극의 식각 손상 및 국부적인 불균일을 방지하기 위한 저온 열처리 공정을 실시하는 단계;이후 실시될 LDD 이온주입시 기판 손상 및 도펀트 농도를 조절하면서 게이트전극의 티타늄실리사이드막의 산화를 억제하기 위하여 질소 가스를 산소 및 수소가스에 희석하여 습식 산화공정을 실시하여 기판 전면에 버퍼막을 형성하는 단계; 및상기 게이트전극을 마스크로 삼아 기판과 다른 도전형 불순물을 저농도로 주입하여 기판내에 상기 게이트전극을 사이에 두고 서로 이격된 LDD 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 저온 열처리 공정은 500∼750℃의 반응챔버 온도에서 30분∼3시간동안 실시하며 이때의 가스 분위기는 산소/질소의 분압비를 0∼0.0001로 하는 것을 특징으로 하는 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 버퍼막을 위한 습식 산화 공정은 저온 열처리 공정의 온도보다 100∼150℃ 높은 온도에서 실시하며, 그 가스 분위기는 산소/수소의 분압비를 0.05∼2.7로 하며, 산소와 수소의 혼합 가스에 질소를 산소 및 수소의 총 유량의 0.001∼10비율로 혼합하여 진행하는 것을 특징으로 하는 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 습식 산화 공정은 600∼900℃에서 실시하는 것을 특징으로 하는 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 저온 열처리 공정을 진행한 후에 상기 습식 산화공정은 지연시간없이 바로 진행되는 것을 특징으로 하는 LDD용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법.
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| KR100509780B1 (ko) * | 2001-12-31 | 2005-08-24 | 동부아남반도체 주식회사 | 트랜지스터에서 소오스/드레인 생성을 위한 셀프 어라인드스페이서 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250632A (ja) * | 1990-01-11 | 1991-11-08 | Seiko Epson Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| KR19990030574A (ko) * | 1997-10-01 | 1999-05-06 | 윤종용 | 실리사이드 및 엘디디 구조를 갖는 반도체 디바이스의 제조방법 |
| KR100203910B1 (ko) * | 1995-12-29 | 1999-06-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조방법 |
| KR19990086276A (ko) * | 1998-05-27 | 1999-12-15 | 김영환 | 반도체 소자의 제조 방법 |
-
1999
- 1999-12-15 KR KR1019990058021A patent/KR100549572B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250632A (ja) * | 1990-01-11 | 1991-11-08 | Seiko Epson Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| KR100203910B1 (ko) * | 1995-12-29 | 1999-06-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조방법 |
| KR19990030574A (ko) * | 1997-10-01 | 1999-05-06 | 윤종용 | 실리사이드 및 엘디디 구조를 갖는 반도체 디바이스의 제조방법 |
| KR19990086276A (ko) * | 1998-05-27 | 1999-12-15 | 김영환 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010056533A (ko) | 2001-07-04 |
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