KR19990086276A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 게이트가 금속 폴리사이드 구조로 형성되고, 접합부가 엘디디 구조로 형성되는 반도체 소자의 제조 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
금속 폴리사이드 게이트 형성후 엘디디 구조를 형성하기 위해 스페이서 산화막을 형성하는 과정에서 금속 실리사이드층 측벽에 과도한 실리콘 성분이 편석되는 비정상 반응이 발생하여 스페이서 산화막의 토플로지가 변형되는 문제점이 발생한다.
3. 발명의 해결 방법의 요지
스페이서 산화막을 형성하기 전 금속 폴리사이드 게이트를 프리-어닐링 하여 비정상 반응의 원인이되는 금속 실리사이드층의 응력을 완화시키고 열적 및 물리적 안정성이 확보되도록 한다.
4. 발명의 중요한 용도
금속 폴리사이드 구조를 갖는 반도체 소자 형성 공정.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트가 금속 폴리사이드 구조로 형성되고, 접합부가 엘디디(LDD) 구조로 형성되는 반도체 소자의 제조 방법에 관한 것이다.
폴리실리콘층 및 금속 실리사이드층의 적층 구조로 이루어지는 금속 폴리사이드 구조는 반도체 소자의 고집적화에 따른 속도 개선의 측면에서 종래의 폴리실리콘을 대체하여 사용되고 있다. 특히 금속 실리사이드층은 텅스텐(W) 및 타이타늄(Ti) 등의 금속을 사용한다. 일반적으로 많이 사용되는 텅스텐 실리사이드(WSix)의 경우 실리콘 조성비를 2 이상, 바람직하게는 2 ∼ 2.8 정도가 되도록 하여 후속 산화 공정시 산화(oxidation) 특성을 개선하면서 하부의 폴리실리콘층과의 접착 강도를 증대시키고 있다.
도 1(a) 및 도 1(b)는 종래의 방법에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1(a)에 도시된 것과 같이, 반도체 기판(11) 상에 게이트 산화막(12), 폴리실리콘층(13) 및 텅스텐 실리사이드층(14)을 순차적으로 형성한 후 패터닝하여, 폴리실리콘층(13)과 텅스텐 실리사이드층(14)이 적층된 텅스텐 폴리사이드 게이트(15)가 형성된다. 텅스텐 실리사이드층(14)은 위에서 설명한 바와 같이, 열적 안정성 및 하부 폴리실리콘층(13)과의 접착 강도 증가를 위하여, 실리콘의 조성비를 2 이상으로 제어하여 형성한다.
도 1(b)에 도시된 것과 같이, 반도체 기판(11) 상에 저농도 이온주입 공정으로 저농도 이온주입 영역(16)을 형성하고, 텅스텐 폴리사이드 게이트(15)의 측벽에 스페이서 산화막(17)을 형성한 후, 다시 반도체 기판(11) 상에 고농도 이온주입 공정으로 고농도 이온주입 영역(19)을 형성하여 저농도 및 고농도 이온주입 영역(16 및 19)으로 된 엘디디 구조의 접합부가 형성된다.
상기에서 실리콘의 조성비가 2 이상으로 형성된 텅스텐 실리사이드층(14)은 이러한 과도한 실리콘 성분이 원인이 되어 게이트 패터닝 공정 후에 실시되는 열 공정을 거치는 동안에 도 1(b)에 도시된 것과 같이, 폴리실리콘층(13)과 텅스텐 실리사이드층(14)의 계면 및 텅스텐 실리사이드층(14)의 측벽 쪽에 실리콘 성분이 편석 결정화되어 실리콘 석출물(18)이 형성된다. 이와 같이 텅스텐 실리사이드층(14)이 비정상적으로 변형되므로 인하여 후속 공정으로 형성되는 스페이서 산화막(17)도 역시 비정상적으로 변형된다. 이러한 현상은 핫 캐리어(hot carrier) 효과의 감소와 소오스-드레인(source-drain) 간의 전기적 특성 개선을 위한 엘디디 구조 형성시 엘디디 구조내 이온 주입 농도 분포 및 콘택 홀 영역의 정확도를 저하시키는 요인으로 작용한다.
즉, 텅스텐 폴리사이드 게이트(15)를 형성하기 위해 마스크 형성 공정, 플라즈마 건식 식각에 의한 게이트 패터닝 공정이 수반되며, 또한 엘디디 구조의 접합부를 형성하기 위해 스페이서 산화막 형성 공정이 진행된다. 이러한 공정으로 인하여 텅스텐 실리사이드층(14)의 조성 및 구조가 변화되는데, 특히 플라즈마 건식 식각에 의한 게이트 패터닝시 발생되는 불안정한 측벽쪽에 과도 실리콘 성분이 선택적으로 편석되어 불안정 부위의 계면 에너지를 저하시킨다. 이러한 편석은 스페이서 산화막(17) 형성 과정에서 결정화되어 텅스텐 실리사이드층(14)의 측벽에 돌출 형태의 실리콘 석출물(18)이 형성된다. 이 실리콘 석출물(18)로 인하여 스페이서 산화막(17)이 비정상적으로 돌출되게 변형된다. 그러므로 엘디디 구조 형성시 이와 같은 비정상적인 스페이서 산화막(17)의 돌출 부위로 인하여 고농도 이온주입 영역(19)와 저농도 이온주입 영역(16)의 교차점이 변화된다. 또한 스페이서 산화막(17)이 돌출되는 비정상적인 변형은 이후 공정에서 콘택 홀 영역을 정의하는데 문제점으로 작용한다.
따라서, 본 발명은 금속 폴리사이드 구조를 적용하는 게이트에서 금속 실리사이드층의 구조적 결함이 발생하는 계면 부위에 선택적으로 과도 실리콘 성분이 편석되는 것을 방지하여 금속 실리사이드층의 열적 안정성을 향상시키고 공정을 안정화 시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상의 선택된 영역에 폴리실리콘층 및 금속 실리사이드층으로 된 금속 폴리사이드 게이트를 형성하는 단계와, 상기 게이트 양측의 상기 반도체 기판 상에 저농도 이온주입 영역을 형성하는 단계와, 상기 금속 실리사이드층의 열적 및 물리적 안정성이 확보되도록 불활성 가스 분위기에서 프리-어닐링 공정을 실시하는 단계와, 상기 게이트의 양측벽에 스페이서 산화막을 형성한 후, 고농도 이온주입 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 종래의 방법에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2(a) 및 도 2(b)는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 반도체 기판 12 및 22 : 게이트 산화막
13 및 23 : 폴리실리콘층 14 및 24 : 텅스텐 실리사이드층
15 및 25 : 텅스텐 폴리사이드 게이트
16 및 26 : 저농도 이온주입 영역
17 및 27 : 스페이서 산화막 18 : 실리콘 석출물
19 및 28 : 고농도 이온주입 영역
20 : 이온주입 농도 교차점
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 도 2(b)는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
일반적으로 타이타늄 또는 텅스텐 폴리사이드 게이트를 형성하기 위한 고온에서 진행되는 여러 가지 열 공정에 의하여 금속 실리사이드층의 결정 구조는 육방격자 구조에서 정방격자 구조로 변화된다. 이러한 결정 구조의 변화 과정에서 원자의 충진 형태가 크게 변화되고 과도한 실리콘이 안정된 위치로 이동되는 조성적 변화가 수반된다. 또한 반응성 플라즈마에 의한 게이트 패터닝 공정시 플라즈마 구성 이온이 식각 표면으로 운동량을 전달하므로 금속 실리사이드층의 측벽은 결함이 다수 포함된 불안정한 상태가 된다. 이러한 금속 폴리사이드 게이트에 스페이서 산화막을 증착하면 계면 에너지를 낮추기 위해 구조적 결함이 존재하는 금속 실리사이드층의 측벽으로 과도 실리콘이 편석되고 결정화되어 실리콘 석출물이 형성된다.. 이와 같은 이유로 스페이서 산화막의 증착 토폴로지(topology)를 비정상적으로 변화 시킨다.
그러므로 과도 실리콘이 편석되고 결정화되는 주요 인자인 금속 실리사이드층 측벽의 구조적 결함을 회복시켜 주는 것이 본 발명의 가장 중요한 기술이다.
도 2(a)에 도시된 것과 같이, 반도체 기판(21) 상에 50∼100Å 두께의 게이트 산화막(22), 500∼1000Å 두께의 폴리실리콘층(23) 및 500∼1000Å 두께의 텅스텐 실리사이드층(24)을 순차적으로 형성한 후 패터닝하여, 폴리실리콘층(23)과 텅스텐 실리사이드층(24)이 적층된 텅스텐 폴리사이드 게이트(25)를 형성한다. 이때 폴리실리콘층(23)은 SiH4와 PH3가스가 1.1:1.5∼1.5:1.8의 비율로 혼합된 가스를 사용하여 500∼700℃의 온도영역에서 화학기상증착법(CVD)으로 형성된다. 또한 텅스텐 실리사이드층(24)은 SiH2Cl2와 WF6가스가 2∼3 : 1∼1.5의 비율로 혼합된 가스를 사용하여 500∼650℃의 온도영역에서 화학기상증착법으로 형성된다. 한편 텅스텐 실리사이드층(24)내 실리콘의 화학론적 당량비는 하부의 폴리실리콘층(23)과의 접착강도 증가와 산화특성의 향상을 위하여 2∼2.8이 되도록 한다.
텅스텐 폴리사이드 게이트(25)는 텅스텐 실리사이드층(24) 상부에 마스크 산화막을 증착한 후 플라즈마 건식 식각 공정으로 마스크 산화막 패턴을 형성하고, 마스크 산화막 패턴을 이용한 식각 공정으로 형성된다.
텅스텐 실리사이드층(24)은 600∼900℃에서 진행되는 게이트 형성을 위한 마스크 산화막 패턴 형성 과정에서, 그 결정구조가 육방격자 구조에서 정방격자 구조로 변화되며, 원자충진 형태가 크게 변화되어 내부의 과도 실리콘 원자가 안정된 위치로 이동되는 조성적 변화가 수반된다. 따라서 위와같은 원인의 텅스텐 실리사이드층(24) 측벽의 구조적 결함을 회복시켜 주기 위하여 프리-어닐링(pre-annealing) 공정을 실시한다.
즉, 텅스텐 폴리사이드 게이트(25) 양측의 반도체 기판(21) 상에, 도 2(b)에 도시된 것과 같이, 저농도 이온주입 공정으로 저농도 이온주입 영역(26)을 형성한 후, 텅스텐 실리사이드층(24) 측벽의 구조적 결함을 회복시켜 주기 위하여, 불활성 가스(N2및 Ar) 분위기의 600∼800℃의 온도 영역에서 15분∼30분동안 프리-어닐링 공정을 실시한다. 프리-어닐링 공정은 텅스텐 실리사이드층(24)의 전체 응력을 구성하는 열 응력과 소재 및 박막 구조에 관련된 인트린식 스트레스(intrinsic stress) 중 열 응력 성분을 107내지 108dyne/㎠ 이하로 감소시켜, 결과적으로 전체 응력 저하로 인한 열적 물리적 안정성의 확보를 이룰 수 있다. 이와 같이 안정성이 확보된 게이트의 양측벽에 스페이서 산화막(27)을 형성하면 그 단면적 변화율이 약 1∼3% 미만으로 제어된다. 이때 스페이서 산화막(27)은 장입온도를 300∼500℃로 제어하고, 700∼850℃의 온도 영역에서 SiH2Cl2+ N2O 또는 SiH4+ N2O 가스를 이용한 화학기상증착법으로 500∼1000Å의 두께가 되도록 형성한다. 이후 공정으로 고농도 이온주입 공정으로 고농도 이온주입 영역(28)을 형성하여, 저농도 및 고농도 이온주입 영역(26 및 28)으로 된 엘디디 구조의 접합부가 형성된다. 이때 저농도 이온주입 영역(26)과 고농도 이온주입 영역(28)의 교차점 변화율은 스페이서 산화막(27)의 단면적 변화율에 따라 1∼3% 미만으로 제어된다. 또한 이후 콘택 홀 형성 공정에 있어서도 정확하게 콘택 홀 영역을 정의할 수 있다.
상술한 바와 같이 본 발명에 의하면, 금속 폴리사이드 게이트 형성 후 프레-어닐링 공정을 추가함으로써 금속 실리사이드층 측벽의 구조적 결함이 회복되어 비정상 변형이 억제된다. 따라서 스페이서 산화막 형성시 증착 토폴로지 변화가 배제되므로, 엘디디 구조의 접합부 형성시 이온 주입 농도 분포 영역의 정확도가 배가되어 트랜지스터의 특성이 향상되고, 콘택 홀 영역을 정확하게 정의할 수 있어 콘택 저항의 균일도가 향상되는 탁월한 효과가 있다.
Claims (8)
- 반도체 기판 상의 선택된 영역에 폴리실리콘층 및 금속 실리사이드층으로 된 금속 폴리사이드 게이트를 형성하는 단계와,상기 게이트 양측의 상기 반도체 기판 상에 저농도 이온주입 영역을 형성하는 단계와,상기 금속 실리사이드층의 열적 및 물리적 안정성이 확보되도록 불활성 가스 분위기에서 프리-어닐링 공정을 실시하는 단계와,상기 게이트의 양측벽에 스페이서 산화막을 형성한 후, 고농도 이온주입 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 불활성 가스는 질소 및 아르곤 가스중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 프리-어닐링 공정은 600 내지 800℃의 온도 영역에서 15분 내지 30분 동안 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 실리사이드층은 텅스텐 및 타이타늄 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 폴리사이드 게이트는 마스크 산화막 패턴을 이용한 식각 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속 실리사이드층은 공정 온도가 600 내지 900℃로 제어된 게이트 형성을 위한 상기 마스크 산화막 패턴 형성 공정에 의하여 육방격자 구조에서 정방격자 구조로 변화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 산화막은 500 내지 1000Å 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 산화막은 화학기상증착 반응로의 장입 온도를 300 내지 500℃로 제어하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1019980019182A KR100265228B1 (ko) | 1998-05-27 | 1998-05-27 | 반도체 소자의 제조 방법 |
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Publications (2)
| Publication Number | Publication Date |
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| KR19990086276A true KR19990086276A (ko) | 1999-12-15 |
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ID=19537789
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| Country | Link |
|---|---|
| KR (1) | KR100265228B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549572B1 (ko) * | 1999-12-15 | 2006-02-08 | 주식회사 하이닉스반도체 | Ｌｄｄ용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법 |
-
1998
- 1998-05-27 KR KR1019980019182A patent/KR100265228B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549572B1 (ko) * | 1999-12-15 | 2006-02-08 | 주식회사 하이닉스반도체 | Ｌｄｄ용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법 |
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| KR100265228B1 (ko) | 2000-09-15 |
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