KR100447979B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

Info

Publication number
KR100447979B1
KR100447979B1 KR10-2002-0077975A KR20020077975A KR100447979B1 KR 100447979 B1 KR100447979 B1 KR 100447979B1 KR 20020077975 A KR20020077975 A KR 20020077975A KR 100447979 B1 KR100447979 B1 KR 100447979B1
Authority
KR
South Korea
Prior art keywords
film
tio
gate
forming
thin film
Prior art date
Application number
KR10-2002-0077975A
Other languages
English (en)
Other versions
KR20040050795A (ko
Inventor
안병권
박성훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0077975A priority Critical patent/KR100447979B1/ko
Publication of KR20040050795A publication Critical patent/KR20040050795A/ko
Application granted granted Critical
Publication of KR100447979B1 publication Critical patent/KR100447979B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 게이트산화막으로서 Al2O3(X)TiO2(1-X)의 합성물막을 적용한 게이트 형성방법을 개시한다. 개시된 본 발명의 게이트 형성방법은, 실리콘 기판 상에 단원자증착 방법에 따라 Al2O3박막과 TiO2박막을 소정 두께만큼 교대로 반복 증착하는 단계와, 상기 교대로 반복 증착된 막을 저온 어닐링하여 Al2O3(X2)TiO2(1-X)의 단일 합성물(composite film)막으로 전환시키는 단계와, 상기 Al2O3(X2)TiO2(1-X)의 단일 합성물막을 N2O 플라즈마 어닐링하여 막 내에 함유된 탄소 및 불순물을 제거하는 단계와, 상기 N2O 플라즈마 어닐링된 Al2O3(X2)TiO2(1-X)의 단일 합성물막을 퍼니스 어닐링하여 결정화시키는 것에 의해 Al2O3(X2)TiO2(1-X)의 단일 합성물막으로 이루어진 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 확산방지막을 형성하는 단계와, 상기 확산 방지막 상에 게이트 도전막을 증착하는 단계와, 상기 게이트 도전막과 확산방지막 및 게이트산화막을 패터닝하는 단계를 포함한다. 본 발명에 따르면, 게이트 산화막 물질로 유전율이 SiO2에 비해 4∼5배 정도 높은 Al2O3(X)TiO2(1-X) 합성물막을 적용함으로써 낮은 유효 두께를 가질 수 있으면서 누설 전류 특성 또한 개선시킬 수 있다.

Description

반도체 소자의 게이트 형성방법{Method for forming gate of semiconductor device}
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 유효 두께 및 누설 전류 특성 모두를 만족시킬 수 있는 게이트 산화막을 적용한 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로 모스펫 소자에서의 게이트 산화막은 주로 열산화에 의한 실리콘산화막(이하, SiO2막)이 이용되어져 왔다. 그런데, 반도체 소자의 고집적화가 진행되면서 게이트 산화막의 박막화도 요구되고 있는데, 게이트 산화막으로 SiO2막을 적용하면서 두께를 너무 얇게 하면, 게이트 산화막을 통해 다이렉트 터널링(direct tunneling)에 의한 누설 전류(leakage current)가 커지므로 안정된 소자 특성을 얻지 못하게 된다.
특히, 반도체 소자의 고집적화 추세에 따라 SiO2막의 다이렉트 터널링 한계인 30Å 이하의 유효 두께를 갖는 게이트 산화막이 요구됨으로써, 상기 SiO2막으로는 고집적 소자에서 요구하는 특성, 즉, 누설 전류 특성을 만족시키는데 어려움을 겪고 있다.
따라서, 최근에는 게이트 산화막 물질로서 SiO2막 보다 높은 유전율을 갖는 고유전 물질막을 적용함으로써 게이트 산화막의 물리적인 두께 증가를 통해 누설 전류 특성을 개선시키려는 연구가 많이 진행되고 있다.
한 예로, Ta2O5또는 TaON 등의 고유전 물질에 대한 연구가 현재 활발하게 진행되고 있다. 이러한 Ta2O5또는 TaON막은 SiO2에 비해 5∼6배 정도의 높은 유전율을 갖는 것과 관련해서 게이트 산화막의 유효 두께를 손쉽게 감소시킬 수 있으며, 그래서, 고집적 소자의 제조를 용이하게 할 수 있다.
그러나, 전술한 Ta2O5또는 TaON막 등의 고유전 물질은 물질 특성상 높은 누설 전류 특성을 가지므로, 게이트 산화막 물질로의 적용시, 그 증착 후에 누설 전류 특성 및 막질 개선을 위해 열처리가 필수적으로 수행되어야 하는데, 상기 열처리시, 실리콘 기판과의 계면에 저유전 물질인 SiOX가 형성됨으로써 실질적으로 원하는 수준으로의 유효 두께 감소를 얻지 못한다.
한편, 후속 열처리를 하지 않을 경우, 상기 SiOX의 형성은 방지할 수 있지만, 이 경우에는 누설 전류가 증가하여 소자 특성이 취약해진다.
결국, Ta2O5또는 TaON막 등의 고유전 물질을 게이트 산화막 물질로 적용함에 있어서, 종래 기술로는 유효 두께 및 누설 전류 특성 모두를 만족시킬 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 고유전 물질의 게이트 산화막 물질로의 적용시에 유효 두께 및 누설 전류 특성 모두를 만족시킬 수 있는 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 게이트 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : Al2O3박막
3 : TiO2박막 4 : 게이트 산화막
5 : 확산방지막 6 : 텅스텐막
10 : 게이트
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 단원자증착 방법에 따라 Al2O3박막과 TiO2박막을 소정 두께만큼 교대로 반복 증착하는 단계; 상기 교대로 반복 증착된 막을 저온 어닐링하여 Al2O3(X2)TiO2(1-X)의 단일 합성물(composite film)막으로 전환시키는 단계; 상기 Al2O3(X2)TiO2(1-X)의 단일 합성물막을 N2O 플라즈마 어닐링하여 막 내에 함유된 탄소 및 불순물을 제거하는 단계; 상기 N2O 플라즈마 어닐링된 Al2O3(X2)TiO2(1-X)의 단일 합성물막을 퍼니스 어닐링하여결정화시키는 것에 의해 Al2O3(X2)TiO2(1-X)의 단일 합성물막으로 이루어진 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 확산방지막을 형성하는 단계; 상기 확산 방지막 상에 게이트 도전막을 증착하는 단계; 및 상기 게이트 도전막과 확산방지막 및 게이트산화막을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 형성방법을 제공한다.
여기서, 상기 Al2O3박막은 단원자증착 방법에 따라 반응기 내에 (CH3)3Al의 소오스 가스와 H2O의 반응가스를 교대로 주입하여 250∼350℃의 온도에서 10Å 이내의 두께로 증착한다. 이때, 상기 (CH3)3Al의 소오스 가스 주입과 H2O의 반응 가스 주입 사이에 상기 가스들의 잔류물이 남지 않도록 불활성 가스를 주입하며, 상기 소오스 가스 주입과 불활성 가스 주입 및 반응 가스 주입은 각각 1∼10초 동안 수행한다.
상기 TiO2박막은 단원자증착 방법에 따라 반응기 내에 TiCl4의 소오스 가스와 H2O의 반응 가스를 교대로 주입하여 250∼350℃의 온도에서 5Å 이내의 두께로 증착한다. 이때, 상기 소오스 가스 주입과 반응 가스 주입 사이에 상기 가스들의 잔류물이 남지 않도록 불활성 가스를 주입하며, 상기 소오스 가스 주입과 불활성 가스 주입 및 반응 가스 주입은 각각 1∼10초 동안 수행한다.
상기 반응 가스로서 H2O 대신에 O2또는 N2O 가스를 주입할 수 있다.
상기 불활성 가스로서 N2, Ar 또는 He 가스를 주입한다.
상기 Al2O3박막과 TiO2박막은 전체 두께가 100∼200Å이 되도록 교대로 반복 증착하며, 상기 Al2O3박막과 TiO2박막은 X:(1-X)의 증착비로 증착한다.
상기 저온 어닐링은 400∼550℃로 수행한다.
상기 N2O 플라즈마 열처리는 300∼400℃의 온도에서 60∼180초 동안 N2O 가스는 1∼10slm으로 흘려주는 급속열처리 방식으로 수행한다.
상기 퍼니스 어닐링은 600∼850℃의 온도에서 5∼60분 동안 N2, O2또는 N2O 가스를 흘려주는 방식으로 수행한다.
상기 확산방지막은 WN 또는 TiN, 바람직하게 TiN으로 이루어진다. 상기 TiN은 170∼190℃의 온도에서 액상의 TiCl4를 기화시켜 300∼500Å의 두께로 증착하며, 그리고, 반응기 내의 압력을 0.1∼1.2torr로 유지하고, 기판 히터의 온도를 300∼500℃로 유지하며, RF 파워는 10∼500W를 인가하고, 소오스인 TiCl4는 0.001∼2cc로 흘려주며, 반응 가스인 NH3는 10∼500sccm 정도 흘려주는 조건으로 증착한다.
상기 게이트 도전막은 텅스텐막이며, 상기 텅스텐막은 반응기 내의 압력을 0.1∼1.2torr로 유지하고, 기판 히터의 온도를 300∼500℃로 유지하며, 소오스인 WF6를 200∼600sccm 정도 흘려주고, 반응 가스인 H2를 5∼15slm 정도 흘려주어 500∼1500Å의 두께로 증착한다.
본 발명에 따르면, 게이트 산화막 물질로 유전율이 SiO2에 비해 4∼5배 정도 높은 Al2O3(X)TiO2(1-X) 합성물막을 적용함으로써 실리콘 기판의 산화를 억제하여 낮은 유효 두께를 가질 수 있으며, 또한, 누설 전류 특성이 우수한 Al2O3의 적용에 따라 누설 전류 특성 또한 개선시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소자분리막(도시안됨) 등이 형성된 실리콘 기판(1) 상에 단원자증착(Atomic Layer Deposition) 방법에 따라 Al2O3막(2)을 증착한다. 여기서, 상기 Al2O3막(2)은 250∼350℃의 온도로 유지된 반응기 내에 (CH3)3Al의 소오스 가스와 H2O의 반응 가스를 교대로 주입하여 10Å 이내의 두께로 증착한다.
상기 단원자증착 방법으로는 소오스 가스 주입과 불활성 가스 주입 및 반응 가스 주입을 1 싸이클로 할 때, 싸이클 당 두께가 1Å 이하로 증착되는 바, 싸이클 수의 조절에 따라 10Å 이하의 두께 증착이 가능하다.
상기 (CH3)3Al의 소오스 가스 주입과 H2O의 반응 가스 주입 사이에는 상기 가스들의 잔류물이 남지 않도록 N2, Ar 또는 He의 불활성 가스를 흘려준다. 상기 소오스 가스와 반응 가스 및 불활성 가스의 주입시간은 각각 1∼10초 정도로 한다.
도 1b를 참조하면, Al2O3막(2) 상에 단원자증착 방법에 따라 TiO2박막(3)을 증착한다. 상기 TiO2박막(3)은 250∼350℃의 온도로 유지된 반응기 내에 TiCl4의 소오스 가스와 H2O의 반응 가스를 교대로 주입하여 5Å 이내의 두께로 증착한다.
마찬가지로, 단원자증착 방법으로는 소오스 가스 주입과 불활성 가스 주입 및 반응 가스 주입을 1 싸이클로 할 때, 싸이클 당 두께가 1Å 이하로 증착되는 바, 싸이클 수의 조절에 따라 5Å 이하의 두께 증착이 가능하다.
또한, 상기 TiCl4의 소오스 가스 주입과 H2O의 반응 가스 주입 사이에는 상기 가스들의 잔류물이 남지 않도록 N2, Ar 또는 He의 불활성 가스를 흘려준다. 상기 소오스 가스와 반응 가스 및 불활성 가스의 주입시간은 각각 1∼10초 정도로 한다.
한편, 반응 가스로서 H2O 대신에 O2또는 N2O 가스를 주입할 수 있다.
도 1c를 참조하면, 상기와 동일한 방법으로 Al2O3박막(2)과 TiO2박막(3)을 교대로 증착한다. 이때, 상기 Al2O3박막(2)과 TiO2박막(3)은 전체 막 두께가 100∼200Å 두께가 되도록 증착하며, 특히, Al2O3박막(2)과 TiO2박막(3)의 증착비는 게이트의 전기적 특성을 최적화시킬 수 있는 비율(X:1-X)로 조절함이 바람직하며, 예컨데, 막 전체로 볼 때 80:20 정도로 조절한다.
도 1d를 참조하면, Al2O3와 TiO2가 교대로 증착된 막을 400∼550℃에서 저온어닐링하여 Al2O3(X2)TiO2(1-X)의 단일 합성물(composite film)막으로 전환시킨다. 여기서, 얇은 막이 교대로 증착되어 있으므로, 낮은 온도에서도 충분히 단일 합성물막으로 전환될 수 있다.
그런다음, 막 내에 함유된 탄소 및 불순물이 제거되도록 Al2O3(X)TiO2(1-X)의 단일 합성물막을 N2O 플라즈마 어닐링한다. 이때, 상기 N2O 플라즈마 어닐링은 급속열처리(Rapid Thermal Annealing) 방식으로 수행하며, 온도는 300∼400℃로 유지하고, 어닐링 시간은 60∼180초 정도로 하며, N2O 가스는 1∼10slm 정도 흘려준다.
이어서, N2O 플라즈마 어닐링된 단일 합성물막이 결정화되도록 퍼니스 어닐링을 행하고, 이 결과로서, 최종적으로 Al2O3(X)TiO2(1-X)의 단일 합성물막으로 이루어진 게이트 산화막(4)을 형성한다. 상기 퍼니스 어닐링은 600∼850℃의 온도에서 N2, O2또는 N2O 가스를 흘려주면서 5∼60분 동안 수행한다.
도 1e를 참조하면, Al2O3(X)TiO2(1-X)의 게이트 산화막(4) 상에 300∼500Å의 두께로 TiN 또는 WN, 바람직하게 TiN의 확산방지막(5)을 증착한다. 상기 TiN은 170∼190℃의 온도에서 액상의 TiCl4를 기화시켜 증착하며, 이때, 반응기 내의 압력은 0.1∼1.2torr로 유지하고, 기판 히터의 온도는 300∼500℃로 유지하며, RF 파워는 10∼500W를 인가하고, 소오스인 TiCl4는 0.001∼2cc로 흘려주며, 반응 가스인 NH3는 10∼500sccm 정도 흘려준다.
그 다음, 상기 TiN의 확산방지막(5) 상에 게이트 도전막으로서 텅스텐막(6)을 증착한다. 상기 텅스텐막(6)은 반응기 내의 압력은 0.1∼1.2torr로 유지하고, 기판 히터의 온도를 300∼500℃로 유지하며, 소오스인 WF6를 200∼600sccm 정도 흘려주고, 반응 가스인 H2를 5∼15slm 정도 흘려주어 500∼1500Å의 두께로 증착한다.
도 1f를 참조하면, 공지의 공정에 따라 텅스텐막(6)과 TiN의 확산방지막(5) 및 Al2O3(X)TiO2(1-X)의 단일 합성물막으로 이루어진 게이트 산화막(4)을 식각하여 본 발명에 따른 게이트(10)를 형성한다.
전술한 바와 같은 본 발명의 게이트에 따르면, Al2O3(X)TiO2(1-X)의 단일 합성물막을 게이트 산화막으로 적용하기 때문에 기존의 SiO2에 비해 유효 두께를 현격하게 낮출 수 있다. 또한, 상기 Al2O3(X)TiO2(1-X)의 단일 합성물막은 Al2O3의 우수한 누설 전류 특성으로 인해 게이트의 누설 전류 특성 또한 개선할 수 있다.
따라서, 본 발명은 게이트 산화막으로 Al2O3(X)TiO2(1-X)의 단일 합성물막을 적용함으로써 유효 두께 및 누설 전류 특성 모두를 만족시킬 수 있다.
이상에서와 같이, 본 발명은 게이트 산화막 물질로서 Al2O3(X)TiO2(1-X)의 단일 합성물막을 적용함으로써 낮은 유효 두께를 가지면서도 누설 전류 특성 또한 개선시킬 수 있다.
따라서, 본 발명은 낮은 유효 두께를 가지면서 개선된 누설 전류를 갖는 게이트 산화막을 구현할 수 있으므로, 고집적 소자의 제조에 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (20)

  1. 실리콘 기판 상에 단원자증착 방법에 따라 Al2O3박막과 TiO2박막을 소정 두께만큼 교대로 반복 증착하는 단계;
    상기 교대로 반복 증착된 막을 저온 어닐링하여 Al2O3(X2)TiO2(1-X)의 단일 합성물(composite film)막으로 전환시키는 단계;
    상기 Al2O3(X2)TiO2(1-X)의 단일 합성물막을 N2O 플라즈마 어닐링하여 막 내에 함유된 탄소 및 불순물을 제거하는 단계;
    상기 N2O 플라즈마 어닐링된 Al2O3(X2)TiO2(1-X)의 단일 합성물막을 퍼니스 어닐링하여 결정화시키는 것에 의해 Al2O3(X2)TiO2(1-X)의 단일 합성물막으로 이루어진 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 확산방지막을 형성하는 단계;
    상기 확산 방지막 상에 게이트 도전막을 증착하는 단계; 및
    상기 게이트 도전막과 확산방지막 및 게이트산화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 Al2O3박막은 단원자증착 방법에 따라 반응기 내에 (CH3)3Al의 소오스 가스와 H2O의 반응가스를 교대로 주입하여 250∼350℃의 온도에서10Å 이내의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 2 항에 있어서, 상기 (CH3)3Al의 소오스 가스 주입과 H2O의 반응 가스 주입 사이에 상기 가스들의 잔류물이 남지 않도록 불활성 가스를 주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 3 항에 있어서, 상기 소오스 가스 주입과 불활성 가스 주입 및 반응 가스 주입은 각각 1∼10초 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 TiO2박막은 단원자증착 방법에 따라 반응기 내에 TiCl4의 소오스 가스와 H2O의 반응 가스를 교대로 주입하여 250∼350℃의 온도에서 5Å 이내의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 제 5 항에 있어서, 상기 소오스 가스 주입과 반응 가스 주입 사이에 상기 가스들의 잔류물이 남지 않도록 불활성 가스를 주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 제 6 항에 있어서, 상기 소오스 가스 주입과 불활성 가스 주입 및 반응 가스주입은 각각 1∼10초 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 제 2 항 또는 제 5 항에 있어서, 상기 반응 가스로서 H2O 대신에 O2또는 N2O 가스를 주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  9. 제 3 항 또는 제 6 항에 있어서, 상기 불활성 가스로서 N2, Ar 및 He로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  10. 제 1 항에 있어서, 상기 Al2O3박막과 TiO2박막은 전체 두께가 100∼200Å이 되도록 교대로 반복 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  11. 제 1 항에 있어서, 상기 Al2O3박막과 TiO2박막은 X:(1-X)의 증착비로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  12. 제 1 항에 있어서, 상기 저온 어닐링은 400∼550℃로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  13. 제 1 항에 있어서, 상기 N2O 플라즈마 열처리는 300∼400℃의 온도에서 60∼180초 동안 N2O 가스는 1∼10slm으로 흘려주는 급속열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  14. 제 1 항에 있어서, 상기 퍼니스 어닐링은 600∼850℃의 온도에서 5∼60분 동안 N2, O2및 N2O 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 흘려주는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  15. 제 1 항에 있어서, 상기 확산방지막은 WN 또는 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  16. 제 1 항 또는 제 15 항에 있어서, 상기 확산방지막은 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  17. 제 16 항에 있어서, 상기 TiN은 170∼190℃의 온도에서 액상의 TiCl4를 기화시켜 300∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  18. 제 17 항에 있어서, 상기 TiN은 반응기 내의 압력을 0.1∼1.2torr로 유지하고, 기판 히터의 온도를 300∼500℃로 유지하며, RF 파워는 10∼500W를 인가하고, 소오스인 TiCl4는 0.001∼2cc로 흘려주며, 반응 가스인 NH3는 10∼500sccm 정도 흘려주는 조건으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  19. 제 1 항에 있어서, 상기 게이트 도전막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  20. 제 19 항에 있어서, 상기 텅스텐막은 반응기 내의 압력을 0.1∼1.2torr로 유지하고, 기판 히터의 온도를 300∼500℃로 유지하며, 소오스인 WF6를 200∼600sccm 정도 흘려주고, 반응 가스인 H2를 5∼15slm 정도 흘려주어 500∼1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
KR10-2002-0077975A 2002-12-09 2002-12-09 반도체 소자의 게이트 형성방법 KR100447979B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0077975A KR100447979B1 (ko) 2002-12-09 2002-12-09 반도체 소자의 게이트 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0077975A KR100447979B1 (ko) 2002-12-09 2002-12-09 반도체 소자의 게이트 형성방법

Publications (2)

Publication Number Publication Date
KR20040050795A KR20040050795A (ko) 2004-06-17
KR100447979B1 true KR100447979B1 (ko) 2004-09-10

Family

ID=37344922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0077975A KR100447979B1 (ko) 2002-12-09 2002-12-09 반도체 소자의 게이트 형성방법

Country Status (1)

Country Link
KR (1) KR100447979B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866305B1 (ko) * 2007-04-11 2008-10-31 한국과학기술원 고유전율 금속산화막, 그의 제조방법 및 이를 포함하는소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261934B1 (en) * 1998-03-31 2001-07-17 Texas Instruments Incorporated Dry etch process for small-geometry metal gates over thin gate dielectric
KR20010082118A (ko) * 2000-02-11 2001-08-29 마찌다 가쯔히꼬 다층 유전체 스택 및 그의 제조방법
WO2002031875A2 (en) * 2000-10-10 2002-04-18 Asm America, Inc. Dielectric interface films and methods therefor
KR20020045264A (ko) * 2000-12-08 2002-06-19 박종섭 반도체 소자의 게이트 전극 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261934B1 (en) * 1998-03-31 2001-07-17 Texas Instruments Incorporated Dry etch process for small-geometry metal gates over thin gate dielectric
KR20010082118A (ko) * 2000-02-11 2001-08-29 마찌다 가쯔히꼬 다층 유전체 스택 및 그의 제조방법
WO2002031875A2 (en) * 2000-10-10 2002-04-18 Asm America, Inc. Dielectric interface films and methods therefor
KR20020045264A (ko) * 2000-12-08 2002-06-19 박종섭 반도체 소자의 게이트 전극 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866305B1 (ko) * 2007-04-11 2008-10-31 한국과학기술원 고유전율 금속산화막, 그의 제조방법 및 이를 포함하는소자

Also Published As

Publication number Publication date
KR20040050795A (ko) 2004-06-17

Similar Documents

Publication Publication Date Title
TWI278918B (en) High K dielectric film and method for making
CN100401478C (zh) 半导体器件的制造方法
JPH11238698A (ja) 原子層蒸着工程を用いた金属層形成方法
KR20050008320A (ko) 코발트 막 증착 방법
KR100376264B1 (ko) 게이트 유전체막이 적용되는 반도체 소자의 제조 방법
US20120147519A1 (en) Electrode in semiconductor device, capacitor and method of fabricating the same
KR100543207B1 (ko) 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법
KR100447979B1 (ko) 반도체 소자의 게이트 형성방법
KR100351254B1 (ko) 반도체 소자의 게이트 전극 형성 방법
CN100492602C (zh) 处理包含含氧氮化硅介质层的半导体器件的方法
JP2803556B2 (ja) バリアメタル層の形成方法
US6566189B2 (en) Method for manufacturing gate in semiconductor device
KR100431306B1 (ko) 알루미늄산화막과 이트륨질산화막의 이중막으로 이루어진게이트산화막을 이용한 반도체 소자의 게이트 형성방법
KR100511914B1 (ko) 피이사이클 시브이디법을 이용한 반도체소자의 제조방법
WO2013074339A1 (en) Doping aluminum in tantalum silicide
KR100241510B1 (ko) 반도체 소자의 살리사이드 게이트 형성 방법
KR102603515B1 (ko) 고밀도 라디컬을 이용하여 개선된 계면 및 박막을 형성하는 방법
KR100451507B1 (ko) 반도체 소자의 제조방법
KR100680970B1 (ko) 반도체 소자의 게이트 형성방법
KR100494124B1 (ko) 엠아이엠 구조 캐패시터 형성방법
KR100395912B1 (ko) 반도체소자의 게이트전극 형성방법
KR20180072363A (ko) Ecr-peald법에 의한 반도체 소자의 절연막 제조방법
KR100265228B1 (ko) 반도체 소자의 제조 방법
KR100343452B1 (ko) 반도체 장치의 유전막 제조방법
KR100541674B1 (ko) 게이트 절연막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee