CN100492602C - 处理包含含氧氮化硅介质层的半导体器件的方法 - Google Patents

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Abstract

本发明提供一种通过将氮原子结合到包括二氧化硅的介质层中来处理部分转变成含氧氮化硅介质层的半导体器件的方法。根据本发明，在将氮原子引入二氧化硅的介质层之前，将硅对氧的原子比被选择成大于1/2的二氧化硅提供给该介质层。特别是以这种方式，得到具有介质区和半导体基片之间的高质量界面、来自栅区的杂质不能渗透的介质区和基本等于所沉积的介质层的厚度的MOS晶体管。

Description

处理包含含氧氮化硅介质层的半导体器件的方法
(1)技术领域
本发明涉及包含由含氧氮化硅材料制成的绝缘层的半导体器件，并涉及制造该半导体器件的方法。
(2)背景技术
在例如CMOS技术中的栅介质厚度随每个技术节点持续地按比例缩小。例如：亚100nm(C)MOS(＝互补MOS)技术需要一个栅介质，假定掺杂的二氧化硅(SiO2)层的厚度低于1.5nm。然而，将SiO2的厚度减少到3nm以下导致了多晶硅栅的杂质原子(例如：硼)的渗透之类的有害效应，并因此增加栅隧道电流中的无法接受的栅漏。该效应成为CMOS缩小中的重要限制，因为这伴随着需要越来越薄的介质区。在这点上，为了形成含氧氮化硅的介质层将氮(N)添加至介质层是非常有益的，因为这一介质层能较好地阻止多晶硅栅的杂质原子(例如：硼)。还显示出增加SiO2薄膜中的氮的数量导致纯氧化物和氮化硅的介电常数之间介电常数的增加。增加的介电常数使得有可能为给定带电体厚度制作物理上更厚的薄膜，藉此减少栅漏电流。这些特征将二氧化硅的可量测性延伸到亚10nm技术。因此，现在推进建立一种能成功地将大浓度的N结合到SiO2中的处理。
从US2003/0001218中可以得知将N结合到氧化硅层中的方法。在该文件中，热氧化硅的介质层含有氮原子。介质层是在N2/O2混合环境中通过热氧化作用制成的。氮原子结合是在包含NO及一定数量的氧的环境中通过介质层的处理完成的。这样，在形成含氧氮化硅期间，氮浓度的最高点与介质层和硅的半导体主体之间的界面保持非常短的距离。这样，所述界面的质量提高了，器件的质量也随着提高了。
上述方法的缺点在于对于非常薄的介质层将氮结合到介质层中的有益效果仍旧不十分满意。在这些情况下仍旧会发生栅漏。随着介质层越来越薄该缺点就越来越明显。
(3)发明内容
本发明的一个目的是为了避免上述缺陷并提供一种处理非常薄的含氧氮化硅介质层的半导体器件并减少器件中的栅漏电流的一种简单且好控制的方法。
上述目的可以通过根据本发明的方法和器件来完成。
根据本发明的用于处理包含氧化硅控制电极介质层和控制电极的半导体器件的方法包括在控制电极介质层顶部形成控制电极之前将氧化硅控制电极介质层提供在半导体基片上，并在提供控制电极介质层之后，通过在氧化硅控制电极介质层中结合氮原子，至少将其一部分转变成含氧氮化硅层。根据本发明，在其中引入氮原子之前所提供的氧化硅控制电极介质层具有的硅氧比大于1/2。
在本发明的方法中，提供氧化硅介质层包括提供一个位于靠近半导体基片和氧化硅控制电极介质层之间的界面的第一或更低的区，并使硅对氧的原子比基本上等于1/2，并提供一个位于靠近氧化硅控制电极介质层的表面(将为介质层和控制电极之间的界面)的第二或更高的区，并使硅对氧的原子比基本上大于1/2。氮原子被更有选择地结合到介质层的第二区中。当从第二或更高层到第一或更低层时，可以将氧化硅介质层中的硅对氧的原子比从大于1/2的值逐渐或逐步降低至等于1/2的值。
在另一个实施例中，提供氧化硅控制电极介质层可包括提供硅对氧的原子基本等于1/2的氧化硅控制电极介质层，然后将附加的硅原子结合到形成的氧化硅控制电极介质层(例如：通过注入)。该实施例非常适合于与热氧化硅一起使用，这是非常吸引人的，因为对于与硅的界面及缺陷密度方面，它提供最高的质量。它也非常容易形成。可以通过离子注入法或等离子注入法将硅原子结合到氧化硅层。
在另一个实施例中，可以通过硅基片的热氧化作用提供在其上形成氧化硅介质层的氧化硅控制电极介质层。
可以通过诸如化学蒸气沉积法(CVD)之类的沉积技术提供氧化硅介质层，它也许是首选的，因为它更适合于MOS集成电路的大规模生产。其它合适的沉积技术可以是溅射、等离子增强型CVD(PECVD)或原子层沉积(ALD)。这样就非常容易对介质层中的硅对氧原子比引入一个逐渐或逐步的变化。
可以通过氮等离子体将氮原子结合到氧化硅控制电极介质层中。然而，在包含象N2或NO这样的氮的气体化合物的环境中，退火步骤也是可能的。
在第二方面，本发明还提供一种包含在半导体基片和控制电极之间提供的控制电极介质层的器件。该控制电极介质层至少部分为含氧氮化硅层。控制电极介质层包括靠近半导体基片和氧化硅控制电极介质层之间的界面的第一区，其硅对氧的原子比基本上等于1/2，和位于靠近氧化硅控制电极介质层的表面的第二区，其硅对氧的原子比大于1/2。可以通过本发明揭示的方法将该控制电极介质层至少部分转变成含氧氮化硅层。
在本发明的一个实施例中，半导体基片可以是硅基片。
半导体器件可以是在半导体基片的表面上具有第一主电极区(例如：源区)和第二主电极区(例如：漏区)的晶体管器件(例如：场效应晶体管)。控制电极(例如栅区)设置在第一和第二主电极区之间并通过控制电极介质与半导体表面的表面分开。在形成控制电极之前，氧化硅的控制电极介质层是在半导体基片的表面上形成的，其中通过将氮原子结合到氧化硅的介质层中使至少部分介质层转变成含氧氮化硅。控制电极介质是根据本发明制造的。这一方法非常适合于制造MOSFET(＝金属氧化物半导体场效应晶体管)器件。
本发明的方法的优点是可以形成非常薄的介质层，从而可以减少或抑制栅漏。
根据本发明的半导体器件提供了好控制及非常薄的介质层(例如：小于1.5nm)的优点，后者是亚10nmCMOS技术及介质区和半导体基片(例如：硅半导体基片)之间的高质量界面所需的。
从以下结合附图用例子说明本发明的原则的详细描述中使本发明的这些和其它属性、特征和优点变得非常明显。给出此说明仅仅是为了示例，而不是对本发明的范围的限制。以下引用的参考标号指所附的图。
(4)附图说明
图1—8示出通过根据本发明的方法制造器件的各阶段中半导体器件的剖视图。
不同附图，同一参考标号指同一或类似的元件。
(5)具体实施方式
本发明将参照特定的实施例及某些附图进行描述，但本发明并不局限于此，而只由权利要求书限定。所述附图仅仅是示意性的并非限定性的。在附图中，为了示例的目的，某些元件的大小被夸大而并不是按比例画的。特别是为了更清楚，在厚度方向上的尺寸被夸大了。
另外，在说明书和权利要求书中的第一、第二、第三等等之类的词是用于区分类似的元件而并不一定要按连续的或时间的次序描述。应理解在适合的环境下可以互换如此使用的词且可以以与这里所述或描绘的不相同的顺序操作这里所述的本发明的实施例。
另外，说明书和权利要求书中顶部、底部、上、下等等这些词是为了描述的目的，而不一定是为了描述相关位置。应理解在适合的环境下可以互换如此使用的词且可以以与这里所述的不同的取向操作本发明的实施例。
应注意在权利要求书中使用的“包括”一词不应被解释成限制于其下所列的装置/方法；它不排除其它元件或步骤。因此，“装置包括部件A和B”这一表达不应限于装置仅由部件A和B组成。它指的是对于本发明，该装置的仅有的相关部件是A和B。
通过根据图1—8所示的本发明的方法制造装置，其中每幅图示出在制造过程的各阶段中半导体器件的剖视图。可以将根据本发明的方法用于许多制造包含绝缘控制电极(例如：栅)和至少两个主电极(例如：源极和漏极)的半导体器件的方法。
在以下的说明中，对用于制造将栅作为控制电极，将源极和漏极作为第一和第二主电极的器件20的方法进行描述。采用此范例仅仅是为了便于说明而不旨在限定本发明。
在本发明的第一个实施例中，描述了根据本发明的方法制造PMOST器件20的方法。器件20可包括第一传导型的半导体基片1(在本发明的实施例中由硅制成，但也可由其它其它合适的半导体材料代替)。根据此实施例制造器件20的起点是第一传导型的基片1(例如：在其中形成了例如n型槽2的第二传导型的槽2的p型硅基片1)(图1)。在半导体基片1中，形成了例如二氧化硅的绝缘区或沟槽3。接着在硅基片1的表面形成诸如二氧化硅的栅电极4之类的控制电极介质。栅介质4可具有例如1nm的厚度。在此实施例中，栅介质4通过CVD法(化学蒸气沉积法)在例如700℃的温度下沉积在硅基片1的顶部。然而，也可以使用其它合适的沉积技术。特别适合用于栅介质4的沉积的替代技术是溅射或PEVCD(等离子增强CVD)或ALD(原子层沉积)。后一技术最适合于非常薄的栅介质层4的沉积。
在靠近半导体基片1和介质层4之间的界面的该栅介质4的第一或更低区中，对成分和生长条件进行选择以使得沉积的材料具有基本上等于二氧化硅的成分，即，原子比Si/O基本上等于1/2。在栅介质4的第二或更高区中(它离栅介质4和介质4下面的半导体基片1之间的界面更远，因此离介质层4的自由面更近)，该成分逐渐或逐步向原子比大于1/2的材料(例如：成分与Si2O3一致的材料，因此该材料的硅对氧的原子比为2/3(＝1/1，5))改变。这样，就充分利用了象热二氧化硅这样的化学计算的二氧化硅和例如硅的半导体主体的高界面质量。氮原子被更有选择地结合至离半导体基片1和介质层4之间的界面更远的介质层4的上部。这样，在根据本发明的方法中，可以不必增加栅介质4的厚度(在其它方法中有可能发生)来将氮原子结合到栅介质4中。
这一点在栅介质4小于或等于5nm厚时非常有利。对于例如未来的亚100nm器件技术，电学上比1.5nm薄的栅介质4将是理想的甚至是必要的。最好选择生长条件使生长率非常小，这样栅介质4的总生长时间至少要数秒，这样就能在栅介质4的生长/沉积期间改变成分了。
在此实施例的一个有益修改中，硅对氧的原子比逐渐或逐步从大于1/2减少至1/2，从介质层4的上部区到与半导体基片1的界面。
在沉积后，通过将氮原子N结合到栅介质4中使介质4转变成含氧氮化硅材料(图2)。在此实施例中，可以通过将半导体基片1暴露于氮等离子体来完成。如以上所解释的，此转变使得更有效地将氮结合到二氧化硅层4。
本发明的方法基于以下条件。在热二氧化硅(实质上是化学计算的二氧化硅)中氮原子的引入，在部分氧离子被氮原子代替时释放氧原子。在根据本发明的方法中，可以使用自由硅键，这样就减少了用氮原子替代氧原子以形成硅一氧键的必要。因此，根据本发明的方法，相对于已有技术可以更有效地将氮原子结合到二氧化硅中去。因此，这使得可以使用比已有技术的方法中的更薄的介质层。
另外，当由氮原子替代氧原子时释放的氧原子可能会扩散到硅和介质层4之间的界面，在那里它们能与部分结合到介质层4中的硅反应，从而增加其厚度。在已有技术的方法添加象O2这样的氧化剂进一步增加了该问题。根据本发明的方法较小受此问题的影响，因为在结合氮原子时会释放较少的氧。一旦这发生，氧原子将在它们的直接环境中遇到游离的硅原子。因此，它们不会扩散到硅半导体基片1和介质层4之间的界面，在此它们会被其硅消耗而导致介质层4的厚度增加。
在下一步骤中，例如通过VCD方法以通常的方式将多晶硅层5沉积到栅介质4上。多晶硅层5可以有例如10nm的厚度。可以在之后将形成栅7的结构顶部上的区域沉积掩模6。该掩模6可包括例如保护层并可通过标准光刻法形成。此步骤在图3中示出。
在掩模6外的层4和5由任何合适的移除技术(例如：通过蚀刻法)移除。这样就可形成包括栅7和栅介质4的栅栈(图4)。栅栈的厚度(在本实施例为101nm(栅7+介质4))是对应于用于10nm器件的标准CMOS过程中的高度。将栅栈作为掩模时可进行浅的P型注入以形成要形成的器件20的源区和漏区10、11的LDD(掺入少量杂质的漏极)延伸8、9。
接着在LDD延伸8、9上方的栅栈的两侧形成绝缘隔离物，例如：通过在当时形成的结构上沉积一层统一的适合的介质材料(例如：二氧化硅)，然后进行各向异性蚀刻该沉积层使其在器件的平面区中去除，得到图5所示的绝缘隔离物12。该沉积的介质材料的厚度可以在例如90和100nm之间，且形成的隔离物12的宽度可以大至相同，但本发明不局限于此范例。
接着，为了完成源极和漏极10、11的形成，进行更深的P+型注入。然后在例如1000℃以上的温度对半导体基片1进行退火，以启动源极和漏极10、11的注入。
在另一实施例中，可以在源极和漏极10、11形成及退火之前方便地制作源极和漏极延伸8、9，因为它们可以在比退火深部所需的更低的温度下退火。然后必须在制作延伸8、9之前去除绝缘隔离物12，并在形成延伸8、9之后形成新的绝缘隔离物。
在图6中所示的下一步骤中，在结构上形成金属层13。金属层13可包括金属层栈，例如：它可包括在其顶部有10nm厚钛层的8nm厚钴层。其它金属层的组合也可以用于这里。钛层的功能可以是在硅化(见后)后避免短路并起到对氧的阻挡层的作用。
接着，为了在栅7和源极和漏极10、11上形成区硅化14(即，硅和金属的合金)，对器件20进行热处理(图7)。可以通过例如采用两次加热步骤形成硅化区14。在第一次加热步骤中，温度可以在400-600℃之间(例如：540℃)，钴层变成CoSi。接着，可以通过例如蚀刻去除未反应的钛和未反应的钴。在第二次加热步骤中，温度可以在600-900℃之间(例如：850℃)。在这一步骤中，在区14形成的CoSi变成CoSi2。一方面，现在区14具有合适的厚度，另一方面，栅7成为完全硅化区。因此，避免了栅7中的耗尽层效应。
最后，可以通过沉积前金属(pre—metal)介质15(例如：二氧化硅)，然后形成此前金属介质15的图形进一步完成p—MOSFET器件的制造。接点金属层(例如铝)的沉积，接着形成图形，导致接触区16的形成(见图8)。
在另一实施例中，描述了第一实施例的修改。通过半导体基片1的热硅氧化物形成栅介质层4(见图2)。在图2中所示的硅化前，通过例如离子注入，硅原子结合到介质层4的表面区中。为了限制栅介质4中硅原子的渗透，这可以通过掩模(图2中未示出)用注入完成。
根据本发明的方法的优点在于将氮结合到二氧化硅层中非常有效。这使得含氧氮化硅更象氮化硅。因此，其更高的K值导致电子学上更薄的介质的漏电流减少并降低了杂质渗透的危险。另外，可以进一步限制硅化期间层的厚度增加的危险。
应理解，虽然这里讨论了根据本发明的器件的较佳实施例，特征结构和配置以及材料，在不偏离本发明的精神的范围的条件下可以对形式和细节进行各种修改或变更。

Claims (10)

1.一种用于处理包括控制电极介质层(4)和控制电极(7)的半导体器件的方法，其特征在于，该方法包括：
在控制电极介质层顶部形成所述控制电极(7)之前在半导体基片(1)上提供所述控制电极介质层(4)，该控制电极介质层(4)是至少部分提供为具有大于0.5的硅对氧原子比的氧化硅，
提供所述氧化硅控制电极介质层(4)之后，通过将氮原子结合到所述控制电极介质层(4)至少将部分氧化硅控制电极介质层转变成含氧氮化硅层，
其中提供所述控制电极介质层(4)包括：
提供靠近半导体基片(1)和氧化硅控制电极介质层(4)之间的界面的氧化硅控制电极介质层(4)的第一区，其硅对氧的原子比等于1/2，并提供位于靠近氧化硅控制电极介质层的表面的氧化硅控制电极介质层(4)的第二区，其硅对氧的原子比大于1/2。
2.如权利要求1所述的方法，其特征在于，执行提供所述控制电极介质层(4)使得在控制电极介质层(4)中的硅对氧原子比从第二区降到第一区，从大于1/2降到等于1/2。
3.如权利要求1或2所述的方法，其特征在于，所述提供控制电极介质层(4)包括：
提供硅对氧原子比等于1/2的控制电极介质层(4)，和
通过注入将添加的硅原子结合到控制电极介质层(4)中。
4.如权利要求3所述的方法，其特征在于，所述基片由硅制成，所述提供氧化硅控制电极介质层(4)包括对基片进行热氧化。
5.如权利要求3所述的方法，其特征在于，所述提供氧化硅控制电极介质层(4)包括执行沉积技术。
6.如权利要求5所述的方法，其特征在于，所述提供氧化硅控制电极介质层(4)包括进行化学蒸气沉积。
7.如权利要求3所述的方法，其特征在于，所述将氮原子结合到控制电极介质层(4)是通过氮等离子体进行的。
8.一种半导体器件，包括：设置在半导体基片(1)上的控制电极(7)和控制电极介质层(4)，其中控制电极介质层(4)至少部分为含氧氮化硅介质层，其特征在于，所述控制电极介质层(4)包括：
靠近半导体基片(1)和控制电极介质层(4)之间的界面的第一区，其硅对氧的原子比等于1/2，和
靠近氧化硅控制电极介质层(4)的表面的第二区，其硅对氧的原子比大于1/2。
9.如权利要求8所述的半导体器件，其特征在于，所述半导体基片(1)为硅。
10.如权利要求8或9所述的半导体器件，其特征在于，所述半导体器件是晶体管器件。
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EP03447258A EP1524685B1 (en) 2003-10-17 2003-10-17 Method for processing a semiconductor device comprising an silicon-oxy-nitride dielectric layer

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI587405B (zh) * 2010-08-16 2017-06-11 半導體能源研究所股份有限公司 半導體裝置之製造方法
CN105448888B (zh) * 2014-08-21 2019-02-26 中芯国际集成电路制造(上海)有限公司 层间介质层、层间介质层的制作方法和半导体器件
US10553479B2 (en) 2017-02-16 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact pad and fabrication method therefore
FR3077163B1 (fr) * 2018-01-22 2021-08-27 Soitec Silicon On Insulator Procedes de conception et de fabrication d'un dispositif comprenant un reseau d'elements micro-usines, dispositif obtenu a l'issu de tels procedes

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750693B2 (ja) * 1985-12-02 1995-05-31 日本テキサス・インスツルメンツ株式会社 酸化シリコン膜の製造方法
US4998146A (en) * 1989-05-24 1991-03-05 Xerox Corporation High voltage thin film transistor
JP2740722B2 (ja) * 1992-06-29 1998-04-15 松下電器産業株式会社 半導体装置及びその製造方法
EP0847079A3 (en) * 1996-12-05 1999-11-03 Texas Instruments Incorporated Method of manufacturing an MIS electrode
JP3277193B2 (ja) * 1997-03-13 2002-04-22 三菱電機株式会社 半導体装置及び半導体装置の製造方法
US5736454A (en) * 1997-03-20 1998-04-07 National Science Council Method for making a silicon dioxide layer on a silicon substrate by pure water anodization followed by rapid thermal densification
JPH1197533A (ja) * 1997-09-22 1999-04-09 Hitachi Ltd 半導体集積回路及びその製造方法
JP2000164870A (ja) * 1998-09-24 2000-06-16 Toshiba Corp 半導体装置及びその製造方法
JP2002064097A (ja) * 1999-06-30 2002-02-28 Toshiba Corp 半導体装置の製造方法
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001291865A (ja) * 2000-04-10 2001-10-19 Sharp Corp 絶縁ゲート型トランジスタ及びその製造方法
JP2003234347A (ja) * 2002-02-06 2003-08-22 Sony Corp ＳｉＯＮ膜の形成方法及びＳｉＯＮ膜形成装置
JP2003318176A (ja) * 2002-04-19 2003-11-07 Sony Corp シリコン酸化窒化膜の形成方法ならびに半導体装置およびその製造方法

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