JPH1197533A - 半導体集積回路及びその製造方法 - Google Patents

半導体集積回路及びその製造方法

Info

Publication number
JPH1197533A
JPH1197533A JP9256424A JP25642497A JPH1197533A JP H1197533 A JPH1197533 A JP H1197533A JP 9256424 A JP9256424 A JP 9256424A JP 25642497 A JP25642497 A JP 25642497A JP H1197533 A JPH1197533 A JP H1197533A
Authority
JP
Japan
Prior art keywords
silicon oxide
film
oxide film
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9256424A
Other languages
English (en)
Inventor
Yasuhiro Mochizuki
康弘 望月
Nobusuke Okada
亘右 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9256424A priority Critical patent/JPH1197533A/ja
Publication of JPH1197533A publication Critical patent/JPH1197533A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】ＶＬＳＩの多層配線用層間絶縁膜において、配
線パターンの配線間の溝部の容量を低減するため低誘電
率でかつ高信頼性，高生産性の膜で充填し、半導体素子
の動作速度の高速化を可能とする。 【解決手段】層間絶縁膜を（１）緻密性高品位のシリコ
ン酸化膜（ＳｉＯ2 ）４１、（２）多孔質のシリコン酸
化膜（ＳｉＯｘ；ｘ＜２）４２、（３）緻密性高品位の
シリコン酸化膜（ＳｉＯ2 ）４３の３層膜の構造とす
る。高密度プラズマＣＶＤ法のプロセス条件を変更する
のみで連続成膜が可能であり、ＣＭＰ（超精密化学的機
械的研磨）を適用して平坦化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路及び
その製造方法に係り、特に配線間の寄生容量を小さくし
半導体集積回路の高速化に好適な多層配線用層間絶縁膜
に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴う微細化
により、配線間隔が小さくなり、配線間の寄生容量（配
線容量）が大きくなる。このため、素子特性に及ぼす影
響、特に遅延時間が極めて大きくなってしまう。従っ
て、配線容量を低減するために、誘電率（ε）の低い絶
縁膜の開発が進められている。従来広く用いられている
シリコン酸化膜(ＳｉＯ2 ；ε＝４.１〜３.７)に代わっ
て新しい材料やその形成方法が種々提案されている。例
えば、フッ素を添加したシリコン酸化膜（ＳｉＯＦ；ε
＝３.７〜３.２），メチル基や水素結合を有する有機Ｓ
ＯＧ（ε＝３.５ 〜３.０），フッ素添加ポリイミド
（ε＝〜２.７），テフロン(ε＝２.１〜１.９)等の有
機材料、更には、膜の内部に気泡を形成する技術、空気
絶縁(ε＝１.０）等が提案されている。
【０００３】これらに関係するものには、例えば、特開
平7−193125号公報，特開平7−321206号公報，特開平7
−335747号公報，特開平8−55913号公報，特開平8−838
39号公報，特開平8−97379号公報，特表平8−511653号
公報等が挙げられる。また「第３回国際ＵＬＳＩ多層配
線用誘電体会議」（3rd InternationalDielectrics for
ULSI Multilevel Interconection Conference ：１９
９７年２月）においては上記の種々の方式が論じられて
おり、日経マイクロデバイス1997年２月号ｐ.１５６に
その要約が掲載されている。
【０００４】更に、層間絶縁膜の構造を機能的に区分し
て複数の層を積み重ねる方式が提案されている。これに
関係するものには、例えば、上記の他に、特開平7−288
251号公報，特開平8−111395号公報，特許公報第253874
0号等が挙げられる。また、電子材料１９９６年１１月
号別冊ｐ.２８〜３５において解説されている。
【０００５】
【発明が解決しようとする課題】半導体集積回路の多層
配線用層間絶縁膜として、産業的に有効な技術とするた
めには、次の課題が全て合格することが必要である。
【０００６】（１）層間絶縁膜本来の目的である上部配
線層と下部配線層間の絶縁（リーク電流の低減）の確保
が基本であり、更に誘電率，膜応力等の機能的性質等が
ある。 （２）アスペクト比の高い配線間を埋込んで下地の金属
配線に対する不純物や水分の侵入を防止して腐食を防ぎ
信頼性を確保し、基板や配線材料との熱膨張係数の差異
による変形を防止し、配線材料と長期にわたって反応せ
ずかつ密着性が良いこと等の構造的整合性がある。
【０００７】（３）表面の平坦化研磨やスルーホールの
加工性が良好なこと、耐熱性や耐薬品性等の以降の工程
とのプロセスマッチングがある。
【０００８】（４）工程数，工程コスト，ターンアラウ
ンドタイム等及びプロセス均一性・再現性，歩留まりや
プロセス異物の対策等、製造工程の環境適応性等の生産
性がある。
【０００９】本発明の目的は、上記の課題が全て達成さ
れた多層配線用層間絶縁膜及びその製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記目的は、層間絶縁膜
を、（１）下部配線は高品位緻密性シリコン酸化膜（Ｓ
ｉＯ2 ）で保護し、（２）配線パターンの配線間の溝部
は多孔質のシリコン酸化膜を主体とする膜（ＳｉＯｘ：
Ｘ＜２）を充填し、（３）上層配線との間の分離膜は高
品位緻密性シリコン酸化膜（ＳｉＯ2 ）、の３層構造と
することにより、達成される。従来広く用いられている
シリコン酸化膜（ＳｉＯ2 ）を主体とすることにより、
製造装置，製造プロセスの大部分を継承でき、デバイス
の特性及びその信頼性を確保できるからである。
【００１１】
【発明の実施の形態】実施例１ 以下、本発明の実施例を図面を用いて詳細に説明する。
【００１２】図１は本発明による多層配線層間絶縁膜の
基本構成の断面模式図を示す。能動層の形成されたシリ
コンウエハ１０上にシリコン酸化膜（ＳｉＯ2 ）２０，
アルミニウム（Ａｌ）を主体とする下層配線層３０が形
成された状態が被膜形成基板である。下層配線層３０
は、配線ピッチ０.８μｍ，配線幅０.４μｍ，配線膜厚
０.９μｍであり、アスペクト比は２.２５である。
【００１３】層間絶縁膜４０は、以下の工程で３層膜を
順次堆積させた。まず、第１層を高密度プラズマＣＶＤ
法により、高品位の緻密性シリコン酸化膜４１を厚み７
０ｎｍ堆積させた。下地配線層３０に対する不純物や水
分の侵入を防止するためである。プラズマの状態やプロ
セス条件は後述する。次に、第２層を同一反応装置内で
プラズマ状態及びガス供給，反応圧力等の条件を制御し
た高密度プラズマＣＶＤ法により、配線間の溝部を多孔
質でかつ酸素欠乏のシリコン酸化膜（SiOx：Ｘ＜２）４
２を充填した。更に、第３層を第１層と同様に高品位で
緻密性のシリコン酸化膜４３を厚み７００ｎｍ堆積させ
た。
【００１４】その後、シリコン酸化膜４３の表面層を超
精密化学的機械的研磨（ＣＭＰ：Chemical Mechanical
Polishing ）により、平坦化５０させた。
【００１５】プラズマＣＶＤ法による高品位の緻密性の
シリコン酸化膜４１及び４３、多孔質でかつ酸素欠乏の
シリコン酸化膜（ＳｉＯｘ：Ｘ＜２）４２の製造方法を
詳述する。
【００１６】図２は有磁場マイクロ波プラズマＣＶＤ装
置１００の断面模式図を示す。この種の構成はＥＣＲ
（Electron Cyclotron Resonance）−ＣＶＤとも呼ばれ
ている。装置は反応容器１２０の内部や周囲には、シリ
コンウエハ１１０をセットするためのヘリウムガス冷却
付きの静電チャック方式の基板支持台１２１と、それに
高周波電圧を印加するための高周波電源１２２，シリコ
ンウエハ１１０を出し入れするための搬送ロボット１３
１付きウエハロード・アード室１３０，圧力調整のため
のゲートバルブ１２３と真空排気用ターボ分子ポンプ１
２４，マイクロ波導波管１２５とマイクロ波導入用石英
製窓１２６，ＥＣＲ形成用磁界コイル127、及び反応ガ
ス供給制御系１４０が備え付けられている。
【００１７】まず、シリコンウエハ１１０をウエハロー
ド・アンロード室１３０を通して基板支持台１２１にセ
ットする。次に反応容器１２０内をゲートバルブ１２３
を開放にして真空排気用ターボ分子ポンプ１２４により
真空排気する。到達圧力は０.１ｍＰａ 以下である。
【００１８】高品位緻密性シリコン酸化膜（ＳｉＯ2 ）
の形成プロセス条件は、以下の通りである。
【００１９】 反応ガス供給量 モノシランガス（ＳｉＨ4） …８０ml／min 酸素ガス（Ｏ2） …１２０ml／min 反応圧力 …０.２Ｐａ シリコンウエハの温度 …制御せず （反応中はプラズマ照射により、 １５０〜２５０℃に加熱されて いる） 反応容器内の最大磁場強度 …１１００Gauss マイクロ波(２.４５ＧＨｚ)照射強度 …１.５ｋＷ 反応時間１２ｓで７０ｎｍの緻密性シリコン酸化膜が形
成できる。ここで重要なプロセスパラメータは、反応ガ
スの供給量の比と反応圧力の高精度の制御であり、後述
する。
【００２０】堆積膜の品位及び室温のおける特性は、以
下の通りである。
【００２１】 成膜速度 …３５０ｎｍ／min 絶縁破壊強度 …≧４.５ＭＶ／cm 抵抗率 …２×１０15Ω−cm 誘電率（１ＭＨｚ） …４.１±０.１ 異物密度（≧０.３μｍ） …≦０.０２ケ／cm2 プラズマダメージ …なし(アンテナ比１００００のMOSデ バイスのＶ−Ｉ特性のシフトより） 緩衝フッ酸によるエッチング速度 …０.８ｎｍ／ｓ （ＨＦ：ＮＨ4Ｆ＝１：１０） 昇温脱離ガス分析（含有水分量） …熱酸化膜（ドライ酸素）と同等 屈折率 …１.４５２〜１.４６５ 赤外吸収スペクトルのピーク波数 （Ｓｉ−Ｏ結合） …１０７８〜１０８０／cm （Ｓｉ−Ｈ結合） …検出限界以下(＜１×１０11／cm3) 上記のように、絶縁破壊強度，抵抗率の測定値およびプ
ラズマダメージ評価の結果は層間絶縁膜の基本的性質を
充分満足している。また、エッチング速度，屈折率，赤
外吸収スペクトル（Ｓｉ−Ｏ結合）からは、緻密性膜が
検証されている。昇温脱離ガス分析や赤外吸収スペクト
ル（Ｓｉ−Ｈ結合）の分析値から含有水分量は、従来の
高信頼性膜として半導体素子に用いられているシリコン
の熱酸化による酸化膜と同等であり、これらを総合する
と、高品位膜と評価できる。
【００２２】また、この緻密性シリコン酸化膜は層間絶
縁膜の第３層として使用した場合、アンモニア（ＮＨ4
ＯＨ ）またはアミンノ加工液ベースのヒュームドシリ
カと高純度セリアによるＣＭＰにより、膜の剥離やスク
ラッチ等の欠陥の発生がなく平坦化できた。
【００２３】多孔質でかつ酸素欠乏のシリコン酸化膜
（ＳｉＯｘ：Ｘ＜２）の形成プロセスは、上記の高品位
緻密性シリコン酸化膜（ＳｉＯ2 ）の形成プロセスとの
相違点は以下の通りである。
【００２４】 反応ガス供給量 モノシランガス（ＳｉＨ4） …１８０ml／min 酸素ガス（Ｏ2） …６０〜１８０ml／min 反応圧力 …０.４〜３０Ｐａ シリコンウエハの温度 …(基板支持台をＨｅガスで冷却) 反応容器内の最大磁場強度 …１１００Gauss マイクロ波（２.４５ＧＨｚ）照射強度 …１.５ｋＷ 基板高周波バイアス(３００ｋＨｚ)印加…７００Ｗ 反応容器１２０内の圧力の制御は、ゲートバルブ１２３
の調節による。基板支持台１２１への高周波１２２の印
加は、堆積膜のスパッタエッチングを併用することによ
り、配線パターンの微細溝部への膜の堆積充填（埋込
み）を良くするためである。このため、膜の堆積速度は
基板高周波バイアス印加のない場合の約６５％に低下す
るが、反応時間６０ｓで５００〜７５０ｎｍのシリコン
酸化膜（ＳｉＯｘ：Ｘ＜２）が形成できる。
【００２５】ここで重要なプロセスパラメータは、反応
ガスの供給量の比及び反応圧力の高精度の制御である。
【００２６】図３はＳｉＯｘ膜堆積時の反応圧力と堆積
膜の誘電率（ε）の関係を示す。ここで示す誘電率
（ε）は、シリコン基板表面の平面部に堆積した膜（Ｔ
ＥＧ：Test Element Group）の値であり、配線溝部に形
成された膜ではない。これは、評価のしやすさと測定精
度の確保のためである。前述の高品位緻密性シリコン酸
化膜（ＳｉＯ2 ）の値も合わせて示す。反応圧力が高い
条件で堆積した膜程、誘電率(ε)が低いことが判る。即
ち、反応圧力を調節することで、堆積膜の誘電率を制御
できる。堆積膜の誘電率は、酸素ガス(Ｏ2）とモノシラ
ンガス(ＳｉＨ4）の供給量の比（γ＝〔Ｏ2〕／〔Ｓｉ
Ｈ4〕）が本実験範囲の１以下では、ほとんど依存して
いない。
【００２７】また、基板高周波（３００ｋＨｚ）電源の
パルス変調器により、デューティ８０〜５０％にするこ
と、及び基板支持台１２１をヘリウムガスで冷却するこ
とにより、再現性のよい膜組成・構造ができる。
【００２８】シリコン酸化膜に混入した不純物はシリカ
ガラスの網目を構成したり、イオン半径が大きいものは
網目を修飾して、誘電率を大きくする。誘電率の低下の
原因は多孔質（ポーラス）膜になっていると推定され
る。
【００２９】図４はＳｉＯｘ膜堆積時の反応圧力と堆積
膜のエッチング速度の関係を示す。上記と同様シリコン
基板表面の平面部に堆積した膜を緩衝フッ酸（ＨＦ：NH
4F＝１：１０)(２５℃）を用いてエッチングした。反応
圧力が高い条件で堆積した膜のエッチング速度が著しく
大きいことが判る。これは、反応圧力が高い程、堆積し
た膜の緻密性が低く、上記の多孔質を裏付けている。エ
ッチング速度のばらつきが大きいが、これは、多孔質の
構造やモノシランガス（ＳｉＨ4 ）と酸素ガス（Ｏ2 ）
の供給量の比の依存性による堆積膜の組成（ＳｉＯｘの
ｘ）等によるものであると推定される。
【００３０】また、反応圧力３０Ｐａで形成した膜（ε
＝２.８ ）の堆積面積と膜厚と重さから求めた密度
（ρ）は、約１.８であり、熱酸化膜等に緻密性膜の密
度約２.２の８２％である。これは、換言すれば、空孔
率１８％の多孔質膜といえる。
【００３１】図５はシリコン及び酸化シリコンの空孔率
と誘電率（ε）の計算値を示す。シリコン（ε＝１１.
０）または酸化シリコン（ε＝４.０）中に空孔(ε＝
１.０）が分散しているものとしたものである。上記の
ＳｉＯｘ膜の実測値も合わせてプロットしてある。
【００３２】以上の結果より、数Ｐａ以上の反応圧力の
条件で堆積させることによりできた低誘電率膜は、酸素
欠乏で空孔率１８％までの多孔質のシリコン酸化膜（Si
Ox）と考えられる。
【００３３】更に、本プロセスでは、酸素欠乏のシリコ
ン酸化膜（ＳｉＯｘ：Ｘ＜２）即ちシリコンリッチの膜
は厚い膜の形成が必要となるが、化学量論比のシリコン
酸化膜（ＳｉＯ2 ）に比べて、反応容器の内壁に付着し
たものが剥離脱落し難く、かつ、チャンバーエッチング
においては、エッチングしやすいため、異物の低減にも
効果的である。
【００３４】一方、モノシランガス（ＳｉＨ4）と酸素
ガス（Ｏ2）の供給量の比は、微細溝の充填性に影響を
与える。酸素ガス（Ｏ2 ）の供給量の比が小さい程、即
ち、シリコンリッチな膜である程、微細溝のステップカ
バレッジが良好となり、溝内部の空孔を防止できる。ガ
ス供給量比γ＝〔Ｏ2〕／〔ＳｉＨ4 〕≦０.７が望まし
く、配線パターンのアスペクト比が大きいほど、ガス供
給量比γは小さくしたほうが望ましいことが判った。
【００３５】さらに、モノシランガス（ＳｉＨ4）と酸
素ガス（Ｏ2）の供給量の比は、生成した膜の吸湿性に
も影響を与える。一般に多孔質膜は吸湿性が大きいが、
しかし、酸素ガス(Ｏ2）の供給量の比が小さい程、即
ち、シリコンリッチな膜である程、生成した膜は疎水性
となり、耐湿性が良好となる。ガス供給量比γ＝
〔Ｏ2 〕／〔ＳｉＨ4〕≦０.７の条件で堆積させたＳｉ
Ｏｘ膜の昇温脱離ガス分析の結果は、通常の熱酸化法
（ドライ酸素）により形成シリコン酸化膜ＳｉＯ2 と同
等であることが判った。
【００３６】実施例２ 上記の結果を基に、狭幅高アスペクト比の溝のステップ
カバレッジの改善を試みた。
【００３７】被膜形成基板として、下層配線層は、配線
膜厚０.９μｍ 、配線幅及び間隔（ライン＆スペース）
０.４＆０.４，０.３＆０.３，０.３＆０.２５μｍであ
り、アスペクト比は２.２５〜３.６のＴＥＧパターン用
いた。まず、基板上にシリコン膜を堆積させた。シリコ
ン膜の堆積条件は反応ガスとしてモノシラン６０ml／mi
n のみとし、他は高品位緻密性シリコン酸化膜（ＳｉＯ
2 ）の形成プロセス条件と同等である。１２ｓの反応時
間で３５ｎｍが堆積し、堆積速度は１７５ｎｍ／min と
なる。その後、同一チャンバ内で反応ガスを酸素に切り
替えて、堆積したシリコン膜をプラズマ酸化させた。シ
リコン膜は１０秒以内ですべて酸化された。
【００３８】この様にして形成したシリコン酸化膜も前
記の高品位緻密性シリコン酸化膜（ＳｉＯ2 ）と同様の
特性である。いずれのアスペクト比のパターンにおいて
も、配線上面部の膜厚（ａ）と配線側面部の膜厚（ｂ）
とほぼ等しく（〔ｂ／ａ〕≧０.９０）、配線パターン
へのステップカバレッジ（付き周り）は極めて良好であ
る。
【００３９】実施例３ 実施例１においては、（１）高品位緻密性シリコン酸化
膜（ＳｉＯ2）、(２）多孔質のシリコン酸化膜を主体と
する膜（ＳｉＯｘ：Ｘ＜２）、（３）高品位緻密性シリ
コン酸化膜（ＳｉＯ2 ）、の３層構造とした。同一チャ
ンバー内で３層構造を厳密に製作するためには、一層堆
積させた後、次の反応ガスを流入する前に、チャンバー
内を高真空に排気し反応ガスの混合を防止しなければな
らない。このため、膜形成に要する時間が長くなり、プ
ロセスのスループットが低下する。
【００４０】しかし、多層配線層間絶縁膜の用途に対し
ては厳密に３層に分離している必要はない。このため、
各層を堆積した後、真空排気せずに、次の工程の反応ガ
スを流入することにより、ほぼ連続的な膜質変化が得ら
れる。
【００４１】図６は反応ガス供給量と反応室内の圧力の
タイムシーケンスの模式図を示す。（ａ）は実施例１の
３層構造の場合、（ｂ）は本実施例の連続的膜質変化の
場合である。後者ではトータルの操作時間が短縮されて
いることが容易に判る。
【００４２】本発明の実施例では、プラズマＣＶＤ装置
として有磁場マイクロ波プラズマＣＶＤ装置を用いた
が、これに限定されるものではなく他の高密度プラズマ
CVD、例えば誘導結合プラズマ（ＩＣＰ：Inductively C
oupled Plasma），ヘリコン波プラズマ等の装置の使用
も可能である。
【００４３】
【発明の効果】本発明によれば、（１）半導体装置の層
間絶縁膜の誘電率の制御、特に低誘電率化が可能であ
り、（２）膜の高信頼性が確保され、（３）他のプロセ
スとのマッチングが容易であり、（４）生産性にも優れ
ているため、半導体装置、特に高集積半導体集積回路素
子の特性及び信頼性の改善・向上に大きな効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の部分断面の模
式図。
【図２】本発明の製造プロセスを実施するための装置の
模式図。
【図３】本発明の成膜条件と堆積膜の誘電率の関係の実
験結果を示すグラフ。
【図４】本発明の成膜条件と堆積膜の膜質の一例として
のエッチング速度の関係の実験結果を示すグラフ。
【図５】本発明の堆積膜の空孔率と誘電率の関係の実験
結果および計算値を示すグラフ。
【図６】本発明の製造プロセスのタイムシーケンスを示
す線図。
【符号の説明】
１０…シリコンウエハ、３０…下部配線パターン、４０
…層間絶縁膜、４１，４３…シリコン酸化膜（Ｓｉ
Ｏ2)、４２…シリコン酸化膜（ＳｉＯｘ：Ｘ＜２）、５
０…平坦化研磨、１００…プラズマＣＶＤ装置。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路の多層配線用層間絶縁膜に
    おいて、配線パターンの配線間の溝部にシリコン酸化膜
    を主成分とする多孔質層を介在させたことを特徴とする
    半導体集積回路。
  2. 【請求項２】半導体集積回路の多層配線用層間絶縁膜に
    おいて、下部配線パターンの配線の表面を覆う緻密性の
    シリコン酸化膜と、配線パターンの配線間の溝部を充填
    するシリコン酸化膜を主成分とする多孔質層と、多孔質
    層の上面を覆う緻密性シリコン酸化膜の少なくとも３層
    膜の構造を有することを特徴とする半導体集積回路。
  3. 【請求項３】半導体集積回路の多層配線用層間絶縁膜に
    おいて、下部配線パターンの配線の表面を覆う緻密性の
    シリコン酸化膜と、配線パターンの配線間の溝部を充填
    するシリコン酸化膜を主成分とする多孔質層と、多孔質
    層の上面を覆う緻密性シリコン酸化膜の３層膜を連続し
    て形成することを特徴とする半導体集積回路の製造方
    法。
  4. 【請求項４】請求項３において、３層膜はプラズマＣＶ
    Ｄ法の膜堆積条件を制御して形成することにより連続し
    て成膜することを特徴とする半導体集積回路の製造方
    法。
  5. 【請求項５】請求項３において、下部配線パターンの配
    線の表面を覆う緻密性のシリコン酸化膜は、プラズマＣ
    ＶＤによりシリコン膜を堆積し、それをプラズマ酸化に
    よりシリコン酸化膜に改質したことを特徴とする半導体
    集積回路の製造方法。
  6. 【請求項６】請求項１または２において、配線パターン
    の配線間の溝部を充填するシリコン酸化膜を主成分とす
    る多孔質層は、化学量論比よりも酸素量が少ない組成の
    SiOx（Ｘ＜２）としたことを特徴とする半導体集積回
    路。
  7. 【請求項７】半導体集積回路の多層配線用層間絶縁膜に
    おいて、下部配線パターンの配線の表面を覆う緻密性の
    シリコン酸化膜と、配線パターンの配線間の溝部を充填
    するシリコン酸化膜を主成分とする多孔質層と、多孔質
    層の上面を覆う緻密性シリコン酸化膜とを、各層の境界
    領域の組成及び構造を連続的に変化させたことを特徴と
    する半導体集積回路。
  8. 【請求項８】半導体集積回路の多層配線用層間絶縁膜に
    おいて、下部配線パターンの配線の表面を覆う緻密性の
    シリコン酸化膜と、配線パターンの配線間の溝部を充填
    するシリコン酸化膜を主成分とする多孔質層と、多孔質
    層の上面を覆う緻密性シリコン酸化膜とを、連続的に組
    成および構造を変化させて堆積させることを特徴とする
    半導体集積回路の製造方法。
JP9256424A 1997-09-22 1997-09-22 半導体集積回路及びその製造方法 Withdrawn JPH1197533A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9256424A JPH1197533A (ja) 1997-09-22 1997-09-22 半導体集積回路及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9256424A JPH1197533A (ja) 1997-09-22 1997-09-22 半導体集積回路及びその製造方法

Publications (1)

Publication Number Publication Date
JPH1197533A true JPH1197533A (ja) 1999-04-09

Family

ID=17292481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9256424A Withdrawn JPH1197533A (ja) 1997-09-22 1997-09-22 半導体集積回路及びその製造方法

Country Status (1)

Country Link
JP (1) JPH1197533A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000002241A1 (en) * 1998-07-07 2000-01-13 Alliedsignal Inc. Vapor deposition routes to nanoporous silica
EP1054444A1 (en) * 1999-05-19 2000-11-22 Applied Materials, Inc. Process for depositing a porous, low dielectric constant silicon oxide film
JP2001168193A (ja) * 1999-10-22 2001-06-22 Lsi Logic Corp バイア被毒を緩和しつつ金属ライン間にボイドフリー低ｋ誘電性材料を提供する集積回路構造のための低Ｋ誘電性複合材層
KR20010064084A (ko) * 1999-12-24 2001-07-09 박종섭 폴리머계 저유전율 층간절연막의 새로운 화학적·기계적평탄화 방법
WO2001086707A1 (fr) * 2000-05-08 2001-11-15 Denki Kagaku Kogyo Kabushiki Kaisha Film siox de faible permittivite relative, procede de production, dispositif semi-conducteur contenant ledit film
US6753270B1 (en) 2000-08-04 2004-06-22 Applied Materials Inc. Process for depositing a porous, low dielectric constant silicon oxide film
JP2005026656A (ja) * 2003-06-30 2005-01-27 Hynix Semiconductor Inc 半導体素子の製造方法
JP2005150704A (ja) * 2003-10-17 2005-06-09 Interuniv Micro Electronica Centrum Vzw シリコン酸窒化誘電体膜を備えた半導体装置を処理する方法
KR100545710B1 (ko) * 1999-05-25 2006-01-24 주식회사 하이닉스반도체 고밀도 플라즈마 산화막의 다단계 증착을 이용한 반도체 소자의층간절연막 형성방법
US7229910B2 (en) 2000-05-16 2007-06-12 Nec Electronics Corporation Method of producing a semiconductor device having a multi-layered insulation film
US8350246B2 (en) 2007-02-07 2013-01-08 United Microelectronics Corp. Structure of porous low-k layer and interconnect structure
TWI419230B (zh) * 2007-02-08 2013-12-11 United Microelectronics Corp 多孔低介電層的形成方法與結構及內連線製程與結構

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000002241A1 (en) * 1998-07-07 2000-01-13 Alliedsignal Inc. Vapor deposition routes to nanoporous silica
EP1054444A1 (en) * 1999-05-19 2000-11-22 Applied Materials, Inc. Process for depositing a porous, low dielectric constant silicon oxide film
KR100545710B1 (ko) * 1999-05-25 2006-01-24 주식회사 하이닉스반도체 고밀도 플라즈마 산화막의 다단계 증착을 이용한 반도체 소자의층간절연막 형성방법
JP2001168193A (ja) * 1999-10-22 2001-06-22 Lsi Logic Corp バイア被毒を緩和しつつ金属ライン間にボイドフリー低ｋ誘電性材料を提供する集積回路構造のための低Ｋ誘電性複合材層
KR20010064084A (ko) * 1999-12-24 2001-07-09 박종섭 폴리머계 저유전율 층간절연막의 새로운 화학적·기계적평탄화 방법
WO2001086707A1 (fr) * 2000-05-08 2001-11-15 Denki Kagaku Kogyo Kabushiki Kaisha Film siox de faible permittivite relative, procede de production, dispositif semi-conducteur contenant ledit film
US7164191B2 (en) 2000-05-08 2007-01-16 Denki Kagaku Kogyo Kabushiki Kaisha Low relative permittivity SiOx film including a porous material for use with a semiconductor device
JP2012054586A (ja) * 2000-05-08 2012-03-15 Denki Kagaku Kogyo Kk 低比誘電率ＳｉＯｘ膜の製造方法
JP5042427B2 (ja) * 2000-05-08 2012-10-03 電気化学工業株式会社 低比誘電率ＳｉＯｘ膜の製造方法
US7229910B2 (en) 2000-05-16 2007-06-12 Nec Electronics Corporation Method of producing a semiconductor device having a multi-layered insulation film
US7602048B2 (en) 2000-05-16 2009-10-13 Nec Electronics Corporation Semiconductor device and semiconductor wafer having a multi-layered insulation film
US7674721B2 (en) 2000-05-16 2010-03-09 Nec Electronics Corporation Semiconductor device, semiconductor wafer, and methods of producing same device and wafer
US7816280B2 (en) 2000-05-16 2010-10-19 Nec Electronics Corporation Semiconductor device, semiconductor wafer, and methods of producing the same device and wafer
US6753270B1 (en) 2000-08-04 2004-06-22 Applied Materials Inc. Process for depositing a porous, low dielectric constant silicon oxide film
JP2005026656A (ja) * 2003-06-30 2005-01-27 Hynix Semiconductor Inc 半導体素子の製造方法
JP2005150704A (ja) * 2003-10-17 2005-06-09 Interuniv Micro Electronica Centrum Vzw シリコン酸窒化誘電体膜を備えた半導体装置を処理する方法
US8350246B2 (en) 2007-02-07 2013-01-08 United Microelectronics Corp. Structure of porous low-k layer and interconnect structure
TWI419230B (zh) * 2007-02-08 2013-12-11 United Microelectronics Corp 多孔低介電層的形成方法與結構及內連線製程與結構

Similar Documents

Publication Publication Date Title
US6855484B2 (en) Method of depositing low dielectric constant silicon carbide layers
US6919270B2 (en) Method of manufacturing silicon carbide film
JP2001060584A (ja) 炭素含有層の付着強化と酸化最小限化のためのプラズマ処理
CN101647110B (zh) 半导体器件及其制造方法
US20110223765A1 (en) Silicon nitride passivation layer for covering high aspect ratio features
US6777171B2 (en) Fluorine-containing layers for damascene structures
WO2006055460A2 (en) Post-etch treatment to remove residues
KR20030007494A (ko) 실리콘 카바이드 접착 프로모터 층을 이용하여 저유전상수플루오르화 비결정 탄소에 대한 실리콘 질화물의 접착을강화하는 방법
KR20010075566A (ko) 반도체 장치 및 그 제조 방법
JPH1197533A (ja) 半導体集積回路及びその製造方法
US6537904B1 (en) Method for manufacturing a semiconductor device having a fluorine containing carbon inter-layer dielectric film
JP4743470B2 (ja) 半導体基板上にＣｕ層と接触する膜を形成するための方法
JP2000277515A (ja) 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
US6303519B1 (en) Method of making low K fluorinated silicon oxide
JPH10163192A (ja) 半導体装置およびその製造方法
JPH11219950A (ja) 半導体集積回路の製造方法並びにその製造装置
JP2004103752A (ja) 半導体集積回路の多層配線用層間絶縁膜及びその製造方法
JPH06333919A (ja) 半導体装置及びその製造方法
US20040005789A1 (en) Method for fabricating semiconductor device
US20040161946A1 (en) Method for fluorocarbon film depositing
JP2005050954A (ja) 半導体装置およびその製造方法
JP2000068261A (ja) 半導体装置の製造方法
JPH11186258A (ja) 半導体集積回路及びその製造方法並びにその製造装置
US6787445B1 (en) Method for fabricating semiconductor device
JP3104750B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040426

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050401

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070828

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20071011