JPH11186258A - 半導体集積回路及びその製造方法並びにその製造装置 - Google Patents

半導体集積回路及びその製造方法並びにその製造装置

Info

Publication number
JPH11186258A
JPH11186258A JP9347538A JP34753897A JPH11186258A JP H11186258 A JPH11186258 A JP H11186258A JP 9347538 A JP9347538 A JP 9347538A JP 34753897 A JP34753897 A JP 34753897A JP H11186258 A JPH11186258 A JP H11186258A
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
film
silicon
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9347538A
Other languages
English (en)
Inventor
Yasuhiro Mochizuki
康弘 望月
Nobusuke Okada
亘右 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9347538A priority Critical patent/JPH11186258A/ja
Publication of JPH11186258A publication Critical patent/JPH11186258A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】ＶＬＳＩの多層配線用層間絶縁膜において、配
線パターンの配線間の溝部の容量を低減するため低誘電
率でかつ高信頼性，高生産性の膜で充填し、半導体素子
の動作速度の高速化を可能とする。 【解決手段】層間絶縁膜を（１）緻密性高品位シリコン
酸化膜（ＳｉＯ2 ）４１、（２）多孔質シリコン酸化膜
４３、（３）緻密性高品位シリコン酸化膜（ＳｉＯ2 ）
４３の３層膜の構造とする。高密度プラズマＣＶＤおよ
びプラズマエッチングのプロセス条件を変更するのみで
連続成膜が可能であり、ＣＭＰ（超精密化学的機械的研
磨）を適用して平坦化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路及び
その製造方法に係り、特に配線間の寄生容量を小さくし
半導体集積回路の高速化に好適な多層配線用層間絶縁膜
の構成及び製造方法並びに製造装置に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴う微細化
により、配線間隔が小さくなり、配線間の寄生容量（配
線容量）が大きくなる。このため、素子特性に及ぼす影
響、特に遅延時間が極めて大きくなってしまう。従っ
て、配線容量を低減するために、誘電率（ε）の低い絶
縁膜の開発が進められている。従来広く用いられている
シリコン酸化膜(ＳｉＯ2；ε＝４.１〜３.７）に代わっ
て新しい材料やその形成方法が種々提案されている。例
えば、フッ素を添加したシリコン酸化膜（ＳｉＯＦ；ε
＝３.７〜３.２），メチル基や水素結合を有する有機Ｓ
ＯＧ（ε＝３.５〜３.０），フッ素添加ポリイミド（ε
＝〜２.７），テフロン(ε＝２.１〜１.９）等の有機材
料、更には、膜の内部に気泡を形成する技術，空気絶縁
（ε＝１．０)等が提案されている。
【０００３】これらに関係するものには、例えば、特開
平7−193125 号公報，特開平7− 321206号公報，特開
平7−335747号公報，特開平8−55913号公報，特開平8−
83839号公報，特開平8−97379号公報，特表平8−5116
53号等が挙げられる。また「第３回国際ＵＬＳＩ多層配
線用誘電体会議」(3rd International Dielectricsfor
ULSI Multilevel Interconection Conference ：１９９
７年２月）においては上記の種々の方式が論じられてお
り、日経マイクロデバイス１９９７年２月号ｐ.１５６
にその要約が掲載されている。
【０００４】更に、層間絶縁膜の構造を機能的に区分し
て複数の層を積み重ねる方式が提案されている。これに
関係するものには、例えば、上記の他に、特開平7−161
705号公報，特開平7−288251号公報，特開平8−111395
号公報，特許公報第2538740号公報等が挙げられる。ま
た、電子材料１９９６年１１月号別冊ｐ.２８〜３５に
おいて解説されている。
【０００５】
【発明が解決しようとする課題】半導体集積回路の多層
配線用層間絶縁膜として、産業的に有効な技術とするた
めには、次の課題が全て合格することが必要である。
【０００６】（１）層間絶縁膜本来の目的である上部配
線層と下部配線層間の絶縁（リーク電流の低減）の確保
が基本であり、更に誘電率等の機能的性質、（２）アス
ペクト比（配線層の高さ／配線間の幅の比）の高い配線
間を埋込んで下地の金属配線に対する不純物や水分の侵
入を防止して腐食を防ぎ信頼性を確保し、基板や配線材
料との熱膨張係数に差異による相互の変形を防止し、配
線材料と長期にわたって反応せずかつ密着性が良いこと
等の構造的整合性、（３）表面の平坦化研磨やスルーホ
ールの加工性が良好なこと、耐熱性や耐薬品性等の以降
の工程とのプロセスマッチング、（４）工程数，工程コ
スト，ターンアラウンドタイム等及びプロセス均一性・
再現性，プロセス異物の対策や歩留まり等、製造工程の
環境適応性等の生産性、本発明の目的は、上記の課題が
全て達成された多層配線用層間絶縁膜及びその製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、層間絶縁膜
を、（１）下部配線は高品位緻密性シリコン酸化膜（Ｓ
ｉＯ2 ）で保護し、（２）配線パターンの配線間の溝部
は、化学量論比よりもシリコン過剰のシリコン酸化膜、
換言すると酸素欠乏のシリコン酸化膜を主体とする膜
（ＳｉＯｘ：Ｘ＜２）を充填し、（３）上記ＳｉＯｘ膜
中の過剰シリコンを選択的にエッチング除去して多孔質
膜に改質し、（４）上層配線との間の分離膜は高品位緻
密性シリコン酸化膜（ＳｉＯ2 ）を堆積し、３層構造と
することにより、達成される。
【０００８】従来広く用いられているシリコン酸化膜
（ＳｉＯ2 ）を主体とすることにより、製造装置，製造
プロセスの大部分を継承でき、デバイスの特性及びその
信頼性を確保できるからである。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。
【００１０】図１は本発明による多層配線層間絶縁膜の
基本構成の断面模式図を示す。
【００１１】（ａ）は直径２００mmの能動層の形成され
たシリコンウエハ１０上にシリコン酸化膜（ＳｉＯ2 ）
２０，アルミニウム（Ａｌ）を主体とする下層配線層３
０が形成された状態の被膜形成基板である。下層配線層
３０は、モリブデンシリサイド６０ｎｍ−アルミニウム
(０.５％銅，シリコン含有）８００ｎｍ−モリブデンシ
リサイド４０ｎｍの３層積層構造である。配線幅０.４
μｍ，配線間隔０.３μｍ，配線膜厚０.９μｍであり、
アスペクト比は３.０である。
【００１２】（ｂ）は層間絶縁膜の第１層を高密度プラ
ズマＣＶＤ法により、高品位の緻密性シリコン酸化膜４
１を厚み７０ｎｍ堆積させた状態を示す。下地配線層３
０に対する不純物や水分の侵入を防止するためである。
プラズマの状態やプロセス条件は以下の通りである。
【００１３】 反応ガス供給量 モノシランガス（ＳｉＨ4 ） ８０ｍｌ／min 酸素ガス（Ｏ2 ） １２０ｍｌ／min 反応圧力 ０.２Ｐａ シリコンウエハの温度 制御せず （反応中はプラズマ照射により、 １５０〜２００℃に加熱されてい る） 反応容器内の最大磁場強度 １３５０Gauss マイクロ波(２.４５ＧＨｚ)照射強度 １.５ｋＷ 上記の反応条件により、反応時間１２ｓで７０ｎｍの緻
密性シリコン酸化膜が形成できる。堆積膜の品位及び室
温における特性は、以下の通りである。
【００１４】 成膜速度 ３５０ｎｍ／min 絶縁破壊強度 ≧４.５ＭＶ／cm 抵抗率 ２×１０15Ω−cm 誘電率（at １ＭＨｚ） ４.１±０.１ 異物密度（≧０.３μｍ） ≦０.０２ケ／cm2 プラズマダメージ なし（アンテナ比１００００の ＭＯＳデバイスのＶ−Ｉ特性のシ フトより） 緩衝フッ酸によるエッチング速度 ０.８ｎｍ／ｓ （ＨＦ：ＮＨ4Ｆ＝１：１０） 昇温脱離ガス分析（含有水分量） 熱酸化膜（ドライ酸素）と同等 屈折率 １.４５２〜１.４６５ 赤外吸収スペクトルのピーク波数 （Ｓｉ−Ｏ結合） １０７８〜１０８０／cm （Ｓｉ−Ｈ結合） 検出限界以下(＜１×１０11／cm3) 上記のように、絶縁破壊強度，抵抗率の測定値およびプ
ラズマダメージ評価の結果は層間絶縁膜の基本的性質を
充分満足している。また、エッチング速度，屈折率，赤
外吸収スペクトル（Ｓｉ−Ｏ結合）からは、緻密性膜が
検証される。昇温脱離ガス分析や赤外吸収スペクトル
（Ｓｉ−Ｈ結合）の分析値から含有水分量は、従来の高
信頼性膜として半導体素子に用いられているシリコンの
熱酸化（ドライ酸化）による酸化膜と同等であり、これ
らを総合すると、高品位緻密性膜と評価できる。
【００１５】（ｃ）は層間絶縁膜の第２層として化学量
論比よりもシリコン過剰のシリコン酸化膜ＳｉＯｘ（Ｘ
＜２）４２を堆積させた状態を示す。プロセス条件は下
記の条件を変更した以外は上記の第１層の形成条件と同
様である。
【００１６】 反応ガス供給量 モノシランガス（ＳｉＨ4 ） １２０ｍｌ／min 亜酸化窒素ガス（Ｎ2Ｏ） １２〜２４０ｍｌ／min アルゴン（Ａｒ） １２０ｍｌ／min 基板印加バイアス（３００ｋＨｚ） １.６ｋＷ モノシランガスの供給量の増大は、成膜速度を向上させ
るためである。
【００１７】酸化剤としての亜酸化窒素ガス採用は、生
成膜ＳｉＯｘ（Ｘ＜２）中のＸ（酸素欠乏量または過剰
シリコン量）の制御し易さのためであり、高精度の流量
制御と混合が可能ならば、酸素ガスを使用することもで
きる。
【００１８】基板に高周波バイアスを印加するのは、プ
ラズマ中のアルゴンイオンを加速されて基板上の堆積膜
に衝突させ、堆積膜のオーバーハング部を選択的にスパ
ッタエッチングさせることにより配線間の微細溝部を充
填し（埋込み）かつ平坦化成膜するためである。このた
め、成膜速度は基板高周波バイアス印加なくスパッタエ
ッチングさせない場合の約６５〜７０％に低下する。
【００１９】（ｄ）は上記シリコン過剰のシリコン酸化
膜ＳｉＯｘ（Ｘ＜２）４２中の過剰シリコンを選択エッ
チングして、多孔質シリコン酸化膜４３に改質した状態
を示す。過剰シリコンのエッチングの条件は以下の通り
である。
【００２０】反応ガス供給量 六フッ化イオウガス（ＳＦ6） １００ｍｌ／min 反応圧力 １６Ｐａ シリコンウエハの温度 制御せず マイクロ波(２.４５ＧＨｚ)照射強度 １.５ｋＷ 磁場印加 なし 反応圧力を高くし、かつ磁場を印加しないのは、反応種
の中にイオンの発生を防ぎラジカル成分を多くして、シ
リコンのエッチングの選択性を向上させるためである。
後述する赤外吸収スペクトル等の分析結果から１分以内
で堆積膜中の過剰シリコンは全てエッチング除去される
ことが確認された。
【００２１】（ｅ）は上記多孔質シリコン酸化膜４３上
に高品位の緻密性シリコン酸化膜４４を厚み７００ｎｍ
堆積させた状態を示す。緻密性シリコン酸化膜４４の形
成は第１層のシリコン酸化膜４１の形成条件と同様であ
るが、成膜速度を向上させるために反応ガスの供給量を
２倍とした。堆積膜の膜質は前記とほぼ同様である。
【００２２】その後、シリコン酸化膜４３の表面層を超
精密化学的機械的研磨（ＣＭＰ：Chemical Mechanical
Polishing)により、平坦化５０させた。ＣＭＰは、アン
モニア(ＮＨ4ＯＨ）またはアミンの加工液ベースのヒュ
ームドシリカと高純度セリアにより、膜の剥離やスクラ
ッチ等の欠陥の発生がなく平坦化できた。
【００２３】プラズマＣＶＤ法による高品位の緻密性シ
リコン酸化膜４１及び４４，シリコン過剰（酸素欠乏）
のシリコン酸化膜（ＳｉＯｘ：Ｘ＜２）４２，ドライエ
ッチングにより改質された多孔質シリコン酸化膜４３の
製造装置を詳述する。
【００２４】図２は有磁場マイクロ波プラズマＣＶＤ装
置１００の断面模式図を示す。この種の構成はＥＣＲ
（Electron Cyclotron Resonance）−ＣＶＤとも呼ばれ
ている。装置は反応容器１２０の内部や周囲には、シリ
コンウエハ１１０をセットするためのヘリウムガス冷却
付きの静電チャック方式の基板支持台１２１，それに高
周波電圧を印加するための高周波電源１２２，シリコン
ウエハ１１０を出し入れするための搬送ロボット１３１
付きウエハロード・アンロード室１３０，圧力調整のた
めのゲートバルブ１２３と真空排気用ターボ分子ポンプ
１２４，マイクロ波導波管１２５とマイクロ波導入用石
英製窓１２６，ＥＣＲ形成用磁界コイル１２７、及び反
応ガス供給制御系１４０が備え付けられている。
【００２５】まず、シリコンウエハ１１０をウエハロー
ド・アンロード室１３０を通して基板支持台１２１にセ
ットする。次に反応容器１２０内をゲートバルブ１２３
を開放にして真空排気用ターボ分子ポンプ１２４により
真空排気する。到達圧力は０.０１ｍＰａ 以下である。
反応容器１２０内の圧力の制御は、ゲートバルブ１２３
の調節による。基板支持台１２１への高周波１２２の印
加は、堆積膜のスパッタエッチングを併用することによ
り、配線間の微細溝部への膜の堆積充填時に用いる。
【００２６】図３は工程別のプロセスチャンバを有する
ＣＶＤ装置２００の平面模式図を示す。本装置はウエハ
搬送ロボット２３１を具備するプラットホーム２３２を
中心にゲートバルブ２３３を介してウエハカセットロー
ドロック室２３４，ウエハカセットアンロードロック室
２３５及び各種のウエハ処理室（プロセス室）２３６
（ａ）〜２３６（ｄ）が連結されている。各プロセス室
２３６（ａ）〜２３６（ｄ）には真空排気系やプラズマ
発生用電源（図示省略）が設置されている。プロセス室
２３６（ａ）〜２３６（ｄ）はそれぞれ、（ａ）高品位
緻密性シリコン酸化膜（ＳｉＯ2 ）ＣＶＤ室、（ｂ）シ
リコン過剰シリコン酸化膜（ＳｉＯｘ：Ｘ＜２）ＣＶＤ
室、（ｃ）シリコン過剰シリコン酸化膜中の過剰シリコ
ンのドライエッチング室、（ｄ）高品位緻密性シリコン
酸化膜（ＳｉＯ2 ）ＣＶＤ室、である。ウエハ基板２１
０は搬送ロボット２３１により、ウエハカセットロード
ロック室２３４から出て、各プロセス室２３６（ａ）〜
２３６（ｄ）を経由して処理され、ウエハカセットアン
ロードロック室２３５に搬送される。
【００２７】図４はシリコン過剰シリコン酸化膜（Ｓｉ
Ｏｘ：Ｘ＜２）形成時の反応ガスの供給量の比（γ＝
［Ｎ2Ｏ］／［ＳｉＨ4］）と、該膜中の過剰シリコンを
エッチング除去し多孔質に改質した後のシリコン酸化膜
の誘電率（ε）の関係を示す。ここで示す誘電率（ε）
は、シリコン基板表面の平面部に堆積した膜（ＴＥＧ：
Test Element Group）の値であり、配線溝部に形成され
た膜ではない。これは、評価のし易さと測定精度の確保
のためである。前述の高品位緻密性シリコン酸化膜（Ｓ
ｉＯ2）の値も合わせて示す。反応ガス供給量の比（γ
＝［Ｎ2Ｏ］／［ＳｉＨ4］)が小さい条件で堆積した膜
程エッチング改質後の誘電率（ε）が低く、一方、γが
１以上の条件で形成した膜はエッチング後でもほぼシリ
コン酸化膜と同等の誘電率（ε）である。
【００２８】即ち、当初の予想通り、反応ガス供給量の
比（γ＝［Ｎ2Ｏ］／［ＳｉＨ4］）が小さい程、堆積膜
中のシリコン過剰量が多く（酸素欠乏量が多く）、それ
がエッチング除去されて多孔質の空孔率が大きくなり誘
電率が小さくなり、一方、γが１以上の条件で形成した
膜は、ほぼシリコン酸化膜と同等で過剰シリコンがなく
エッチングによる変化がないため改質後でもシリコン酸
化膜と同等の誘電率を示すものと考えられる。それ故、
反応ガス供給量の比（γ＝［Ｎ2Ｏ］／ ［ＳｉＨ
4 ］）を調節して膜を形成し、その後膜中の過剰シリコ
ンをエッチングするにより、改質膜の誘電率を制御で
き、γを０.１〜０.４とすることで、改質後の誘電率
（ε）が２.５〜３.５を得られることが判る。
【００２９】図５はＳiＯｘ膜堆積時の反応ガスの供給
量の比(γ＝［Ｎ2Ｏ］／［ＳiＨ4］)と堆積膜中の酸素
濃度から求めたＳｉＯｘのＸの値の関係を示す。膜中の
酸素濃度の定量は、次の３方法による。いずれも、熱酸
化膜をＳｉＯ2 標準試料として定量した。
【００３０】（１）次式の放射化分析法（ＣＰＡＡ；−
○−）により定量した。
【００３１】16Ｏ(3Ｈｅ，ｐ)18Ｆ サンプルにサイクロトロン中で７〜８ＭｅＶにコントロ
ールした 3Ｈｅを照射し、18Ｆの陽電子の消滅輻射によ
るγ線の強度の減衰から膜中の全酸素量を定量できる。
【００３２】（２）Ｓｉ−Ｏの伸縮振動領域９μｍバン
ドの赤外吸収スペクトルのピーク面積（ＩＲ−ＰＡ；−
△−）から実行的なシリコン酸化膜ＳｉＯ2 を求め、そ
れから膜中の酸素濃度に換算した。
【００３３】（３）Ｓｉ−Ｏの伸縮振動領域９μｍバン
ドの赤外吸収スペクトルのピーク波数のシフト(ＩＲ−
ＰＳ；−□−)より算出した。シリコン酸化物のピーク
波数と平均的組成は実験的に調べられており、ＳｉＯの
吸収ピーク９８０cm-1とＳｉＯ2の吸収ピーク１０８３c
m-1で、ピーク波数と膜組成との間は直線関係が成立
し、組成を分析評価できる。
【００３４】本サンプルＳｉＯｘのＸの値は、ＣＰＡＡ
及びＩＲ−ＰＡからの分析値は±１５％以内で良く一致
し、Ｘ＝１.３〜２.０を示している。一方、ＩＲ−ＰＳ
による分析値ではＸ＝１.７５ 以上で高次の酸化状態を
示している。これは、膜が均質系ではなく、Ｓｉと高次
の酸化物（ＳｉＯｘ：Ｘ≒２）の混合物から構成されて
いるものと考えると、それぞれの評価法が特徴的に説明
付けられる。即ち、ＣＰＡＡ及びＩＲ−ＰＡからは膜中
の平均的な酸素濃度、ＩＲ−ＰＳからはＳｉＯｘの酸化
状態を示し、両者からＳｉＯｘ（Ｘ≒２）とＳｉの混合
割合が求められることになる。
【００３５】図６はＳiＯｘ膜堆積時の反応ガスの供給
量の比(γ＝［Ｎ2Ｏ］／［ＳiＨ4］)と堆積膜改質後の
空孔率の関係を示す。膜中の空孔率は、図５より堆積膜
がＳｉとＳｉＯ2 の混合物として、ドライエッチングに
よりＳｉのみが全部エッチング除去されたものとして算
出したものである。空孔率はγに依存し、最大２０％に
なることが判る。
【００３６】図７は改質後の膜の空孔率と誘電率の関係
を示す。空孔率は図６に、誘電率は図４に示したもので
ある。実線でシリコン酸化膜(ε＝４.１）と空気（ε＝
１）の分散混合物モデルの計算値も併記した。実測値は
混合物モデルの計算値と良い一致を示し、上記混合物モ
デル、即ち多孔質（ポーラス）膜モデルの妥当性が実証
されている。
【００３７】更に、本プロセスでは以下の特徴が実証さ
れた。
【００３８】酸素欠乏のシリコン酸化膜（ＳｉＯｘ：Ｘ
＜２）即ちシリコン過剰の膜は厚い膜の形成が必要とな
るが、化学量論比のシリコン酸化膜（ＳｉＯ2 ）に比べ
て、反応容器の内壁に付着したものが剥離脱落し難く、
かつ、チャンバエッチングにおいては、エッチングしや
すいため、異物の低減にも効果的である。
【００３９】一方、モノシランガス（ＳｉＨ4）と亜酸
化窒素ガス（Ｎ2Ｏ）の供給量の比は、微細溝の充填性
に影響を与える。酸化性ガス(Ｎ2Ｏ）の供給量の比が小
さい程、即ち、シリコン過剰な膜である程、微細溝のス
テップカバレッジが良好となり、溝内部の空孔（ボイ
ド）を防止できる。この観点では、配線パターンのアス
ペクト比が大きい場合は、ガス供給量比γは小さくした
方が望ましい。または、堆積の初期にはガス供給量比γ
は小さく、後期にはガス供給量比γを大きくする２層膜
構造または連続的な組成遷移構造がボイド防止に効果的
であることが判った。
【００４０】本発明の実施例においては、プラズマＣＶ
Ｄ装置として有磁場マイクロ波プラズマＣＶＤ装置を用
いているが、これに限定されるものではなく、他の高密
度プラズマＣＶＤ、例えば、ＩＣＰ（Inductively Coup
led Plasma：誘導結合プラズマ），ヘリコン波プラズマ
等も使用可能である。
【００４１】
【発明の効果】本発明によれば、(１)半導体装置の層間
絶縁膜の誘電率の制御、特に低誘電率化が可能であり、
(２)膜の高信頼性が確保され、(３)他のプロセスとのマ
ッチングが容易であり、(４)生産性にも優れているた
め、半導体装置、特に高集積半導体集積回路素子の特性
及び信頼性の改善・向上に大きな効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の製造工程を示
す部分断面の模式図。
【図２】本発明の製造プロセスを実施するための装置の
模式図。
【図３】本発明の製造プロセスを実施するための装置の
模式図。
【図４】本発明の成膜条件と改質後の膜の誘電率の関係
の実験結果を示すグラフ。
【図５】本発明の成膜条件と堆積膜の組成の関係の実験
結果を示すグラフ。
【図６】本発明の成膜条件と改質後の膜の空孔率の関係
を示すグラフ。
【図７】本発明の堆積膜改質後の膜の空孔率と誘電率の
関係の実験結果および計算値を示すグラフ。
【符号の説明】
１０…シリコンウエハ、３０…下部配線パターン、４０
…層間絶縁膜、４１，４４…高品位緻密性シリコン酸化
膜（ＳｉＯ2 ）、４２…シリコン過剰なシリコン酸化膜
（ＳｉＯｘ：Ｘ＜２）、４３…多孔質シリコン酸化膜、
５０…平坦化研磨、１００，２００……プラズマＣＶＤ
装置。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路の多層配線用層間絶縁膜に
    おいて、配線パターンの配線間の溝部をシリコン酸化膜
    を主成分とする多孔質層により埋込みしたことを特徴と
    する半導体集積回路。
  2. 【請求項２】半導体集積回路の多層配線用層間絶縁膜に
    おいて、下部配線パターンの配線の表面を覆う緻密性シ
    リコン酸化膜と、配線パターンの配線間の溝部を充填す
    るシリコン酸化膜を主成分とする多孔質層と、該多孔質
    層の上面を覆う緻密性シリコン酸化膜の少なくとも３層
    膜の構造を有することを特徴とする半導体集積回路。
  3. 【請求項３】請求項２において、配線パターンの配線間
    の溝部を充填するシリコン酸化膜を主成分とする多孔質
    層は、その下部層の空孔率を上部層のそれよりも大きく
    したことを特徴とする半導体集積回路。
  4. 【請求項４】半導体集積回路の多層配線用層間絶縁膜の
    形成方法において、（ａ）下部配線パターンの配線の表
    面を緻密性のシリコン酸化膜で被覆する工程、（ｂ）配
    線パターンの配線間の溝部を化学量論比よりもシリコン
    過剰のシリコン酸化膜（ＳｉＯｘ：Ｘ＜２）で充填する
    工程、（ｃ）上記の化学量論比よりもシリコン過剰のシ
    リコン酸化膜（ＳｉＯｘ：Ｘ＜２）中の過剰シリコンを
    選択的にエッチングしてシリコン酸化膜を主成分とする
    多孔質層に改質する工程、（ｄ）上記のシリコン酸化膜
    を主成分とする多孔質層の表面を緻密性のシリコン酸化
    膜で被覆する工程、からなることを特徴とする半導体集
    積回路の製造方法。
  5. 【請求項５】請求項４において、緻密性のシリコン酸化
    膜及び化学量論比よりもシリコン過剰のシリコン酸化膜
    （ＳｉＯｘ：Ｘ＜２）の形成はプラズマＣＶＤ法による
    ことを特徴とする半導体集積回路の製造方法。
  6. 【請求項６】請求項４において、化学量論比よりもシリ
    コン過剰のシリコン酸化膜（ＳiＯx：Ｘ＜２）を多孔質
    層へ改質する工程は、プラズマエッチング法によリシリ
    コンを選択的にエッチングすることを特徴とする半導体
    集積回路の製造方法。
  7. 【請求項７】請求項２に記載の３層膜構造を形成するた
    めの装置において、ゲートバルブで隔てられた少なくと
    もプラズマＣＶＤチャンバ及びプラズマエッチングチャ
    ンバを具備するマルチモジュールシステムにより、該被
    処理半導体基板を各チャンバ間を搬送させて処理するこ
    とを特徴とする半導体集積回路の製造装置。
JP9347538A 1997-12-17 1997-12-17 半導体集積回路及びその製造方法並びにその製造装置 Pending JPH11186258A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9347538A JPH11186258A (ja) 1997-12-17 1997-12-17 半導体集積回路及びその製造方法並びにその製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9347538A JPH11186258A (ja) 1997-12-17 1997-12-17 半導体集積回路及びその製造方法並びにその製造装置

Publications (1)

Publication Number Publication Date
JPH11186258A true JPH11186258A (ja) 1999-07-09

Family

ID=18390908

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9347538A Pending JPH11186258A (ja) 1997-12-17 1997-12-17 半導体集積回路及びその製造方法並びにその製造装置

Country Status (1)

Country Link
JP (1) JPH11186258A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10036725A1 (de) * 2000-07-27 2002-02-14 Infineon Technologies Ag Verfahren zur Bildung eines Isolators mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat
JP2006500769A (ja) * 2002-09-20 2006-01-05 ハネウェル・インターナショナル・インコーポレーテッド 低ｋ材料用の中間層接着促進剤
JP2008258488A (ja) * 2007-04-06 2008-10-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2009170922A (ja) * 2008-01-16 2009-07-30 Commiss Energ Atom 透過性誘電体膜の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10036725A1 (de) * 2000-07-27 2002-02-14 Infineon Technologies Ag Verfahren zur Bildung eines Isolators mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat
DE10036725C2 (de) * 2000-07-27 2002-11-28 Infineon Technologies Ag Verfahren zur Herstellung einer porösen Isolierschicht mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat
US6713364B2 (en) 2000-07-27 2004-03-30 Infineon Technologies Ag Method for forming an insulator having a low dielectric constant on a semiconductor substrate
JP2006500769A (ja) * 2002-09-20 2006-01-05 ハネウェル・インターナショナル・インコーポレーテッド 低ｋ材料用の中間層接着促進剤
JP2008258488A (ja) * 2007-04-06 2008-10-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2009170922A (ja) * 2008-01-16 2009-07-30 Commiss Energ Atom 透過性誘電体膜の製造方法

Similar Documents

Publication Publication Date Title
US8563095B2 (en) Silicon nitride passivation layer for covering high aspect ratio features
JP4738568B2 (ja) 炭素含有層の付着強化と酸化最小限化のためのプラズマ処理
US7129175B2 (en) Method of manufacturing semiconductor device
US6855484B2 (en) Method of depositing low dielectric constant silicon carbide layers
US7662728B2 (en) Substrate processing method
JP3600507B2 (ja) 半導体装置及びその製造方法
CN101647110B (zh) 半导体器件及其制造方法
US6777171B2 (en) Fluorine-containing layers for damascene structures
US6187662B1 (en) Semiconductor device with low permittivity interlayer insulating film and method of manufacturing the same
JPH08153784A (ja) 半導体装置の製造方法
KR20010075566A (ko) 반도체 장치 및 그 제조 방법
JP2000277515A (ja) 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
JPH1197533A (ja) 半導体集積回路及びその製造方法
JPH10163192A (ja) 半導体装置およびその製造方法
US6303519B1 (en) Method of making low K fluorinated silicon oxide
JPH11219950A (ja) 半導体集積回路の製造方法並びにその製造装置
JPH10340899A (ja) シリカ絶縁膜及び半導体装置とその製造方法
JPH09102492A (ja) 半導体装置の製造方法および半導体製造装置
JP3451380B2 (ja) 半導体装置の製造方法
JPH11186258A (ja) 半導体集積回路及びその製造方法並びにその製造装置
JP3104750B2 (ja) 半導体装置の製造方法
JP2000068261A (ja) 半導体装置の製造方法
JPH11220024A (ja) 半導体集積回路の製造方法及びその製造装置
US6713406B1 (en) Method for depositing dielectric materials onto semiconductor substrates by HDP (high density plasma) CVD (chemical vapor deposition) processes without damage to FET active devices
JP2636715B2 (ja) 半導体装置の製造方法