KR19990014155A - 고 유전율 실리케이트 게이트 유전체 - Google Patents
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- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 64
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- 229910052914 metal silicate Inorganic materials 0.000 claims abstract description 47
- 230000005669 field effect Effects 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 7
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 55
- 239000002184 metal Substances 0.000 claims description 55
- 238000000137 annealing Methods 0.000 claims description 43
- 238000000151 deposition Methods 0.000 claims description 38
- 229910052760 oxygen Inorganic materials 0.000 claims description 38
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 37
- 239000001301 oxygen Substances 0.000 claims description 37
- 239000000203 mixture Substances 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000004544 sputter deposition Methods 0.000 claims description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims description 12
- 150000004706 metal oxides Chemical group 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 229910052746 lanthanum Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 230000008016 vaporization Effects 0.000 claims description 3
- 229910052776 Thorium Inorganic materials 0.000 claims description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 2
- 235000019352 zinc silicate Nutrition 0.000 claims description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 2
- 238000005289 physical deposition Methods 0.000 claims 2
- ZSLUVFAKFWKJRC-IGMARMGPSA-N 232Th Chemical compound [232Th] ZSLUVFAKFWKJRC-IGMARMGPSA-N 0.000 claims 1
- 239000004110 Zinc silicate Substances 0.000 claims 1
- 229910052916 barium silicate Inorganic materials 0.000 claims 1
- HMOQPOVBDRFNIU-UHFFFAOYSA-N barium(2+);dioxido(oxo)silane Chemical compound [Ba+2].[O-][Si]([O-])=O HMOQPOVBDRFNIU-UHFFFAOYSA-N 0.000 claims 1
- JIHMVMRETUQLFD-UHFFFAOYSA-N cerium(3+);dioxido(oxo)silane Chemical compound [Ce+3].[Ce+3].[O-][Si]([O-])=O.[O-][Si]([O-])=O.[O-][Si]([O-])=O JIHMVMRETUQLFD-UHFFFAOYSA-N 0.000 claims 1
- DQUIAMCJEJUUJC-UHFFFAOYSA-N dibismuth;dioxido(oxo)silane Chemical compound [Bi+3].[Bi+3].[O-][Si]([O-])=O.[O-][Si]([O-])=O.[O-][Si]([O-])=O DQUIAMCJEJUUJC-UHFFFAOYSA-N 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- XSMMCTCMFDWXIX-UHFFFAOYSA-N zinc silicate Chemical compound [Zn+2].[O-][Si]([O-])=O XSMMCTCMFDWXIX-UHFFFAOYSA-N 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 32
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 13
- 239000000377 silicon dioxide Substances 0.000 abstract description 13
- 230000008901 benefit Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 112
- 230000008021 deposition Effects 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 22
- 230000008569 process Effects 0.000 description 21
- 239000003989 dielectric material Substances 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 150000004760 silicates Chemical class 0.000 description 11
- -1 zirconium silicates Chemical class 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000002243 precursor Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 238000002161 passivation Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052726 zirconium Inorganic materials 0.000 description 6
- 238000013459 approach Methods 0.000 description 5
- 229910006501 ZrSiO Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- DUNKXUFBGCUVQW-UHFFFAOYSA-J zirconium tetrachloride Chemical compound Cl[Zr](Cl)(Cl)Cl DUNKXUFBGCUVQW-UHFFFAOYSA-J 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004283 SiO 4 Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 2
- 229910052788 barium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013329 compounding Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910004762 CaSiO Inorganic materials 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 1
- 229910017625 MgSiO Inorganic materials 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- XSQUKJJJFZCRTK-UHFFFAOYSA-N Urea Chemical compound NC(N)=O XSQUKJJJFZCRTK-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 1
- 239000004202 carbamide Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000007716 flux method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910001482 mixed metal silicate Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- PPDADIYYMSXQJK-UHFFFAOYSA-N trichlorosilicon Chemical compound Cl[Si](Cl)Cl PPDADIYYMSXQJK-UHFFFAOYSA-N 0.000 description 1
- 238000009489 vacuum treatment Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- PFXYQVJESZAMSV-UHFFFAOYSA-K zirconium(iii) chloride Chemical compound Cl[Zr](Cl)Cl PFXYQVJESZAMSV-UHFFFAOYSA-K 0.000 description 1
- ATYZRBBOXUWECY-UHFFFAOYSA-N zirconium;hydrate Chemical compound O.[Zr] ATYZRBBOXUWECY-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
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Abstract
높은 유전율 실리케이트 게이트 유전체를 포함하는 전계 효과 반도체 장치 및 그것을 형성하기 위한 방법이 본 명세서에서 개시된다. 장치는 기판 내에 형성된 반도체 채널 영역(24)을 갖는 실리콘 기판(20)을 포함한다. 금속 실리케이트 게이트 유전층(36)은 이러한 기판 상에 형성되고 도전 게이트(38)를 수반한다. 실리케이트층(36)은 게이트 유전체의 유전 상수가 실리콘 이산화물의 유전 상수보다 상당히 높도록 하는 예를 들어, 하프늄 실리케이트일 수 있다. 그러나, 실리케이트 게이트 유전체는 실리콘 이산화물의 이점, 예를 들어 높은 항복 현상, 낮은 인터페이스 상태 밀도, 및 고 안정성을 가지도록 설계될 수 있다.
Description
본 출원은 다음의 미국 출원, 1997년 7월 24자로 출원된 출원 번호 제60/053,661호, 1997년 7월 24자로 출원된 출원 번호 제60/053,616 및 1997년 7월 24자로 출원된 출원 번호 제60/053,617호로부터 우선권을 주장한다.
본 발명은 본문에서 동시에 출원된 출원 번호 제TBD(Ti-25859) 및 출원 번호 TBD(TI-26146)에 관한 것이다. 이들 출원은 본 명세서에 참조로서 내포되어 있다.
본 발명은 일반적으로 반도체 장치 구조 및 이 반도체 장치를 형성하는 방법에 관한 것으로서, 특히 집적 회로들 상에 형성된 전계 효과 장치들에서의 게이트 유전체들에 관련된 구조 및 방법에 관한 것이다.
전계 효과 트랜지스터들과 같은 반도체 장치들은 전자 산업에서 통상적으로 사용되고 있다. 그런 장치들은 극소의 작은 크기로 형성될 수 있어서, 이들 장치들의 수천 또는 수만 장치들은 단결정 실리콘 기판 또는 칩 상에 형성될 수 있고 마이크로프로세서와 같은 집적 회로 내에서 유용한 기능들을 수행하기 위하여 상호 접속될 수 있다.
트랜지스터 설계 및 제조가 상당히 복잡한 과정을 요할지라도, 트랜지스터의 일반적인 구조 및 조작은 매우 간단하다. 도 1을 참조하면, 단순화된 전계 효과 트랜지스터가 횡단면도로 도시되어 있다. 전계 효과 트랜지스터에서, 표면에 가까운 기판(100)의 부분은 공정 중에 채널(120)로서 설계된다. 전압차가 소스(140) 및 드레인(160) 사이에 존재할 때, 전류가 채널(120)쪽으로 흐르는 경향이 있도록 채널(120)이 전기적으로 소스(140) 및 드레인(160)에 접속된다. 채널(120)의 반도체 특성들은 채널의 저항성이 게이트(190)에 인가된 전압에 의해 제어될 수 있고 도전층이 채널(120)을 덮도록 변경된다. 따라서, 게이트(190) 상의 전압을 변화시킴으로써, 다소의 전류는 채널(120)을 통해 흐를 수 있다. 게이트(190) 및 채널(120)은 게이트 유전체(180)에 의해 분리되고, 동작 중에 게이트(190)와 채널(120) 사이에서 전류가 거의 흐르지 않거나 전혀 흐르지 않도록 (비록 터널링 전류가 얇은 유전체들로 관찰될지라도) 게이트 유전체가 절연된다. 그러나, 게이트 유전체는 게이트 전압이 채널(120) 내에 전계를 유도할 수 있게 하고, 전계 효과 트랜지스터를 발생시킨다.
일반적으로, 집적 회로 성능 및 밀도는 스켈링에 의해, 즉 칩 상의 개개의 반도체 장치들의 크기를 줄임으로써 향상될 수 있다. 공교롭게, 전계 효과 반도체 장치들은 채널의 폭에 비례하는 출력 신호들을 발생시킴으로써, 스켈링은 그것의 출력을 감소시킨다. 이러한 효과는 일반적으로 게이트 유전체(180)의 두께를 줄임으로써 보상되어져 왔고, 따라서 게이트를 채널에 더 근접하게 해서 전계 효과를 향상시켜 왔다.
장치들이 점점 더 작은 크기로 만들어짐에 따라, 게이트 유전체 두께는 계속해서 줄어들어 왔다. 장치들의 추가적 스켈링이 여전히 가능함에도 불구하고, 게이트 유전체 두께의 스켈링은 종래의 게이트 유전체 물질, 즉 실리콘 이산화물을 이용함에 있어서 거의 그것의 실질적인 한계에 도달되었다. 실리콘 이산화물 게이트 유전체 두께의 추가 스켈링은 다음과 같은 많은 문제점을 유발한다. 즉, 층들이 극히 얇아서 산화물을 통한 직접 터널링으로 인해 많은 누설 전류들을 일으키고, 그런 층들은 몇개의 원자들로 형성되기 때문에, 그런 층들을 반복적으로 생산하기 위해 정확한 처리 제어가 요구되고, 장치 파라미터들이 유전체 물질의 단일 단층의 존재 또는 부재에 기초하여 활발하게 변화될 수 있기 때문에 유효 범위의 균일성이 또한 중요하고, 마지막으로, 그런 얇은 층들은 불순물들에 대해 양호하지 못한 확산벽들을 형성한다.
연구가들은 실리콘 이산화물의 한계를 인식하고 있었으므로, 실리콘 이산화물보다 더 얇은 층으로 형성되고 동일한 전계 효과 성능을 갖는 대안의 유전체 물질들을 연구하여 왔다. 이러한 성능은 종종 등가 산화물 두께로서 표현된다.: 대안의 물질층이 두꺼울 수 있음에도 불구하고, 실리콘 이산화물의 매우 얇은 층과 동일한 효과를 갖는다(통상적으로, 간단하게 산화물로 불림). 낮은 등가 산화물 두께를 만들기 위한 대안들은 대부분은 아니지만 탄탈 5산화물 및 바륨 스트론튬 티탄산염과 같은 금속 산화물이다.
연구가들은 게이트 유전체들과 같은 금속 산화물들의 형성이 문제가 있음을 발견하였다. 전형적인 금속 산화물 피착 온도에서, 형성에 요구되는 산소 분위기 또는 산소-함유 전구체는 실리콘 기판을 산화하는 경향이 있고, 기판과 게이트 유전체 사이의 인터페이스에서 산화층을 생성한다. 이러한 계면 산화물 층의 존재는 유효한 산화물 두께를 증가시키고, 대안의 게이트 유전체 접근의 효과를 감소시킨다. 계면 산화물 층의 실재는 대안의 유전체 전계 효과 장치의 성능을 실질적으로 저해한다.
본 발명은 금속 실리케이트 게이트 유전층을 이용하는 반도체 장치 구조, 및 그것을 제조하기 위한 방법을 포함한다. 본 발명에 의하면, 금속 실리케이트 게이트 유전체는 종래의 열 실리콘 이산화물이거나 실리콘 질화물 유전체들의 유전 상수보다 실제적으로 높은 유전 상수로 형성될 수 있으며 금속 실리케이트 유전층은 등가 전계 효과를 가진 종래의 게이트 유전체보다 실질적으로 더 두껍게 만들어진다. 그러나, 본 발명은 종래의 대안적 유전체들에서 발견되는 계면 실리콘 이산화물 형성 및 높은 인터페이스 상태 밀도들과 같은 단점을 많이 해소하는 것으로 여겨진다.
일반적으로 본 발명은 특히, 실리콘/유전체 인터페이스에서 상당량의 실리콘을 포함하는 산화 유전체 물질을 이용함으로써 다른 대안적 유전체들의 문제점들을 해소한다. 제1 양호한 실시예에서, 실리콘 인터페이스에서 실리케이트층이 많은 SiO2조성을 가지는 반면, 실리케이트층의 상부가 많은 금속 산화물 조성을 갖도록 등급이 매겨진 실리케이트층이 형성된다. 그런 구조는 실리콘 인터페이스에서 주로 SiO2결합을 이용하고, 그 결과 낮은 인터페이스 상태 밀도를 초래한다. 그러나, 실리케이트층 내에 포함된 높은 원자 번호 금속은 막의 유전 상수를 상당히 증가시킬 수 있다. 본 발명은 조밀한 미세 구조를 가지고 다결정의 유전체들 내에서 그레인 장벽들과 관련된 많은 문제점들을 해소하는 비정질 실리케이트 게이트 유전체들을 제공한다.
본 발명의 제1 양상에서, 반도체 장치를 제작하는 방법은 단결정 실리콘 기판을 제공하는 방법, 기판 상에 금속 실리케이트 유전층을 형성하는 방법, 금속 실리케이트 유전층을 덮는 도전 게이트를 형성하는 방법을 포함하는 것으로 개시된다. 이러한 방법은 금속 실리케이트 유전층을 형성하는 여러 개의 방법들 중 하나를 포함한다. 예를 들어, 금속은 세척된 Si 표면 상에 피착될 수 있고, 실리사이드(silicide) 층을 형성하기 위하여 어닐링될 수 있으며, 그런 다음 산화될 수 있다. 또는, 금속은 산화 분위기에서 기판 상에 피착될 수 있고 산화 분위기에서 어닐링이 수반된다. 또는, 금속 및 실리콘은 선행한 공정들 중의 하나와 유사한 또 다른 방식으로 기판 상에 둘다 피착될 수 있다.
본 발명의 또 다른 양상에서, 상부에 제작된 전계 효과 장치를 갖는 집적 회로는 단결정 실리콘 반도체 채널 영역, 이러한 채널 영역을 덮는 금속 실리케이트 게이트 유전체 및 이러한 게이트 유전체를 덮는 도전 게이트를 포함하는 것으로 개시된다. 게이트 유전체는 비정질이거나 다결정 막일 수 있다. 금속 실리케이트는 예를 들어, 지르코늄 실리케이트, 세륨 실리케이트, 아연 실리케이트, 토륨 실리케이트, 비스무트 실리케이트, 하프늄 실리케이트, 란탄 실리케이트, 탄탈 실리케이트 또는 이들의 화합물일 수 있다. 양호하게, 도전 게이트 근처에서 실리콘 대 금속의 비를 비교할 때, 금속 실리케이트층은 반도체 채널 영역 근처에서 금속에 대해 비교적 더 큰 실리콘 비를 포함하는 등급 조성을 가진다.
도 1은 전형적인 종래 기술의 집적 회로 전계 효과 트랜지스터의 횡단면도.
도 2 내지 도 5는 본 발명에 따라 실리케이트 게이트 유전체의 배치에 배향하는 상이한 표면들을 도시하는 여러 개의 반도체 장치들의 횡단면도.
도 6 내지 도 9는 본 발명의 양호한 제1 실시예에 따른 제조 중의 반도체 장치의 횡단면도.
도 10 내지 도 12는 본 발명의 양호한 제2 실시예에 따른 제조 중의 반도체 장치의 횡단면도.
도 13 내지 도 15는 본 발명의 양호한 제3 실시예에 따른 제조 중의 반도체 장치의 횡단면도.
도 16 내지 도 18 및 19 내지 20은 본 발명의 양호한 제4 및 5 실시예에 따른 제조 중의 반도체 장치의 횡단면도.
도면의 주요 부분에 대한 부호의 설명
20 : 기판
22 : 에피택시얼 층
24 : 활성 채널 영역
26 : 천연적 실리콘 산화물 영역
특성들 및 이점들을 포함하는 본 발명은 다음의 도면들을 참조함으로써 더욱 잘 이해될 수 있다.
본 발명의 양호한 실시예들은 아래에 본문에서 기술된 바와 같이, 대표적인 Si(100) 기판을 사용하여 제조될 수 있다. 도 2에 도시된 바와 같이, 기판(20) 상에 에피택시얼 층(22)의 형성 및 에피택시얼 층(22) 내에 활성 채널 영역(24)의 구현 후, 이들 실시예들의 설명에 대해 시작하고, 보호적 또는 천연적 실리콘 산화물 영역(26)(산화물의 1nm 이하를 포함하는)은 관심있는 영역내의 실리콘 채널(24) 사이에 놓는다고 추측한다. 그런 실리콘 산화물 층은 ∼10-3Torr의 산소 분위기에서, 대략 30초동안 동안 600-700℃로 깨끗한 기판을 가열함으로써 형성될 수 있다. 제조시 이러한 단계로 도달하기 위한 공정들은 기술로 잘 공지된다.
채널(24)이 epi-층(22) 내에 형성된다고 실시예들에서 추측된다. 그러나, 본 발명은 기판(20) 상에 직접 형성된 게이트 유전체 또는 다른 비교적 순수 Si 구조들에 동일하게 적절하다. 아래의 설명에서, 층(20 및 22)들 및 영역(2)은 특정한 아이템을 도시하는 내용물이 의미하는 곳을 제외하고, 상호 교환해서 사용될 수 있을 것이다.
실리케이트 게이트 유전체들을 형성하기 위하여 사용된 특정 실시예는 실리콘 산화물 영역(26)이 장소에 남겨지고 실리케이트층의 형성시 사용되고, 아래 놓인 실리콘이 실리케이트층의 형성시 사용될 수 있도록 제거되거나 금속 실리케이트 피착 공정에서 기판의 상호 작용을 방지하기 위하여 다자인된 패시베이션으로 제거 및 교체될 수 있을 것인가의 여부를 지시할 것이다. 다음 설명은 실리케이트-형성 물질들의 피착을 위한 기판의 준비에 관한 것이고, 뒤에 제시된 특정한 실시예들에 적절하다. 만약, 실리콘 산화물 영역(26)이 제거된다면 본 발명을 위한 2개의 양호한 시작 표면들이 있다. 영역(26)은 도 3에 도시된 바와 같이 클린, 베어(bare) 상부 표면(28)이거나, 도 4에 도시된 바와 같이 수소-마무리된 표면을 남기기 위하여 제거될 수 있다. 만약, 산화물 영역(26)이 제거된다면, 베어 표면(28)은 높은 반응성 Si 표면의 화학적 작용이 방지될 수 있다면, 예를 들어 산소에 노출하는 특정한 공정에서 포인트가 견딜 수 있을 때까지 최고(∼10-8Torr미만) 진공으로 처리함으로써 방지될 수 있다면 수소-마무리된 표면에 적절하다. 그렇지 않다면, 베어 Si 표면은 재산화를 방지하고 공정시 적절한 포인트에서 신속하게 제거될 수 있는 수소와 같은 적당한 패시밴트(passivant)로 완료되어야 한다.
산화물 제거법은 깨끗하고, 산화물이 없는 표면이 위에 놓인 피착이 실행될때까지 유지될 수 있는 한 본 발명의 실시에 중요하다고 믿어지지 않는다. 산화물(26)을 제거하는 한 양호한 방법은 젖은 HF에 노출하거나, 예를 들어 희석한 HF에 30초 동안 기판을 담그고 탈이온화된 물에 헹구는 것이다. 이러한 2가지 방법은 천연 산화물을 제거하고 수소는 표면을 마무리한다. 다른 양호한 방법은 HF 증기에 노출하는 것이다.; 이러한 방법은 유사한 결과들을 제공하지만 예들 들어, 표면의 재산화 또는 오염을 방지하기 위하여 클러스터 툴(cluster tool)로 사용될 수 있다. 완료를 제공하기 위한 마지막 단계로서 바람직한 HF 또는 NH4F로, 이들 접근들의 어느쪽도 다른 적절한 제거 화학물들을 포함할 수 있다.
여러 개의 다른 방법들은 도 3에 도시된 바와 같이 비-마무리된 표면(28)을 생성한다. 클러스터 툴(cluster tool)에 특히 응용할 수 있는 그런 한 방법은 Si 플럭스 탈착이다.; 그것은 10-8Torr이하 및 780℃에서 발견되어 왔고, 약 600초 동안 1.5Å/sec의 Si 플럭스는 천연 산화물을 제거할 뿐 아니라 최대로 얇은 게이트 유전체들에 이점이 될 수 있는 평평하고 스텝된 표면을 자동적으로 생산한다. 대안은 진공 또는 H2분위기에서 고온으로 기판에 열을 가하는 간단한 탈착이다. 그러나, Si-플럭스법은 우수한 표면 구조를 초래한다고 믿어진다. 임의의 이들 방법에서, 위에 놓인 피착이 완료될 때까지 최고 진공 상태를 유지하지 않는다면, 표면(28)은 예를 들어, H2분위기에서 플라즈마 또는 뜨거운 필라멘트에 의해 발생된 원자 수소에 노출함으로써 완료된 수소일 수 있다.
또한, 표면(28)은 실리콘 질화물 또는 실리콘 산질화물과 같은, 즉 엄격히 말해서 실리콘의 산화물이 아닌 매우 얇은 층으로 패시베이트될 수 있다. 그런 층들은 확산 경계로서 작용하고 위에 놓인 실리케이트층의 형성 동안 기판에 산화 레지스턴스를 제공한다. 산질화물 층이 사용된다면, 산질화의 양호한 방법은 NO에 노출하는 것이다. 다른 방법들에 의해 생성된 산질화물들은 본무에서 개시된 얼마의 게이트 유전체 구조들을 완성하기 위하여 요구된 두께에서 충분한 산화 레지스턴스를 제공하고/거나 더 높은 공정 온도를 요구한다고 믿어지지 않고, 그러한 것은 바람직하지 않다. 예를 들어, N2O 공정들은 NO 공정들보다 N의 혼합이 매우 작음을 초래한다. NH3공정들은 이미 존재하는 SiO2막을 요구함으로써 균일한 서브-나노미터 산질화물 막은 NH3를 사용하여 얻기에는 어려움이 있다. 또한, NH3어닐링은 바람직하지 않은 수소를 막 구조로 혼합한다.
본 발명에 적절한 전형적인 NO 공정은 다음과 같다. 기판은 패드 산화물을 제거하기 위하여 세척된다. 세척시 마지막 단계로서, 기판을 희석한 HF에 30초 동안 담그고 탈이온화된 물로 헹군다. 그런 다음, 반응 챔버에 기판을 부착하고 그때, 3×10-8Torr로 제거하여 기판 표면에서 수소 패시베이션을 제거하기 위하여 500℃로 기판에 열을 가한다. 700℃로 기판을 가열하고, 산질화물 패시베이션 층을 형성하기 위하여 4Torr에서 NO는 10초 동안 챔버 내로 유입된다. 도 5는 패시베이션 층(30), 예를 들어 산질화물 또는 질화물 패시베이션 층을 묘사한다.
일단, 기판이 상기 기술된 바와 같이 깨끗한, Si 표면, 산화물 층이거나 보호적인 장벽 층을 제공하기 위하여 준비되었다면, 금속 실리케이트 게이트 유전체는 여러개의 방법들 중의 하나에 의해 기판 상에 형성된다. 아래에 기술된 게이트 유전체 형성을 위한 특정 실시예가 넓은 범위의 금속 실리케이트 조성들 및 구조들의 피착에 즉시 적응될 수 있을지라도 양호한 금속 실리케이트 조성들 및 구조들은 아래에 기술된 바와 같이 여러가지 특성들을 포함한다.
첫째, 금속 실리케이트는 실리콘 다음으로 안정하다. 일반적으로, 적절한 실리케이트들은 실리콘 이산화물의 형성의 열보다 더 네가티브(negative)한 형성의 열을 가진다. 이러한 것은 더욱 안정된 게이트 구조를 형성하고 계면의 실리콘 이산화물의 우선적 형성을 해소하는 것으로 믿어진다. 이들 실리케이트들의 얼마의 예들은 Ba, La, Hf 및 희귀한 지구 요소들이다. 이들 실리케이트들의 안정성이 제1 그룹의 실리케이트들의 안정성보다 덜할지라도, SiO2(예를 들어, Sr, Y, Zr, Ta의 실리케이트들)의 형성의 열과 근사한 형성의 열을 가진 실리케이트들도 본 발명에서 유용할 수 있다. 표 1은 비교 목적들을 위해 포함된 실리콘 이산화물을 가지고, 형성 열의 순서로 이러한 층들에 대한 여러 개의 후보들을 리스트한다.
| 물질 | 형성 열(O의 kcal/g/atom) |
| Ca3SiO5Ca2SiO4Ba2SiO4CaSiO3SrSiO3Mg2SiO4Na2SiO3BaSiO3MgSiO3ZrSiO4CeSiO4SiO2 | -138-135-124-123-123-122-121-120-119-115-115-103 |
둘째, 금속 실리케이트가 실리콘 이산화물(∼4)의 유전체 상수 또는 실리콘 질화물(∼7)의 유전체 상수에 비교될때 높은 유전체 상수를 가지는 것을 바람직하다. 일반적으로, 실리케이트들의 유전체 상수는 포함된 금속의 원자 번호로 증가한다.; 따라서, Ba, La, Hf, 및 희귀한 지구 요소들과 같은 더 높은 원자 무게 금속들이 바람직하다.
셋째, 실리케이트는 다결정이거나 비정질 막으로서 형성될 수 있다. 일반적으로, 다결정 막들은 보다 나은 유전체 상수를 가질 것이다. 그러나, 일반적으로 비정질 막들은 더 높은 항복 현상을 가지고, 보다 나은 확산 경계를 형성하고, 더 낮은 인터페이스 상태 밀도들을 가진다. 또한, 본 발명에 따라 실리케이트 유전체의 형성을 위한 많은 양호한 실시예들을 가지고, 다결정 막을 위해 요구된 균일한 화학량론 때문에 비정질 막의 형성은 다결정 막의 형성보다 용이할 수 있다. 비정질 실리케이트 막들도 혼합-금속 실리케이트 막 내의 1개의 금속보다 더 함유함으로써 안정화될 수 있다.
마지막으로, 본 발명은 그래이드된(graded) 유전체 조성을 내포한다. 양호한 실시예에서, 실리케이트 막은 실리콘 대 금속의 비가 막의 깊이의 작용에 따라 변화하는 곳에서 형성될 수 있다. 예를 들어, 주로 SiO2인그래이드된 실리케이트 막은 기판 인터페이스(예를 들어, 2-10mol% 금속 산화물)에서 형성될 수 있으며 순수 SiO2로 얻어진 특성과 유사한 특성으로 인터페이스를 제공한다.
실리콘 대 금속의 비는 게이트 유전체 막의 상부 근처에서 금속 산화물의 더 높은 퍼센트를 바람직하게 초래하는 그래이딩 프로필(gradinf profile)로 환원된다.
실시예1
본 발명에 따른 제1 실시예에서, 금속 실리케이트 게이트 유전체는 깨끗한 Si 표면 상에 금속을 피착시키고, 금속 실리케이트를 형성하기 위하여 이러한 구조를 어닐링하고, 실리케이트층을 산화하고, 이러한 구조를 어닐링함으로써 형성된다. 이러한 실시예에서, 도 3 또는 도 4에 도시된 바와 같은 기판이 사용된다. 표면(28)이 도 4에 도시된 바와 같이 패시베이트된다면, 기판은 패시베이션을 제거하기 위하여 진공 또는 비활성 분위기에서 500℃이상으로 일시적으로 가열될 수 있다.
도 6을 참조하면, 금속층(32)(예를 들어, 지르코늄 또는 하프늄)은 스퍼터닝, 기화, 화학적 증기 피착(CVD) 또는 플라즈마 CVD에 의해 표면(28) 상에 직접 피착된다. 스퍼터 피착은 시준 또는 긴 선반 스퍼터닝과 같은 낮은 에너지 플라즈마 시스템으로 수행되는 것이 바람직하다.; 낮은 피착율(예를 들어, 초당 수 옹스트롬과 비슷한)은 피착될 전체 두께가 얇고 균일성이 요구될 때 바람직함을 주목해야 한다. 8″웨이퍼에 대해, 피착은 ∼10-8Torr의 기준 압력, ∼10-4Torr의 동작 압력, 및 스퍼터 건과 16인치의 웨이퍼 사이의 분리로 시스템 내에서 완료될 수 있고 웨이퍼는 균일성을 향상시키기 위하여 회전될 수 있다. Ar은 수용 가능한 스퍼터 가스이고 웨이퍼는 피착동안 400℃의 온도에서 유지될 수 있다.
스퍼터링에 대한 대안으로서, 금속층(32)은 초당 수십 옹스트롬 내지 수 옹스트롬의 네트 피착 속도로 500℃에서 e-빔 소스로부터 기판 상에 증발에 의해 피착될 수 있다. 기판은 균일성을 향상시키기 위하여 회전되는 것이 바람직하다. 다른 대안적 방법은 지르코늄 4 염화물 및 수소 가스와 같은 적절한 프리커서들을 사용하여 CVD 또는 플라즈마 CVD를 포함한다. 다시, 이들 방법으로 낮은 피착율 및 온도(600℃이거나 더 낮은)가 바람직하고, 다운 스트림 플라즈마 타입 렉터는 플라즈마가 기판에서 발생되는 렉터가 바람직하다.
도 7을 참조하면, 금속 실리케이트층(34)은 비활성 분위기, 환원 분위기 또는 진공에서 금속층(32)으로 기판을 어닐링함으로써 형성된다. 정확한 값들이 선택된 금속 및 요구된 실리케이트의 두께에 의존할지라도, 진공 상태의 700℃에서 20초 어닐링이 일반적으로 충분할 것이다. 대부분 실리케이트 공정 동안, 기판으로부터 실리콘은 금속 실리케이트층(34)을 형성하기 위하여 금속층(32) 내로 확산한다. 전체는 아닌 층(32)이 어닐링 중의 실리케이트로 변환되도록 매우 두꺼운 금속층(32)이 피착될 수 있는 이러한 기술에 주목해야 한다. 이러한 경우에, 실리케이트의 두께는 어닐링 시간에 의해 제어되고, 초과 금속은 실리케이트 어닐링 단계없이 에치된다.
도 8을 참조하면, 실리케이트층(34)은 산화에 의해 실리케이트층(36)으로 전환된다. 산화가 부족하면 저항성의 감소를 초래하고 산화가 과다하면 층(36)에 대한 커패시턴스의 감소를 초래할 수 있기 때문에(아래에 놓인 실리콘의 산화로 인해), 이러한 단계동안에 산화의 조절은 중요하다. 자외선에 노출 여부에 상관없는 저온의 O2어닐링 또는 O3와 같은 활성화된 산소 어닐링, 자외선에 노출된 O3, 다운 스트림 O2플라즈마, N2O 또는 DC-바이어스된 기판을 갖는 저온 O2플라즈마에 있어서 많은 산소 어닐링 공정이 유용하다. 이러한 최종 공정의 대략적인 실시예로서, 1mTorr에서 작용하고, ∼60V DC와 기판에 인가된 13.56MHz 또는 300kHz RF로 연결된 다운스트림 1500W ECR은 80℃에서 He 후면 냉각이 기판에 가해지는 동안 시용될 수 있다. 공정 시간은 저항성 및 유전체 상수가 허용 가능한 범위 내에 있도록 실험적으로 결정된다.
일반적으로, 실리케이트층(36)의 고온 어닐링은 저온 산화후 막을 밀도를 높히거나 결정화하기 위하여 선택된다. 예를 들어, 기판은 750°에서 20초 동안 Ar에 어닐링함으로써 밀도를 높힐 수 있다. 이러한 어닐링은 불활성, 환원 환경 중에서 이루워질 수 있고, 환원 환경은 금속층(32)이 할로겐을 사용하여 CVD에 의해 피착된 곳에서 유용하다. 만약, 환원 환경이 사용된다면, 산소내의 추가적인 저온 사전-어닐링은 실리케이트층(36)의 유전체 특성들을 향상시키기 위하여 사용될 수 있다.
마지막으로, 도 9에 관련해서 도전 게이트(38)는 실리케이트 게이트 유전체(36) 상에 피착된다. 피착 게이트(38)에 대한 공정들은 기술로서 공지된다. 게이트(38)는 예 대신에, 도프된 폴리실리콘, 금속 또는 도전 금속 산화물로 형성될 수 있다. 이러한 실시예의 변경에 따라, 실리케이트 및 산화 단계는 실리케이트가 완전하게 형성되기 전에 산환 분위기를 유도하거나 2가지 단계를 완전히 오버 랩핑함으로써 화합될 수 있다. 이러한 후반 변경에서, 실리콘 산화물 층(26)이 실리케이트층(36)의 형성에 대하여 산소 및 실리콘 모두를 공급할 수 있음에 따라 도 2에 도시된 것과 같은 기판이 바람직하다.
실시예 2
본 발명에 따른 제2 실시예에서, 금속 실리케이트 게이트 유전체는 산화 분위기에서 기판 상에 금속을 피착함으로써 형성되고, 어닐링을 수반한다. 이러한 실시예는 도 2, 도 3 또는 도 4에 대응하는 방법들 중의 하나로서 준비된 기판을 사용하는 것이 바람직하고, 금속은 다음의 차이점을 가지고 실시예 1에 설명된 방법들 중의 하나에 의해 피착될 수 있다.
도 10을 참조하면, 산화 금속층(40)은 상기 기술된 바와 같은 스퍼터링에 의해 깨끗한 Si 표면 상에 피착될 수 있다. 그러나, 금속이 기판에 공급됨에 따라 제어된 산소 활동성의 얼마의 양은 층(40)을 적어도 부분적으로 산화하기 위하여 사용된다. 예를 들어, O2또는 H2O+H2는 Ar, 유동률의 약 1/10인 O2유동률을 가지고 스퍼터링하는 동안 기판 근처에서 이입될 수 있다. 초당 0.1nm의 금속 피착률을 위해, 산화 가스는 피착 공정의 시작 후, 2에서 5초로 이입되는 것이 바람직하다.
만약 산화 금속층(40)이 증발법에 의해 이입된다면, 산화제를 기판 근처에서 첨가하는 것이 바람직하다. 피착된 금속을 거의 완전하게 산화하기 위하여, O2의 ∼5-10Torr는 0.1nm/sec의 금속 피착율로 사용될 수 있다. 만약 CVD가 사용된다면, 적절한 프리커서들은 필요한 산소를 제공한다(예를 들어, 지르코늄 4 염화물 및 물).
도 11을 참조하면, 층(40)은 금속 실리케이트층(36)을 형성하기 위하여 기판과 반응한다. 양호하게, 이러한 것은 이전 실시예에서 설명된 것과 같은 고온 어닐링에 의해 뒤따르는 저온 산소 어닐링으로 완성된다. 양호한 산소 어닐링의 일례는 60초 동안 O3내에서 400℃ 어닐링이다.
이러한 실시예가 등급된 실리케이트층을 생산하기 위하여 신속하게 고쳐질 수 있다는 것에 주목해야 한다. 이러한 방법 상의 하나의 변경은 도 12에 도시된다. 여기에서 층(40)은 실리케이트 산화물층(26) 상에 피착된다. 이러한 실시예에서, 어닐링이 감소될 수 있는 동안 산소 활동성 및 실리케이트층(36)은 층(26)으로부터 산소 및 실리콘 둘다를 스틸링(stealing) 함으로써 형성될 수 있다. 구조의 그래딩(grading)은 층(26 및 40)들의 상대적 초기 두께를 조정함으로써 조정될 수 있다. 침투 깊이를 조정하기 위하여 기판 상에 DC 바이어스를 사용하여, 떨어진 플라즈마로부터 활동적인 이온들의 주입에 의해 층(40)에 Si를 공급하는 것은 적절할 수 있다. 예를 들어, 실란은 Si를 층(40) 내로 주입하기 위하여 사용될 수 있다.
실시예 3
본 발명에 따른 제3 실시예에서, 금속 실리케이트 게이트 유전체는 어닐링이 수반되는 산화 분위기에서 기판 상에 금속 및 실리콘 모두를 피착시킴으로써 형성된다. 이러한 실시예에서, 기판 준비는 도 2 내지 도 5에 도시된 것들 중 임의의 것으로서 선택될 수 있다. 일반적으로, 이러한 방법이 실리케이트 막의 조성으로서 기판으로부터 실리콘에 의존하지 않기 때문에, 도 5의 확산 경계 표면과 같이 기판의 산화를 제한하는 기판이 바람직하다. 금속 및 실리콘은 다음의 차이점들과 함께, 실시예 1에 기술된 방법들 중의 하나에 의해 피착될 수 있다.
도 13을 참조하면, 산화된 금속 및 실리콘층(42)은 산화된 금속층의 피착에 대해 실시예 2에 기술된 바와 같이 스퍼터링 의해 깨끗한 Si 표면 상에 피착될 수 있다. 금속 및 실리콘 둘다의 피착은 금속 타겟을 적절한 실리사이드 타겟으로 교체함으로써 달성될 수 있다. 이러한 방법의 단점은 단일 조성 타겟으로부터 등급된 층의 피착이 어렵다는 것이다.
만약, 산화된 금속 및 실리콘층(42)이 증발법에 의해 생성된다면 실시예 2의 방법과 유사한 방법이 선택될 수 있다. 이러한 경우에, 실리콘 대 금속의 비가 침저 동안 변할 수 있기 때문에 각각의 금속 및 실리콘 e-빔 소스들이 사용되는 것이 바람직하다.
만약, CVD 방법이 사용된다면, 적절한 전구체들이 필요한 산소를 제공한다. 실란의 화합, 지르코늄 4 염화물 및 산소와 같은 전구체들의 얼마의 화합은 균일한 화학량론 층들을 생성하기 위하여 사용될 수 있으나 등급된 성부 층들에 사용하기에는 어렵다. 등급된 층들에 대해, 실리콘 3염화물 지르코늄 3 염화물 및 물과 같은 CVD 전구체들이 바람직하다.
이러한 공정을 사용하는 고 성능 실리케이트층의 형성은 일반적으로 이전 실시예에서 설명된 것과 같은 저온 산소 어닐링 및 고온 어닐링을 요구할 것이다. 도 14 및 도 15는 각각 실리콘 산화물층(26) 및 확산 경계층(30)(예를 들어, 실리콘 산소질화물 층) 상에 피착된 층(42)을 도시한다. 주지된 바와 같이, 확산 경계층(30)의 존재가 좀더 활성적인 산소 어닐링의 선택을 허용해 준다.
실시예 4
본 발명에 따른 제4 실시예에서, 금속 실리케이트 게이트 유전체는 어닐링에 의해 뒤따르는 산화 분위기에서 기판 상에 금속 및 실리콘 둘다 피착시킴으로써 형성된다. 본 실시예에 따라 형성된 실리케이트들은 도2, 도 3, 도 4 또는 도 5에 따라 준비된 기판 상에 형성될 수 있다. 가장 극단적인 형태로서, 이러한 실시예는 실리사이드가 직접 피착되도록 실시예 1의 금속 피착/실리사이드 기술과 실시예 3의 금속/실리콘 피착 소스들의 화합물이다.
도 16을 참조하면, 금속 실리케이트층(44)은 금속층(34)의 피착을 위해 실시예 1에 기술된 바와 같이 깨끗한 Si 표면 상에 피착될 수 있다. 금속 및 실리콘 둘다의 피착은 금속 타겟을 적절한 실리케이트 타겟으로 대체함으로써 이루워진다. 본 방법의 단점은 단일 조성 타겟으로부터 등급된 층의 피착이 어렵다는 것이다.
금속 실리케이트층(44)이 증발법에 의해 생성된다면, 제1 실시예와 유사한 방법이 선택될 수 있다. 이러한 경우에, 실리콘 대 금속의 비가 피착 동안 변할 수 있도록 각각의 금속 및 실리콘 e-빔 소스들이 사용되는 것이 바람직하다.
만약, CVD법이 사용된다면, 적절한 전구체들이 필요한 산소를 제공한다. 실란, 지르코늄 4 염화물 및 산소의 화합물과 같은 전구체들의 어떤 화합물들은 균일한 화학량론 층들을 생성하기 위하여 사용될 수 있으나 등급된 성분 층들에 사용하기에는 어렵다. 등급된 층들에 대해, 실리콘 3 염화물, 지르코늄 3 염화물 및 수소의 화합물과 같은 CVD 전구체들이 바람직하다. 염소가 막과 결합되는 것을 방지하기 위해 과도한 수소가 요구되어질 수 있다.
이러한 공정을 사용하는 층(44)으로부터 고 성능 실리케이트층(46)(도 17)의 형성은 일반적으로 이전 실시예들, 특히 실시예 1에 기술된 것과 같은 저온 산소 어닐링 및 고온 어닐링을 요구할 것이다. 이전 실시예에서 주지된 바와 같이, 확산 경계 층(30)의 존재는 보다 활성적인 산소 어닐링의 선택을 허용해 준다.
실시예 5
본 발명에 따른 제5 실시예에서, 금속 실리케이트 게이트 유전체는 어닐링이 수반되는 기판 상에 금속 및 실리콘 둘다 피착시킴으로써 형성된다. 이러한 접근은 때때로 상기 실리사이드 접근보다 더 양호한데, 그 이유는 피착된 층이 실리사이드 중간 접근에서와 적어도 동일한 정도로 현저히 환원된(즉, 산소 부족) 상태에 있지 않기 때문이다.
본 실시예에 따라 형성된 실리케이트들은 도 2, 도 3, 도 4 또는 도 5에 따라 준비된 기판 상에 형성될 수 있다.
도 19를 참조하면, 부분적으로 환원된 금속 실리케이트층(50)은 산소 부족 지르코늄 실리케이트를 형성하기 위하여 ZrO2, 및 요소의 Si와 같은 금속 산화물을 공동 스퍼터링함으로써 깨끗한 Si 표면 상에 피착될 수 있다. 대안으로서, 기능공들은 산소 부족 하프늄 실리케이트를 형성하기 위해 HfO2와 Si를 공동 스퍼터링할 수 있다. 이러한 지르코늄 실리케이트가 부분적으로 환원됨에도 불구하고, 지크로늄 실리케이트가 전부 산화될 수 있는 것보다 전체 실리케이트가 더욱 용이하게 산화될 수 있다.
8″웨이퍼에 대해, 피착은 ∼10-8Torr의 기본 압력, ∼10-3Torr의 동작 압력, 및 스퍼터 건과 웨이퍼 사이의 분리가 16인치인 시스템에서 완료될 수 있고, 웨이퍼는 균일성을 향상시키기 위하여 회전될 수 있다. Ar 또는 Ar과 O2의 혼합물(O2∼10-50%)는 허용 가능한 스퍼터 가스이고, 웨이퍼는 피착 중에 400-500℃의 온도에서 유지될 수 있다. RF 전원 설정은 미립자 및 결함 형성을 피하기 위하여 50-100watt로 낮아야 한다. Si 전원 설정은 보통 중요하기 않기 때문에, ZrO2설정과 동일하게 설정될 수 있다.
스퍼터링에 대한 대안으로서, 부분적으로 환원된 금속 실리케이트층(50)은 초당 수십 옹스트롬 내지 수 옹스트롬의 네트 피착 속도로 500-600℃에서 기판 상에 각각의 지르코늄 산화물 및 실리콘 e-빔 소스들로부터의 증발에 의해 피착될 수 있다. 기판은 균일성을 향상시키기 위하여 바람직하게 회전된다.
도 8을 참조하면, 부분적으로 환원된 금속 실리케이트층(50)은 산화에 의해 실리케이트층(52)으로 변환된다. 산화가 부족할 때는 저항성을 감소시킬 것이고 산화가 과도할 때에는 (내재된 실리콘의 산화로 인해) 층(52)에 대한 커패시턴스를 감소시킬 수 있기 때문에 산화 조절은 이러한 단계 중에 중요하다. 약 30분이하 동안 약 400-550°에서 O2의 사전-어닐링은 낮은 누설 전류를 유지하면서 일반적으로 커패시턴스를 증가시킨다. 고온 또는 긴 시간에서의 어닐링은 커패시턴스를 억제하는 경향이 있다. 자외선에 노출 여부에 상관없는 저온의 O2어닐링 또는 O3와 같은 활성화된 산소 어닐링, 자외선에 노출된 O3, 다운 스트림 O2플라즈마, N2O 또는 DC-바이어스된 기판을 갖는 저온 O2플라즈마에 있어서 많은 산소 어닐링 공정이 유용하다. 이러한 최종 공정의 대략적인 실시예로서, 1mTorr에서 작용하고, ∼60V DC와 기판에 인가된 13.56MHz 또는 300kHz RF로 연결된 다운스트림 1500W ECR은 80℃에서 He 후면 냉각이 기판에 가해지는 동안 시용될 수 있다. 공정 시간은 저항성 및 유전체 상수가 허용 가능한 범위 내에 있도록 실험적으로 결정된다.
일반적으로, 실리케이트층(52)의 고온 어닐링은 저온 산화후 막을 밀도를 높히거나 결정화하기 위하여 선택된다. 예를 들어, 기판은 750°에서 20초 동안 Ar에 어닐링함으로써 밀도를 높힐 수 있다. 이러한 어닐링은 불활성, 환원, 또는 산화 분위기 중에서 이루워질 수 있고, 환원 환경은 부분적으로 환원된 금속 실리케이트층(50)이 할로겐을 사용하여 CVD에 의해 피착된 곳에서 유용하다. 만약, 환원 환경이 사용된다면, 산소내의 추가적인 저온 사전-어닐링은 실리케이트층(52)의 유전체 특성들을 향상시키기 위하여 사용될 수 있다. 물리적 증기 피착(PVD) 유전체들에 대해, 불활성 또는 산화 분위기는 대체로 바람직하다. 주지된 바와 같이, 확산 경계 층(30)의 존재가 좀더 활성적인 산소 어닐링의 선택을 허용해 준다. ZrO2및 실리콘과 같은 금속 산화물의 독립적인 유입은 실리케이트 유전체의 등급된 금속 대 실리콘 프로파일의 직접 조절을 허용한다.
게이트 유전체에 대하여, 정확하게 스토치메트릭한 ZrSiO4을 형성하는 것이 반드시 바람직하지는 않음을 발견했다. 대신에, 종종 Zr-과다막 또는 Zr-결핍막을 형성하는 것이 바람직하다. 스토치메트릭한 ZrSiO4는 좀 더 쉽게 결정화하지만, 논-스토치메트릭한 막은 비결정 상(amorphous phase)에서 좀 더 안정할 것이다. 또한, Zr 함유량의 제어는 SiO2-유사 인터페이스 특성뿐만 아니라 유전 상수의 제어를 허용한다. 좀 더 SiO2와 유사한 인터페이스와 막은 누수 전류 및 인터페이스 특성을 모두 향상시키기 때문에, 산소 과다 실리케이트는 더 낮은 누수 전류 및 더 양호한 인터페이스 특성을 나타내는 것으로 보인다.
본 실시예의 한 변형에서, 부분적으로 감소된 금속 실리케이트층(50)의 산소 함유량에 약간의 변화를 가하는 것이 가능하다. 스퍼터링 또는 피착 공정에서 SiO2를 Si로 대체함으로써 좀 더 높은 산소 함유량을 획득할 수 있다. 이러한 SiO2스퍼터링은 SiO를 형성하고, 이것이 ZrO2 및 Si 이상의 추가적인 산소를 공급하지만, 여전히 스치오메트릭한 ZrSiO4를 형성하기 위한 충분한 산소는 제공되지 않는다.
극히 일부만 감소된 금속 실리케이트층을 형성하는 것이 바람직한 경우가 종종 있다. 그러나, 때로는 초기에 좀 더 감소된, 그러나 완전히 감소되지는 않은 금속 실리케이트층(50)을 형성하는 것이 바람직하다. 이러한 경우들에서, ZrO2는 Zr로 대체되고, Si는 SiO2로 대체된다. 최종의 SiO는 전술한 실리사이드 방법보다 좀 더 많은 산소를 함유하지만 실시예 5의 ZrO2/Si 방법보다는 적은 산소를 함유하는 실리케이트를 제공한다.
실시예 6
전술한 실시예의 대안으로서, 개시된 피착 단계 중 일부는 실리케이트층의 조성을 조절하기 위해 반복될 수 있음이 인정된다. 도 17 및 도 18을 참조하면, 예를 들어, 층(46)은 중간층만을 형성할 수 있다. 예를 들어, 실리콘, 금속, 또는 이들의 화합으로 이루어진 하나 이상의 단층(monolayer)들이 실시예 4에서 개시된 e-빔 피착법을 이용하여 피착된 다음, 산화 분위기 내에서의 단기 어닐링을 거쳐 중간층(46)을 생성할 수 있다. 그 다음, 동일한 또는 상이한 조성을 이용하는 유사한 공정에 의해 제2 중간층(48)의 피착이 수행될 수 있다. 이러한 방법을 이용하여, 산화된 실리콘 및 산화된 금속층은 최종 어닐링 전에 교대하는 방식으로 끼워질 수 있다. 또는 그레이디드 조성이 직접적으로 피착될 수 있다.
이상 설명한 바와 같이, 본 발명은 여기에 게시된 특정 실시예에 의해 제한되지 않는다. 특정 기판 및 장치의 유형이 명확함을 위해 여기에서 설명되었지만, 본 발명은 일반적으로 Si 장치에의 응용을 가지며, 이는 위에 놓여 있는 도전 영역의 전계 효과를 이용하여 활성 영역의 반도체적 특성을 변경시킨다. 전술한 단계들의 다양한 화합물들이 실리케이트 게이트 유전체를 생성하는 데 사용될 수 있으며, 이러한 것들은 본 발명의 범위 내에 포함되는 것으로 해석된다.
Claims (10)
- 집적 회로 상에 전계 효과 장치를 제조하는 방법에 있어서,단결정 실리콘 기판을 제공하는 단계;상기 기판 상에 금속 실리케이트(silicate) 유전층을 형성하는 단계; 및상기 금속 실리케이트 유전층을 덮는 도전 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제1항에 있어서, 상기 금속 실리케이트 유전층 형성 단계는상기 기판 상에 깨끗한 Si 표면을 노출시키는 단계;상기 Si 표면 상에 제1 금속을 피착시키는 단계;불활성 분위기에서 상기 기판을 어닐링하여 상기 기판 상에 상기 제1 금속의 실리사이드(silicide)층을 형성하는 단계; 및상기 제1 금속의 실리사이드층을 산화시켜 상기 금속 실리케이트 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제1항에 있어서, 상기 금속 실리케이트층 형성 단계는산화 분위기에서 상기 기판 상에 제1 금속 및 실리콘을 피착시켜 상기 기판 상에 적어도 부분적으로 산화층을 형성하는 단계; 및산화 분위기에서 상기 기판을 어닐링하는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제3항에 있어서, 상기 제1 금속 및 실리콘 피착 단계는 상기 기판 상에 상기 제1 금속 및 상기 실리콘으로 구성된 타겟으로부터 재료를 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제3항에 있어서, 상기 제1 금속 및 실리콘 피착 단계는 공통 소스로부터 상기 제1 금속 및 상기 실리콘을 기화시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제3항에 있어서, 상기 제1 금속 및 실리콘 피착 단계는 별개의 소스들로부터 상기 제1 금속 및 상기 실리콘을 동시에 기화시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제1항에 있어서, 상기 금속 실리케이트 유전층 형성 단계는상기 기판 상에 깨끗한 Si 표면을 노출시키는 단계;상기 Si 표면 상에 부분적으로 환원된 금속 실리케이트층을 피착시키는 단계; 및상기 부분적으로 환원된 금속 실리케이트층을 산소 중에서 어닐링하여 금속 실리케이트 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제7항에 있어서, 상기 Si 표면 상에 부분적으로 환원된 금속 실리케이트층을 피착시키는 단계는 금속 산화물 및 실리콘의 동시적인 물리적 피착 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 제7항에 있어서, 상기 Si 표면 상에 부분적으로 환원된 금속 실리케이트층을 피착시키는 단계는 지르코늄 산화물, 하프늄 산화물 및 그 혼합물들로 이루어진 그룹으로부터 선택된 산화물과 실리콘의 동시적인 물리적 피착 단계를 포함하는 것을 특징으로 하는 전계 효과 장치 제조 방법.
- 전계 효과 장치가 제조되어 있는 집적 회로에 있어서,상기 전계 효과 장치는단결정 실리콘 반도체 채널 영역;상기 채널 영역을 덮는 금속 실리케이트 게이트 유전체; 및상기 게이트 유전체를 덮는 도전 게이트를 포함하고,상기 금속 실리케이트는 지르코늄 실리케이트, 바륨 실리케이트, 세륨 실리케이트, 아연 실리케이트, 토륨 실리케이트, 비스무트 실리케이트, 하프늄 실리케이트, 란탄 실리케이트, 탄탈 실리케이트 및 그 화합물로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 집적 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5366197P | 1997-07-24 | 1997-07-24 | |
| US60/053,661 | 1997-07-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990014155A true KR19990014155A (ko) | 1999-02-25 |
Family
ID=21985750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980029853A KR19990014155A (ko) | 1997-07-24 | 1998-07-24 | 고 유전율 실리케이트 게이트 유전체 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH11135774A (ko) |
| KR (1) | KR19990014155A (ko) |
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- 1998-07-24 JP JP10242453A patent/JPH11135774A/ja active Pending
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Also Published As
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|---|---|
| JPH11135774A (ja) | 1999-05-21 |
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