JP2002134739A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002134739A JP2000319318A JP2000319318A JP2002134739A JP 2002134739 A JP2002134739 A JP 2002134739A JP 2000319318 A JP2000319318 A JP 2000319318A JP 2000319318 A JP2000319318 A JP 2000319318A JP 2002134739 A JP2002134739 A JP 2002134739A
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Kazunobu Ota
和伸 太田
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Abstract

(57)【要約】 【課題】 低消費電力でかつ高速に動作する絶縁ゲート
型のトランジスタを含む半導体装置及びその製造方法を
得る。 【解決手段】 Ｓｉ基板１のトランジスタ形成領域の表
面内に選択的に２つのソース・ドレイン領域９が形成さ
れ、Ｓｉ基板１におけるソース・ドレイン領域９，９間
であるチャネル領域上に積層ゲート絶縁膜２５が形成さ
れ、積層ゲート絶縁膜２５上にゲート電極３が形成され
る。積層ゲート絶縁膜２５は各々がＳｉＯ 2よりも高い
誘電率を有するＨｆＳｉＯ2膜２１、ＨｆＯ膜２２及び
ＨｆＳｉＯ2膜２３の３層構造で形成され、ＨｆＳｉＯ2
膜２１はＨｆＯ2膜２２よりもＳｉ基板１との界面での
反応性が低く、ＨｆＳｉＯ2膜２３はＨｆＯ2膜２２より
もゲート電極３（ポリシリコン層４）との界面での反応
性が低い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置の構造
及びその製造方法に関するものであり、特にＭＯＳトラ
ンジスタ等のゲート絶縁型のトランジスタのゲート絶縁
膜の構造に関する。
【０００２】
【従来の技術】＜ＭＯＳトランジスタ構造＞図３０は従
来のＭＯＳトランジスタの構造を示す断面図である。同
図に示すように、Ｓｉ基板１の素子分離酸化膜１５，１
５内のトランジスタ形成領域にＭＯＳトランジスタが作
り込まれる。
【０００３】すなわち、Ｓｉ基板１のトランジスタ形成
領域の表面内に選択的に２つのソース・ドレイン領域９
が形成され、Ｓｉ基板１におけるソース・ドレイン領域
９，９間のチャネル領域上にゲート絶縁膜２が形成さ
れ、ゲート絶縁膜２上にゲート電極３が形成され、ゲー
ト電極３の側面にサイドウォール１６が形成される。
【０００４】ゲート電極３はポリシリコン層４とその上
部に形成されたシリサイド層１１からなり、ソース・ド
レイン領域９からサイドウォール１６下に伸びてエクス
テンション領域８が形成され、ソース・ドレイン領域９
上にはシリサイド領域１０が形成される。
【０００５】ゲート絶縁膜２は酸化膜もしくは酸化窒化
膜もしくはその積層膜で構成されている。ゲート電極３
は図３０の例では主としてポリシリコン層４で形成され
ているが、アモルファスシリコンを構成材料としても良
い。
【０００６】＜製造方法＞以下、図３０で示した構造の
ＭＯＳトランジスタの製造方法を説明する。
【０００７】まず、Ｓｉ基板１を素子分離酸化膜１５に
よるトレンチ分離等の素子分離構造で分割する。その
後、Ｓｉ基板１の全面を熱酸化しゲート絶縁膜２を形成
する。さらにゲート絶縁膜２上にポリシリコン層４を積
層する。
【０００８】そして、ポリシリコン層４上にハードマス
クとなるＴＥＯＳ等の酸化膜を形成し、写真製版によっ
て、酸化膜をパターニングする。続いて、パターニング
された酸化膜（ハードマスク）をマスクとしてポリシリ
コン層４に対し異方性エッチング処理を行ってゲート加
工する。
【０００９】その後、ゲート加工されたポリシリコン層
４をマスクとして不純物イオン注入処理を行って、不純
物拡散領域（エクステンション領域８及びソース・ドレ
イン領域９）を形成したした後、ゲート加工されたポリ
シリコン層４の側面にサイドウォール１６を形成する。
この際、サイドウォール１６下の不純物拡散領域がエク
ステンション領域８となる。
【００１０】続いて、ゲート加工されたポリシリコン層
４及びサイドウォール１６をマスクとして不純物イオン
注入を行って、エクステンション領域８に隣接してソー
ス・ドレイン領域９を形成する。
【００１１】その後、ハードマスクである酸化膜のエッ
チングを行い、ゲート加工されたポリシリコン層４の上
面を露出させた後、コバルトなどメタルをウエハ全面に
積層させ、アニールを行う。
【００１２】すると、ゲート加工されたポリシリコン層
４の上部、及びソース・ドレイン領域９の上層部はシリ
サイド化し、それぞれシリサイド層１１及びシリサイド
領域１０が形成される。そして、未反応のメタルをウエ
ットエッチングで除去する。
【００１３】上述した工程を経て、図３０で示したＭＯ
Ｓトランジスタ構造が完成し、以降は、図３０では図示
していない層間絶縁膜を形成し、配線などを行うことに
より、ＭＯＳトランジスタを含む半導体装置が完成す
る。
【００１４】
【発明が解決しようとする課題】図３０で示したような
ＭＯＳトランジスタを含む半導体装置は、世代が進むに
つれ、電源電圧を低電圧化して消費電力を低減しかつ駆
動電流を向上させる必要が生じてきた。
【００１５】すなわち、ＭＯＳトランジスタを含む半導
体装置の低消費電力化・高速化を実現するためには、電
源電圧を下げかつ駆動電流を増大させる必要があり、従
来は主に、ＭＯＳトランジスタにおいてＳｉＯ2（を材
料とした）ゲート絶縁膜の薄膜化によって実現してき
た。
【００１６】図３１は図３０で示したＭＯＳトランジス
タがＮＭＯＳ構造の場合のオフ動作状態を示す説明図で
ある。同図に示すように、２つのソース・ドレイン領域
９（シリサイド領域１０）のうち一方にソース端子１２
を設けて、他方にドレイン端子１３を設け、ゲート電極
３上にゲート端子１４を設け、Ｓｉ基板１に基板電位端
子１７を設けている。そして、ソース端子１２、ゲート
端子１４及び基板電位端子１７の電位を０Ｖ、ドレイン
端子１３の電位を１．５Ｖに設定している。
【００１７】しかし、ＳｉＯ2ゲート絶縁膜を薄膜化し
て３ｎｍ以下の膜厚にすると、図３１に示すように、ゲ
ート絶縁膜２を介した直接トンネルによるゲートリーク
電流Ｉ１が顕著になり、通常のチャネルを経路とする漏
れ電流Ｉ２と比較して同等もしくはそれ以上になり、無
視できないレベルになってしまう。つまり、ＬＳＩの待
機電力（待機状態における電力）が無視できないレベル
で大きくなってしまい、これ以上ゲート絶縁膜の薄膜化
によるトランジスタの性能向上を図ることができない。
【００１８】このように、低消費電力化及び高速動作を
図るＭＯＳトランジスタのゲート絶縁膜としてＳｉＯ2
という材料が限界に達しており、それを打破するゲート
絶縁膜材料・構造が探求されている。その中では、Ｈｆ
Ｏ2、ＺｒＯ2などの、ＳｉＯ 2よりも高い誘電率を有す
る高誘電体材料が、ＭＯＳトランジスタが作り込まれる
Ｓｉ基板との反応性も低いということで有望視されてい
る。
【００１９】しかしながら、上述した高誘電体材料をゲ
ート絶縁膜に用いても、ゲート絶縁膜積層後の高温プロ
セスにおいてはやはりＳｉ基板と反応してしまい、Ｓｉ
基板との間に酸化膜を形成することが知られている。Ｓ
ｉ基板との間に形成される酸化膜は、高誘電体材料を用
いて大きなキャパシタタンスが得られたゲートキャパシ
タ構造の誘電率を減少させてしまう。また、Ｓｉ基板と
の界面反応によって得られた酸化膜は平坦ではなく不均
一に形成されているため、ゲート絶縁膜下に形成される
Ｓｉ基板内のチャネル中のキャリアの移動度が減少して
しまい、結局、駆動電流が減少してしまうという問題点
があった。
【００２０】この発明は上記問題点を解決するためにな
されたもので、低消費電力でかつ高速に動作する絶縁ゲ
ート型のトランジスタを含む半導体装置及びその製造方
法を得ることを目的とする。
【００２１】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、シリコン基板に作り込まれる絶縁
ゲート型のトランジスタを含む半導体装置であって、前
記トランジスタは、前記シリコン基板上に選択的に形成
されたゲート絶縁膜を備え、前記ゲート絶縁膜下の前記
シリコン基板の表面がチャネル領域として規定され、前
記ゲート絶縁膜上に形成されたポリシリコンからなるゲ
ート電極と、前記シリコン基板の表面内に前記チャネル
領域を挟んで形成された第１及び第２のソース・ドレイ
ン領域とをさらに備え、前記ゲート絶縁膜は、シリコン
酸化膜よりも誘電率が高い材質を含んで形成され、上層
部、中央部、及び下層部からなり、前記下層部は前記中
央部に比べ前記シリコン基板との反応性が低く、前記上
層部は前記中央部に比べ前記ゲート電極との反応性が低
い。
【００２２】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記ゲート絶縁膜は、各々がシリ
コン酸化膜よりも誘電率が高い第１〜第３の高誘電体絶
縁膜を有し、前記第１〜第３の高誘電体絶縁膜は第１〜
第３の順で積層され、前記下層部は前記第１の高誘電体
絶縁膜を含み、前記中央部は前記第２の高誘電体絶縁膜
を含み、前記上層部は前記第３の高誘電体絶縁膜を含
む。
【００２３】また、請求項３の発明は、請求項１記載の
半導体装置であって、前記トランジスタは第１及び第２
のトランジスタを含み、前記第１及び第２のトランジス
タはそれぞれ前記ゲート絶縁膜、前記ゲート電極及び前
記第１及び第２のソース・ドレイン領域を有し、前記第
１のトランジスタの前記ゲート絶縁膜の膜厚を前記第２
のトランジスタの前記ゲート絶縁膜の膜厚より厚くして
いる。
【００２４】また、請求項４の発明は、請求項３記載の
半導体装置であって、前記第１のトランジスタの前記ゲ
ート絶縁膜は、絶縁膜と各々がシリコン酸化膜よりも誘
電率が高い第１〜第３の高誘電体絶縁膜とを有し、前記
絶縁膜、前記第１〜第３の高誘電体絶縁膜の順で積層さ
れ、前記第１のゲート絶縁膜の前記下層部は前記絶縁膜
及び前記第１の高誘電体絶縁膜を含み、前記第１のゲー
ト絶縁膜の前記中央部は前記第２の高誘電体絶縁膜を含
み、前記第１のゲート絶縁膜の前記上層部は前記第３の
高誘電体絶縁膜を含み、前記第２のトランジスタの前記
ゲート絶縁膜は、各々がシリコン酸化膜よりも誘電率が
高い第４〜第６の高誘電体絶縁膜を有し、前記第４〜第
６の高誘電体絶縁膜は第４〜第６の順で積層され、前記
第２のゲート絶縁膜の前記下層部は前記第４の高誘電体
絶縁膜を含み、前記第２のゲート絶縁膜の前記中央部は
前記第５の高誘電体絶縁膜を含み、前記第２のゲート絶
縁膜の前記上層部は前記第６の高誘電体絶縁膜を含む。
【００２５】また、請求項５の発明は、請求項４記載の
半導体装置であって、前記第１及び第４の高誘電体絶縁
膜は同一材料で形成され、前記第２及び第５の高誘電体
絶縁膜は同一材料で形成され、前記第３及び第６の高誘
電体絶縁膜は同一材料で形成される。
【００２６】この発明に係る請求項６記載の半導体装置
の製造方法は、シリコン基板に作り込まれる絶縁ゲート
型のトランジスタを含む半導体装置の製造方法であっ
て、(a)前記シリコン基板上に選択的にゲート絶縁膜を
形成するステップを備え、前記ゲート絶縁膜下の前記シ
リコン基板の表面がチャネル領域として規定され、(b)
前記ゲート絶縁膜上にポリシリコンからなるゲート電極
を形成するステップと、(c)前記シリコン基板の表面内
に、前記チャネル領域を挟んで第１及び第２のソース・
ドレイン領域を形成するステップとをさらに備え、前記
第１及び第２のソース・ドレイン領域、前記ゲート絶縁
膜及び前記ゲート電極によって前記トランジスタが規定
され、前記ゲート絶縁膜は、シリコン酸化膜よりも誘電
率が高い材質を含んで形成され、上層部、中央部、及び
下層部からなり、前記下層部は前記中央部に比べ前記シ
リコン基板との反応性が低く、前記上層部は前記中央部
に比べ前記ゲート電極との反応性が低い。
【００２７】また、請求項７の発明は、請求項６記載の
半導体装置の製造方法であって、前記ゲート絶縁膜は、
シリコン酸化膜よりも誘電率が高い第１〜第３の高誘電
体絶縁膜を有し、前記下層部は前記第１の高誘電体絶縁
膜を含み、前記中央部は前記第２の高誘電体絶縁膜を含
み、前記上層部は前記第３の高誘電体絶縁膜を含み、前
記ステップ(a)は、(a-1)前記シリコン基板上に前記第１
の高誘電体絶縁膜を形成するステップと、(a-2)前記第
１の高誘電体絶縁膜上に前記第２の高誘電体絶縁膜を形
成するステップと、(a-3)前記第２の高誘電体絶縁膜上
に前記第３の高誘電体絶縁膜を形成するステップを含
む。
【００２８】また、請求項８の発明は、請求項６記載の
半導体装置の製造方法であって、前記トランジスタは、
前記シリコン基板における第１及び第２の形成領域に形
成される第１及び第２のトランジスタを含み、前記第１
及び第２のトランジスタはそれぞれ前記ゲート絶縁膜、
前記ゲート電極及び前記第１及び第２のソース・ドレイ
ン領域を有し、前記ステップ(a)は、前記第１のトラン
ジスタの前記ゲート絶縁膜の膜厚を前記第２のトランジ
スタの前記ゲート絶縁膜の膜厚より厚く形成するステッ
プを含む。
【００２９】また、請求項９の発明は、請求項８記載の
半導体装置の製造方法であって、前記第１のトランジス
タの前記ゲート絶縁膜は、絶縁膜とシリコン酸化膜より
も誘電率が高い第１〜第３の高誘電体絶縁膜とを有し、
前記第１のゲート絶縁膜の前記下層部は前記絶縁膜及び
前記第１の高誘電体絶縁膜を含み、前記第１のゲート絶
縁膜の前記中央部は前記第２の高誘電体絶縁膜を含み、
前記第１のゲート絶縁膜の前記上層部は前記第３の高誘
電体絶縁膜を含み、前記第２のトランジスタの前記ゲー
ト絶縁膜はシリコン酸化膜よりも誘電率が高い第４〜第
６の高誘電体絶縁膜を有し、前記第２のゲート絶縁膜の
前記下層部は前記第４の高誘電体絶縁膜を含み、前記第
２のゲート絶縁膜の前記中央部は前記第５の高誘電体絶
縁膜を含み、前記第２のゲート絶縁膜の前記上層部は前
記第６の高誘電体絶縁膜を含み、前記ステップ(a)は、
(a-1)前記第１の形成領域上に絶縁膜を形成するステッ
プと、 (a-2)前記絶縁膜上に前記第１の高誘電体絶縁膜
を形成するステップと、(a-3)前記第１の高誘電体絶縁
膜上に前記第２の高誘電体絶縁膜を形成するステップ
と、(a-4)前記第２の高誘電体絶縁膜上に前記第３の高
誘電体絶縁膜を形成するステップと、(a-5)前記第２の
形成領域上に前記第４の高誘電体絶縁膜を形成するステ
ップと、(a-6)前記第４の高誘電体絶縁膜上に前記第５
の高誘電体絶縁膜を形成するステップと、(a-7)前記第
５の高誘電体絶縁膜上に前記第６の高誘電体絶縁膜を形
成するステップと含む。
【００３０】また、請求項１０の発明は、請求項９記載
の半導体装置の製造方法であって、前記第１及び第４の
高誘電体絶縁膜は同一材料で形成され、前記第２及び第
５の高誘電体絶縁膜は同一材料で形成され、前記第３及
び第６の高誘電体絶縁膜は同一材料で形成され、前記ス
テップ(a-2)及び(aー5)は同時に実行され、前記ステップ
(a-3)及び(aー6)は同時に実行され、前記ステップ(a-4)
及び(aー7)は同時に実行される。
【００３１】
【発明の実施の形態】＜＜実施の形態１＞＞ ＜原理＞高誘電体材料をゲート絶縁膜に用いた場合に、
Ｓｉ基板との界面反応を減らすために、例えばＨｆＯ2
等の高誘電体材料とＳｉ基板との間に、ＨｆＯ2に比べ
誘電率はより低いがＳｉとの反応性は低く、ＳｉＯ2よ
りは誘電率が高いＨｆＳｉＯ2層等のシリケイト層を介
挿する二層ゲート絶縁膜構造が提案されている。
【００３２】しかし、この構造では、ゲート電極に金属
を用いたときは問題ないが、従来構造通りゲート電極に
ポリシリコンを用いたときには、ポリシリコンと高誘電
体ゲート絶縁膜の間に酸化膜が形成されるため、有効誘
電率の減少、チャネルの移動度減少が起こってしまう。
【００３３】一方、ゲート電極に金属を用いたとして
も、金属は通常プロセスで用いられる洗浄薬液に溶けや
すい、仕事関数を制御しにくいのでしきい値電圧を自由
に制御できない、等の別の性能面に問題が生じてしま
う。
【００３４】本発明は、閾値電圧の制御性等の性能を重
視してポリシリコンをゲート電極として用いることを前
提とし、ポリシリコンとの界面反応が生じない構造を得
るべく、上記二層ゲート絶縁膜構造に加え、ＨｆＯ2等
の高誘電体材料とポリシリコンとの間に、ＨｆＯ2に比
べＳｉとの反応性は低くＳｉＯ2よりは誘電率が高いＨ
ｆＳｉＯ2層等のシリケイト層をさらに介挿する三層ゲ
ート絶縁膜構造の積層ゲート絶縁膜を提案する。
【００３５】＜構造＞図１はこの発明の実施の形態１で
ある半導体装置で用いられるＭＯＳトランジスタの構造
を示す断面図である。同図に示すように、Ｓｉ基板１の
素子分離酸化膜１５，１５内のトランジスタ形成領域に
ＭＯＳトランジスタが作り込まれる。
【００３６】すなわち、Ｓｉ基板１のトランジスタ形成
領域の表面内に選択的に２つのソース・ドレイン領域９
が形成され、Ｓｉ基板１におけるソース・ドレイン領域
９，９間であるチャネル領域上に積層ゲート絶縁膜２５
が形成される。積層ゲート絶縁膜２５は、各々がＳｉＯ
2よりも高い誘電率を有するＨｆＳｉＯ2膜２１、ＨｆＯ
膜２２及びＨｆＳｉＯ2膜２３の３層構造で形成され
る。
【００３７】ＨｆＳｉＯ2膜２１はＨｆＯ2膜２２よりも
Ｓｉ基板１との界面での反応性が低く、ＨｆＳｉＯ2膜
２３はＨｆＯ2膜２２よりもゲート電極３（ポリシリコ
ン層４）との界面での反応性が低い。
【００３８】積層ゲート絶縁膜２５上にゲート電極３が
形成され、ゲート電極３の側面にサイドウォール１６が
形成される。ゲート電極３はポリシリコン層４とその上
部に形成されたシリサイド層１１からなり、ソース・ド
レイン領域９からサイドウォール１６下に伸びてエクス
テンション領域８が形成され、ソース・ドレイン領域９
の上層部にシリサイド領域１０が形成される。
【００３９】＜製造方法＞図２〜図１８は図１で示した
実施の形態１のＭＯＳトランジスタの製造方法を示す断
面図である。以下、これらの図を参照して、実施の形態
１の半導体装置におけるＭＯＳトランジスタの製造方法
を説明する。
【００４０】（素子分離）まず、図２に示すように、Ｓ
ｉ基板１を準備し、次に、図３に示すように、Ｓｉ基板
１を素子分離酸化膜１５を用いたトレンチ分離による素
子分離によって、素子分離酸化膜１５，１５間に素子形
成領域を形成する。なお、素子分離酸化膜１５はＳｉ基
板１の裏面に到達せず、素子分離酸化膜１５下にＳｉ基
板１の一部が残存している。
【００４１】（高誘電体絶縁膜の積層）次に、図４〜図
６に示しように、ＣＶＤ法による連続プロセスにより、
ＨｆＳｉＯ2膜２１、ＨｆＯ2膜２２、ＨｆＳｉＯ2膜２
３を順次堆積することにより、３層構造の絶縁膜を形成
する。これらの膜厚は、ＨｆＳｉＯ2膜２１は０．３〜
２ｎｍ（３〜２０オンク゛ストローム）、ＨｆＯ2膜２２は０．５
〜３ｎｍ、（５〜３０オンク゛ストローム）、ＨｆＳｉＯ2膜２３
は０．３〜２ｎｍ（３〜２０オンク゛ストローム）とする。
【００４２】また、ＨｆＯ2膜２２を形成する場合、真
空中でＨｆ（ハフニウム）を蒸着してそれをＯ2などを
用いて酸化させてＨｆＯ2を形成するという方法でも良
い。同様にＨｆＳｉＯ2２１，２３の形成方法も真空中
でＨｆＳｉを蒸着してそれをＯ2などを用いて酸化させ
るという方法でも良い。
【００４３】さらに、材料もＨｆに限らず、Ｚｒ（ジリ
コニウム）、Ｌａ（ランタン）もしくは、これらの材料
の組み合わせでもよく、シリコンよりも高い誘電率の材
料を用いたシリケイト／オキサイド／シリケイトという
３層構造を形成すれば良い。
【００４４】（ゲート電極材料の堆積）そして、図７に
示すように、全面にポリシリコン層４を形成する。ここ
で、ポリシリコン層４の膜厚は一例として５０ｎｍから
３００ｎｍとする。
【００４５】ここで、ポリシリコン層４の代わりにポリ
シリコンゲルマニウムもしくはポリシリコンゲルマニウ
ムとポリシリコンの積層構造でも良い。また、ポリシリ
コンはあらかじめリンがドーピングされているドープト
ポリシリコンでもよいし、ノンドープポリシリコンを積
層した後、ＮＭＯＳ（トランジスタ形成）領域にはリン
をＰＭＯＳ領域にはボロンをイオン注入しても良い。な
お、イオン注入の際、注入を行わない部分はフォトレジ
スト（図示せず）でマスクしておき、注入が終了後にフ
ォトレジストを除去する必要がある。また、イオン注入
される不純物濃度の一例としては１×１０19〜１×１０
21ｃｍ-3がある。
【００４６】その後、図８に示すように、ポリシリコン
層４上にハードマスクとして用いる酸化膜５を積層した
後、図９に示すように、酸化膜５上に反射防止コーティ
ング膜６を形成する。なお、酸化膜５の膜厚は２０ｎｍ
から２００ｎｍとする。
【００４７】（ゲート電極）つづいて、図１０に示すよ
うに、全面にレジスト１８を塗布し、図１１に示すよう
に、レジスト１８にゲート電極のマスクパターンを転
写、現像してレジストパターン１８ａを形成する。ゲー
ト幅は一例として０．０５μｍから０．３μｍとする。
【００４８】そして、図１２に示すように、レジストパ
ターン１８ａをマスクにして、ハードマスクである酸化
膜５のエッチング処理を行いハードマスクパターン５ａ
を得る。そして、図１３に示すように、ハードマスクパ
ターン５ａをマスクとして、ポリシリコン層４をエッチ
ングする。
【００４９】（ソース・ドレイン領域、エクステンショ
ン領域）そして、図１４に示すように、不純物イオン１
９の注入を行い、ＮＭＯＳ、ＰＭＯＳ形成領域それぞれ
の上層部に、ソース・ドレイン領域９、エクステンショ
ン領域８の元になる不純物拡散領域３１を形成する。こ
の際、ＮＭＯＳ，ＰＭＯＳ形成領域のうちイオン注入を
行わない領域上はフォトレジスト（図示せず）でマスク
しておく。イオン注入は、例えばＮＭＯＳに対しては砒
素を注入エネルギー０．１〜１０ｋｅＶでドーズ量２×
１０14ｃｍ-2〜５×１０15ｃｍ-2とし、ＰＭＯＳに対し
てはＢＦ2を注入エネルギー０．１〜１０ｋｅＶ、ドー
ズ量１×１０14ｃｍ-2〜５×１０15ｃｍ-2とする。
【００５０】さらに、図１４では図示しないが、ポケッ
ト（領域形成のための）イオン注入を行う。例えばＮＭ
ＯＳに対してはボロンを注入エネルギー１０ｋｅＶ〜３
０ｋｅＶ、ドーズ量１×１０13ｃｍ-2〜５×１０13ｃｍ
-2とし、ＰＭＯＳに対しては砒素を注入エネルギー５０
ｋｅＶ〜２００ｋｅＶ、ドーズ量１×１０13ｃｍ-2から
５×１０13ｃｍ-2でポケットイオン注入を行う。なお、
ポケットイオン注入はゲート下に不純物が注入されるよ
うに１０°から５０°注入軸を傾けて、注入軸を回転し
ながら注入する。
【００５１】続いて、熱処理を行い、不純物拡散領域３
１に注入された不純物を活性化させる。熱処理は温度８
００℃〜１１００℃、時間は５ｓｅｃ〜６０ｓｅｃとす
る。
【００５２】（サイドウォール）その後、図１５に示す
ように、全面に窒化膜３２を積層した後、図１６に示す
ように、エッチバックを行い、ゲート加工されたポリシ
リコン層４の側面にサイドウォール１６を形成する。こ
の際、ポリシリコン層４及びサイドウォール１６下以外
のＨｆＳｉＯ2膜２１、ＨｆＯ2膜２２及びＨｆＳｉＯ2
膜２３並びにハードマスクパターン５ａが除去される。
なお、窒化膜３２の膜厚は３０ｎｍ〜１００ｎｍとす
る。
【００５３】（ソース・ドレイン領域）その後、図１７
に示すように、ＮＭＯＳ、ＰＭＯＳ形成領域それぞれに
ついてレジストマスクをかけて（図１７ではレジストマ
スクが形成されていない素子形成領域を示しているため
レジストマスクは図示せず）、不純物イオン３３の注入
を行い、ＮＭＯＳ、ＰＭＯＳそれぞれのソース・ドレイ
ン領域９を形成する。続いて熱処理を行い注入された不
純物を活性化させる。この際、サイドウォール１６下の
不純物拡散領域３１がエクステンション領域８となる。
【００５４】イオン注入は例えばＮＭＯＳに対しては砒
素を注入エネルギー１０〜１００ｋｅＶ、ドーズ量１×
１０15ｃｍ-2〜５×１０16ｃｍ-2で行い、ＰＭＯＳに対
してはＢＦ2を注入エネルギー５〜５０ｋｅＶ、ドーズ
量１×１０15ｃｍ-2〜５×１０16ｃｍ-2で行う。また、
熱処理は温度８００℃から１１００℃、時間は１ｓｅｃ
から３０ｓｅｃとする。
【００５５】（シリサイド）その後、図１８に示すよう
に、コバルトなどの金属を蒸着し、ソース・ドレイン領
域９の上層部にシリサイド領域１０を、ゲート加工され
たポリシリコン層４の上層部にシリサイド層１１を形成
する。その結果、ポリシリコン層４及びシリサイド層１
１からなるゲート電極３を得て、図１で示したＭＯＳト
ランジスタ構造が完成する。
【００５６】（層間膜等）以降は、図示しないが、層間
絶縁膜、配線等、通常のＭＯＳトランジスタを含む半導
体装置の製造方法に従って半導体装置を完成する。
【００５７】＜効果＞このように、実施の形態１の半導
体装置におけるＭＯＳトランジスタは、ポリシリコンを
構成材料としたゲート電極３と高誘電体の絶縁膜を構成
材料とした積層ゲート絶縁膜２５とから構成している。
【００５８】ＨｆＳｉＯ2膜２１，２３はＨｆＯ2よりも
Ｓｉとの反応性が低いため、ＨｆＳｉＯ2膜２３とゲー
ト電極３との界面あるいはＨｆＳｉＯ2膜２１とＳｉ基
板１との界面における界面反応によって、膜厚が不均一
な酸化膜が形成されてしまうことはない。
【００５９】したがって、ゲート電極３、積層ゲート絶
縁膜２５、Ｓｉ基板１（チャネル領域）で形成されるゲ
ートキャパシタ構造の誘電率を減少させてしまうことは
なく、Ｓｉ基板１内のチャネル中のキャリアの移動度が
減少してしまい、駆動電流が減少してしまうこともな
い。
【００６０】また、ＨｆＳｉＯ2膜２１，２３はＳｉＯ2
より誘電率が高いため、ＨｆＳｉＯ 2膜２１，２３によ
ってゲートキャパシタ構造の誘電率を減少させることは
ない。
【００６１】その結果、実施の形態１の半導体装置は、
ポリシリコンをゲート電極とし、低電源電圧でも高速動
作が可能なＭＯＳトランジスタを有することができ、消
費電力の低減及び高速動作の実現を図ることができる。
【００６２】また、ＨｆＳｉＯ2膜２１、ＨｆＯ2膜２
２、ＨｆＳｉＯ2膜２３による積層構造により、シリコ
ン酸化膜より誘電率が高く、Ｓｉ基板１及びゲート電極
３（ポリシリコン層４）との反応性が中央部（ＨｆＯ2
膜２２）より低い下層部（ＨｆＳｉＯ2膜２１）及び上
層部（ＨｆＳｉＯ2膜２３）を有する積層ゲート絶縁膜
２５を、図４〜図６及び図１６で示した比較的簡単な工
程を実行することにより得ることができる。
【００６３】さらに、ゲート電極３としてポリシリコン
を用いているためしきい値電圧を比較的自由に制御する
ことができる等の性能向上が図れる。
【００６４】また、同じ駆動電流を得る場合、積層ゲー
ト絶縁膜２５はシリコン酸化膜に比べて膜厚を厚くする
ことができるため、積層ゲート絶縁膜２５を介した直接
トンネルによるゲートリーク電流が顕著になり、待機電
力を増大させることもない。
【００６５】＜＜実施の形態２＞＞ ＜構造＞図１９はこの発明の実施の形態２である半導体
装置で用いられるＭＯＳトランジスタの構造を示す断面
図である。同図に示すように、素子分離酸化膜１５によ
ってＳｉ基板１を素子分離することにより高電圧動作領
域Ａ１及び低電圧動作領域Ａ２を設けている。
【００６６】そして、低電圧動作領域Ａ２には、図１で
示した実施の形態１の３層構造の積層ゲート絶縁膜２５
を有する低電圧用ＭＯＳトランジスタＱ２を形成し、高
電圧動作領域Ａ１には４層構造の積層ゲート絶縁膜を有
する高電圧用ＭＯＳトランジスタＱ１を形成している。
【００６７】積層ゲート絶縁膜２５は酸化膜２０、Ｈｆ
ＳｉＯ2膜２１、ＨｆＯ2膜２２、ＨｆＳｉＯ2膜２３か
らなる積層構造である。
【００６８】他の構成は、高電圧用ＭＯＳトランジスタ
Ｑ１，低電圧用ＭＯＳトランジスタＱ２共に、図１で示
した実施の形態１のＭＯＳトランジスタの構造と同様で
あるため、説明を省略する。
【００６９】＜製造方法＞図２０〜図２９は図１９で示
した実施の形態１のＭＯＳトランジスタの製造方法を示
す断面図である。以下、これらの図を参照して、実施の
形態１のＭＯＳトランジスタの製造方法を説明する。
【００７０】（素子分離）まず、図２０に示すように、
Ｓｉ基板１を準備し、図２１に示すように、Ｓｉ基板１
を素子分離酸化膜１５を用いたトレンチ分離による素子
分離によって、素子分離酸化膜１５，１５間に高電圧動
作領域Ａ１及び低電圧動作領域Ａ２を形成する。
【００７１】（シリコン酸化膜形成）次に、図２２に示
すように、Ｓｉ基板１の表面を熱酸化し、素子分離酸化
膜１５が形成されていないＳｉ基板１の表面である活性
領域上に膜厚が２〜１０ｎｍのＳｉＯ2膜２０を形成す
る。
【００７２】そして、図２３に示すように、レジスト形
成後、写真製版によって高電圧動作領域Ａ１のみ覆い低
電圧動作領域Ａ２は開口するようにパターニングしてレ
ジストパターン３４を形成する。
【００７３】続いて、図２４に示すように、フッ酸を主
成分とする薬液に浸し、低電圧動作領域Ａ２のＳｉＯ2
膜２０のみを除去し、その後、図２５に示すように、高
電圧動作領域Ａ１上を覆っていたレジストパターン３４
も除去する。
【００７４】（高誘電体絶縁膜の積層）次に、図２６〜
図２８に示しように、ＣＶＤ法による連続プロセスによ
り、ＨｆＳｉＯ2膜２１、ＨｆＯ2膜２２、ＨｆＳｉＯ2
膜２３を高電圧動作領域Ａ１及び低電圧動作領域Ａ２そ
れぞれにおいて順次堆積することにより、高電圧動作領
域Ａ１では４層構造（２０〜２３）を、低電圧動作領域
Ａ２では３層構造（２１〜２３）を形成する。
【００７５】なお、ＨｆＳｉＯ2膜２１、ＨｆＯ2膜２
２、及びＨｆＳｉＯ2膜２３の膜厚、他の製造方法、他
の材料等は実施の形態１と同様である。
【００７６】（ゲート電極材料の堆積〜シリサイド）そ
して、図７〜図１８で示した実施の形態１と同様のプロ
セスを経て、図２９に示すように、高電圧動作領域Ａ１
にＳｉＯ2膜２０、ＨｆＳｉＯ2膜２１、ＨｆＯ2膜２２
及びＨｆＳｉＯ2膜２３からなる４層の積層ゲート絶縁
膜２６を有する高電圧用ＭＯＳトランジスタＱ１を完成
し、低電圧動作領域Ａ２にＨｆＳｉＯ2膜２１、ＨｆＯ2
膜２２及びＨｆＳｉＯ2膜２３からなる３層の積層ゲー
ト絶縁膜２５を有する低電圧用ＭＯＳトランジスタＱ２
を完成する。
【００７７】（層間膜等）以降は、図示しないが、層間
絶縁膜、配線等、通常のＭＯＳトランジスタを含む半導
体装置の製造方法に従って半導体装置を完成する。
【００７８】＜効果＞このように、実施の形態２の半導
体装置における高電圧動作領域Ａ１に形成される高電圧
用ＭＯＳトランジスタＱ１は、ポリシリコンを構成材料
としたゲート電極３と高誘電体の絶縁膜２１〜２３とＳ
ｉＯ2膜２０とを構成要素とした積層ゲート絶縁膜２６
とから構成している。すなわち、ＳｉＯ2膜２０及びＨ
ｆＳｉＯ2膜２１を下層部、ＨｆＯ2膜２２を中央部、Ｈ
ｆＳｉＯ2膜２３を上層部とした積層ゲート絶縁膜２６
を構成している。
【００７９】一方、低電圧動作領域Ａ２に形成される低
電圧用ＭＯＳトランジスタＱ２は、図１で示した実施の
形態１のＭＯＳトランジスタと同様、ポリシリコンを構
成材料としたゲート電極３と高誘電体の絶縁膜２１〜２
３を構成要素とした積層ゲート絶縁膜２５とから構成し
ている。
【００８０】したがって、低電圧用ＭＯＳトランジスタ
Ｑ２においては、実施の形態１のＭＯＳトランジスタと
同様な効果を奏するため、低電圧下でも動作速度の速い
ＭＯＳトランジスタとして動作させることができる。
【００８１】一方、高電圧用ＭＯＳトランジスタＱ１に
おいては、積層ゲート絶縁膜２６は、積層ゲート絶縁膜
２５の構造にＳｉＯ2膜２０を追加することにより、高
電圧下でも十分信頼性の高いゲート絶縁膜を有するＭＯ
Ｓトランジスタとして動作させることができる。
【００８２】すなわち、実施の形態２の半導体装置は、
高電圧動作領域Ａ１と低電圧動作領域Ａ２が同一チップ
上に設けられているＬＳＩ（半導体装置）において、高
電圧動作領域Ａ１には高電圧下でも信頼性の高いゲート
絶縁膜をもつ高電圧用ＭＯＳトランジスタＱ１を形成で
き、低電圧動作領域Ａ２には低電圧下でも動作速度の速
いトランジスタを形成するという、ＭＯＳトランジスタ
を使い分けることができる。
【００８３】さらに、低電圧用ＭＯＳトランジスタＱ２
の積層ゲート絶縁膜２５の全構成要素であり、高電圧用
ＭＯＳトランジスタＱ１の積層ゲート絶縁膜２６の主構
成要素である、ＨｆＳｉＯ2膜２１、ＨｆＯ2膜２２及び
ＨｆＳｉＯ2膜２３の積層構造は、図２６〜図２８で示
した比較的簡単な工程で同時に形成することができ、製
造工程の簡略化を図ることができる。
【００８４】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置におけるトランジスタにおい
て、ゲート絶縁膜はシリコン酸化膜よりも誘電率が高い
材質を含んで形成されているため、ゲート電極、ゲート
絶縁膜及びチャネル領域からなるゲートキャパシタ構造
の誘電率を、ゲート絶縁膜をシリコン酸化膜で形成する
以上に高く設定することとができる。
【００８５】加えて、ゲート絶縁膜の上層部はゲート電
極との反応性が中央部より低く、下層部はシリコン基板
との反応性が中央部より低くされているため、上層部と
ゲート電極との界面反応あるいは下層部とシリコン基板
との界面反応が生じて上記ゲートキャパシタ構造の誘電
率を低下させ、かつチャネル中のキャリアの移動度を低
下させる不具合が生じにくい。
【００８６】その結果、請求項１記載の半導体装置は、
ポリシリコンをゲート電極とし、低電源電圧でも高速動
作が可能なトランジスタを有することにより、消費電力
の低減及び高速動作の実現を図ることができる。
【００８７】請求項２記載の半導体装置のトランジスタ
は、各々がシリコン酸化膜よりも誘電率が高い第１〜第
３の高誘電体絶縁膜の積層構造により、シリコン酸化膜
より誘電率が高く、シリコン基板及びゲート電極との反
応性が中央部より低い下層部及び上層部を有するゲート
絶縁膜を比較的容易に得ることができる。
【００８８】請求項３記載の半導体装置は、第１のトラ
ンジスタのゲート絶縁膜の膜厚を第２のトランジスタの
ゲート絶縁膜の膜厚より厚くすることにより、第１のト
ランジスタを第２のトランジスタよりも高電圧動作時に
適した構造にすることができるため、第１のトランジス
タを高電圧動作用に、第２のトランジスタを低電圧動作
用に用いる等のトランジスタの使い分けができる。
【００８９】請求項４記載の半導体装置の第１のトラン
ジスタは、絶縁膜と各々がシリコン酸化膜よりも誘電率
が高い第１〜第３の高誘電体絶縁膜との積層構造によ
り、シリコン酸化膜より誘電率が高く、シリコン基板及
びゲート電極との反応性が中央部より低い下層部及び上
層部を有するゲート絶縁膜を比較的容易に得ることがで
きる。
【００９０】同様に、第２のトランジスタは、各々がシ
リコン酸化膜よりも誘電率が高い第４〜第６の高誘電体
絶縁膜の積層構造により、シリコン酸化膜より誘電率が
高く、シリコン基板及びゲート電極との反応性が中央部
より低い下層部及び上層部を有するゲート絶縁膜を比較
的容易に得ることができる。
【００９１】請求項５記載の半導体装置は、第１及び第
４の高誘電体絶縁膜、第２及び第５の高誘電体絶縁膜、
並びに第３及び第６の高誘電体絶縁膜をそれぞれ同時に
形成することができるため、製造工程の簡略化を図るこ
とができる。
【００９２】この発明における請求項６記載の半導体装
置の製造方法によって製造されるトランジスタにおい
て、ゲート絶縁膜はシリコン酸化膜よりも誘電率が高い
材質を含んで形成されているため、ゲート電極、ゲート
絶縁膜及びチャネル領域からなるゲートキャパシタ構造
の誘電率を、ゲート絶縁膜をシリコン酸化膜で形成する
以上に高く設定することとができる。
【００９３】加えて、ゲート絶縁膜の上層部はゲート電
極との反応性が中央部より低く、下層部はシリコン基板
との反応性が中央部より低くされているため、上層部と
ゲート電極との界面反応あるいは下層部とシリコン基板
との界面反応が生じて上記ゲートキャパシタ構造の誘電
率を低下させ、かつチャネル中のキャリアの移動度を低
下させる不具合が生じにくい。
【００９４】その結果、請求項６記載の半導体装置の製
造方法によって、ポリシリコンをゲート電極とし低電源
電圧でも高速動作が可能なトランジスタを有する、消費
電力の低減及び高速動作を実現可能な半導体装置を製造
することができる。
【００９５】請求項７記載の半導体装置の製造方法は、
ステップ(a-1)〜(a-3)を実行するという比較的簡単な処
理により、シリコン酸化膜より誘電率が高く、シリコン
基板及びゲート電極との反応性が中央部より低い下層部
及び上層部を有するゲート絶縁膜を比較的簡単に容易に
得ることができる。
【００９６】請求項８記載の半導体装置の製造方法は、
ステップ(a)を実行して、第１のトランジスタのゲート
絶縁膜の膜厚を第２のトランジスタのゲート絶縁膜の膜
厚より厚く形成することにより、第１のトランジスタを
第２のトランジスタよりも高電圧動作時に適した構造に
することができるため、第１のトランジスタを高電圧動
作用に第２のトランジスタを低電圧動作用に用いる等の
トランジスタの使い分けが可能な半導体装置を得ること
ができる。
【００９７】請求項９記載の半導体装置の製造方法は、
ステップ(a-1)〜(a-4)を実行するという比較的簡単な処
理により、シリコン酸化膜より誘電率が高く、シリコン
基板及びゲート電極との反応性が中央部より低い下層部
及び上層部を有する第１のトランジスタのゲート絶縁膜
を比較的簡単に容易に得ることができる。
【００９８】同様にして、ステップ(a-5)〜(a-7)を実行
するという比較的簡単な処理により、シリコン酸化膜よ
り誘電率が高く、シリコン基板及びゲート電極との反応
性が中央部より低い下層部及び上層部を有する第２のト
ランジスタのゲート絶縁膜を比較的簡単に容易に得るこ
とができる。
【００９９】加えて、第１〜第３の高誘電体絶縁膜の総
膜厚と第４〜第６の高誘電体絶縁膜の総膜厚とを同程度
で形成するという簡単な処理によって、第１のトランジ
スタの第１のゲート絶縁膜の膜厚を絶縁膜の膜厚分、第
２のトランジスタの第２のゲート絶縁膜の膜厚より厚く
することができる。
【０１００】請求項１０記載の半導体装置の製造方法
は、ステップ(a-2)及び(aー5)、ステップ(a-3)及び(aー
6)、並びにステップ(a-4)及び(aー7)をそれぞれ同時に実
行することにより、製造工程の簡略化を図ることができ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体装置で
用いられるＭＯＳトランジスタの構造を示す断面図であ
る。
【図２】 実施の形態１の製造方法を示す断面図であ
る。
【図３】 実施の形態１の製造方法を示す断面図であ
る。
【図４】 実施の形態１の製造方法を示す断面図であ
る。
【図５】 実施の形態１の製造方法を示す断面図であ
る。
【図６】 実施の形態１の製造方法を示す断面図であ
る。
【図７】 実施の形態１の製造方法を示す断面図であ
る。
【図８】 実施の形態１の製造方法を示す断面図であ
る。
【図９】 実施の形態１の製造方法を示す断面図であ
る。
【図１０】 実施の形態１の製造方法を示す断面図であ
る。
【図１１】 実施の形態１の製造方法を示す断面図であ
る。
【図１２】 実施の形態１の製造方法を示す断面図であ
る。
【図１３】 実施の形態１の製造方法を示す断面図であ
る。
【図１４】 実施の形態１の製造方法を示す断面図であ
る。
【図１５】 実施の形態１の製造方法を示す断面図であ
る。
【図１６】 実施の形態１の製造方法を示す断面図であ
る。
【図１７】 実施の形態１の製造方法を示す断面図であ
る。
【図１８】 実施の形態１の製造方法を示す断面図であ
る。
【図１９】 この発明の実施の形態２である半導体装置
で用いられるＭＯＳトランジスタの構造を示す断面図で
ある。
【図２０】 実施の形態２の製造方法を示す断面図であ
る。
【図２１】 実施の形態２の製造方法を示す断面図であ
る。
【図２２】 実施の形態２の製造方法を示す断面図であ
る。
【図２３】 実施の形態２の製造方法を示す断面図であ
る。
【図２４】 実施の形態２の製造方法を示す断面図であ
る。
【図２５】 実施の形態２の製造方法を示す断面図であ
る。
【図２６】 実施の形態２の製造方法を示す断面図であ
る。
【図２７】 実施の形態２の製造方法を示す断面図であ
る。
【図２８】 実施の形態２の製造方法を示す断面図であ
る。
【図２９】 実施の形態２の製造方法を示す断面図であ
る。
【図３０】 従来のＭＯＳトランジスタの構造を示す断
面図である。
【図３１】 従来のＭＯＳトランジスタ問題点を指摘す
る説明図である。
【符号の説明】
１ Ｓｉ基板、３ ゲート電極、９ ソース・ドレイン
領域、２０ ＳｉＯ2膜、２１，２３ ＨｆＳｉＯ2膜、
２２ ＨｆＯ2膜、２５，２６ 積層ゲート絶縁膜、Ａ
１ 高電圧動作領域、Ａ２ 低電圧動作領域、Ｑ１ 高
電圧用ＭＯＳトランジスタ、Ｑ２ 低電圧用ＭＯＳトラ
ンジスタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA01 DA02 DA06 DB01 DC01 EC01 EC07 EC11 ED02 ED03 EF02 EK01 EK05 FA07 FA16 FB02 FC13 FC19 5F048 AA00 AA05 AA08 AC01 AC03 BA01 BB04 BB06 BB07 BB08 BB11 BB13 BB16 BB17 BC05 BC06 BF06 BG14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板に作り込まれる絶縁ゲート
    型のトランジスタを含む半導体装置であって、 前記トランジスタは、 前記シリコン基板上に選択的に形成されたゲート絶縁膜
    を備え、前記ゲート絶縁膜下の前記シリコン基板の表面
    がチャネル領域として規定され、 前記ゲート絶縁膜上に形成されたポリシリコンからなる
    ゲート電極と、 前記シリコン基板の表面内に前記チャネル領域を挟んで
    形成された第１及び第２のソース・ドレイン領域とをさ
    らに備え、 前記ゲート絶縁膜は、シリコン酸化膜よりも誘電率が高
    い材質を含んで形成され、上層部、中央部、及び下層部
    からなり、 前記下層部は前記中央部に比べ前記シリコン基板との反
    応性が低く、 前記上層部は前記中央部に比べ前記ゲート電極との反応
    性が低いことを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記ゲート絶縁膜は、各々がシリコン酸化膜よりも誘電
    率が高い第１〜第３の高誘電体絶縁膜を有し、前記第１
    〜第３の高誘電体絶縁膜は第１〜第３の順で積層され、 前記下層部は前記第１の高誘電体絶縁膜を含み、前記中
    央部は前記第２の高誘電体絶縁膜を含み、前記上層部は
    前記第３の高誘電体絶縁膜を含む、半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置であって、 前記トランジスタは第１及び第２のトランジスタを含
    み、前記第１及び第２のトランジスタはそれぞれ前記ゲ
    ート絶縁膜、前記ゲート電極及び前記第１及び第２のソ
    ース・ドレイン領域を有し、 前記第１のトランジスタの前記ゲート絶縁膜の膜厚を前
    記第２のトランジスタの前記ゲート絶縁膜の膜厚より厚
    くしたことを特徴とする、半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置であって、 前記第１のトランジスタの前記ゲート絶縁膜は、絶縁膜
    と各々がシリコン酸化膜よりも誘電率が高い第１〜第３
    の高誘電体絶縁膜とを有し、前記絶縁膜、前記第１〜第
    ３の高誘電体絶縁膜の順で積層され、 前記第１のゲート絶縁膜の前記下層部は前記絶縁膜及び
    前記第１の高誘電体絶縁膜を含み、前記第１のゲート絶
    縁膜の前記中央部は前記第２の高誘電体絶縁膜を含み、
    前記第１のゲート絶縁膜の前記上層部は前記第３の高誘
    電体絶縁膜を含み、 前記第２のトランジスタの前記ゲート絶縁膜は、各々が
    シリコン酸化膜よりも誘電率が高い第４〜第６の高誘電
    体絶縁膜を有し、前記第４〜第６の高誘電体絶縁膜は第
    ４〜第６の順で積層され、 前記第２のゲート絶縁膜の前記下層部は前記第４の高誘
    電体絶縁膜を含み、前記第２のゲート絶縁膜の前記中央
    部は前記第５の高誘電体絶縁膜を含み、前記第２のゲー
    ト絶縁膜の前記上層部は前記第６の高誘電体絶縁膜を含
    む、半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置であって、 前記第１及び第４の高誘電体絶縁膜は同一材料で形成さ
    れ、 前記第２及び第５の高誘電体絶縁膜は同一材料で形成さ
    れ、 前記第３及び第６の高誘電体絶縁膜は同一材料で形成さ
    れる、半導体装置。
  6. 【請求項６】 シリコン基板に作り込まれる絶縁ゲート
    型のトランジスタを含む半導体装置の製造方法であっ
    て、 (a)前記シリコン基板上に選択的にゲート絶縁膜を形成
    するステップを備え、前記ゲート絶縁膜下の前記シリコ
    ン基板の表面がチャネル領域として規定され、 (b)前記ゲート絶縁膜上にポリシリコンからなるゲート
    電極を形成するステップと、 (c)前記シリコン基板の表面内に、前記チャネル領域を
    挟んで第１及び第２のソース・ドレイン領域を形成する
    ステップとをさらに備え、前記第１及び第２のソース・
    ドレイン領域、前記ゲート絶縁膜及び前記ゲート電極に
    よって前記トランジスタが規定され、 前記ゲート絶縁膜は、シリコン酸化膜よりも誘電率が高
    い材質を含んで形成され、上層部、中央部、及び下層部
    からなり、 前記下層部は前記中央部に比べ前記シリコン基板との反
    応性が低く、 前記上層部は前記中央部に比べ前記ゲート電極との反応
    性が低いことを特徴とする、半導体装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法で
    あって、 前記ゲート絶縁膜は、シリコン酸化膜よりも誘電率が高
    い第１〜第３の高誘電体絶縁膜を有し、 前記下層部は前記第１の高誘電体絶縁膜を含み、 前記中央部は前記第２の高誘電体絶縁膜を含み、 前記上層部は前記第３の高誘電体絶縁膜を含み、 前記ステップ(a)は、 (a-1)前記シリコン基板上に前記第１の高誘電体絶縁膜
    を形成するステップと、 (a-2)前記第１の高誘電体絶縁膜上に前記第２の高誘電
    体絶縁膜を形成するステップと、 (a-3)前記第２の高誘電体絶縁膜上に前記第３の高誘電
    体絶縁膜を形成するステップを含む、半導体装置の製造
    方法。
  8. 【請求項８】 請求項６記載の半導体装置の製造方法で
    あって、 前記トランジスタは、前記シリコン基板における第１及
    び第２の形成領域に形成される第１及び第２のトランジ
    スタを含み、前記第１及び第２のトランジスタはそれぞ
    れ前記ゲート絶縁膜、前記ゲート電極及び前記第１及び
    第２のソース・ドレイン領域を有し、 前記ステップ(a)は、 前記第１のトランジスタの前記ゲート絶縁膜の膜厚を前
    記第２のトランジスタの前記ゲート絶縁膜の膜厚より厚
    く形成するステップを含む、半導体装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体装置の製造方法で
    あって、 前記第１のトランジスタの前記ゲート絶縁膜は、絶縁膜
    とシリコン酸化膜よりも誘電率が高い第１〜第３の高誘
    電体絶縁膜とを有し、 前記第１のゲート絶縁膜の前記下層部は前記絶縁膜及び
    前記第１の高誘電体絶縁膜を含み、前記第１のゲート絶
    縁膜の前記中央部は前記第２の高誘電体絶縁膜を含み、
    前記第１のゲート絶縁膜の前記上層部は前記第３の高誘
    電体絶縁膜を含み、 前記第２のトランジスタの前記ゲート絶縁膜はシリコン
    酸化膜よりも誘電率が高い第４〜第６の高誘電体絶縁膜
    を有し、 前記第２のゲート絶縁膜の前記下層部は前記第４の高誘
    電体絶縁膜を含み、前記第２のゲート絶縁膜の前記中央
    部は前記第５の高誘電体絶縁膜を含み、前記第２のゲー
    ト絶縁膜の前記上層部は前記第６の高誘電体絶縁膜を含
    み、 前記ステップ(a)は、 (a-1)前記第１の形成領域上に絶縁膜を形成するステッ
    プと、 (a-2)前記絶縁膜上に前記第１の高誘電体絶縁膜を形成
    するステップと、 (a-3)前記第１の高誘電体絶縁膜上に前記第２の高誘電
    体絶縁膜を形成するステップと、 (a-4)前記第２の高誘電体絶縁膜上に前記第３の高誘電
    体絶縁膜を形成するステップと、 (a-5)前記第２の形成領域上に前記第４の高誘電体絶縁
    膜を形成するステップと、 (a-6)前記第４の高誘電体絶縁膜上に前記第５の高誘電
    体絶縁膜を形成するステップと、 (a-7)前記第５の高誘電体絶縁膜上に前記第６の高誘電
    体絶縁膜を形成するステップと含む、半導体装置の製造
    方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    であって、 前記第１及び第４の高誘電体絶縁膜は同一材料で形成さ
    れ、 前記第２及び第５の高誘電体絶縁膜は同一材料で形成さ
    れ、 前記第３及び第６の高誘電体絶縁膜は同一材料で形成さ
    れ、 前記ステップ(a-2)及び(aー5)は同時に実行され、 前記ステップ(a-3)及び(aー6)は同時に実行され、 前記ステップ(a-4)及び(aー7)は同時に実行される、半導
    体装置の製造方法。
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