KR20000050488A - 듀얼 게이트 구조를 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
듀얼 게이트 구조를 갖는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 제1 절연층을 형성한다. 제1 절연층의 상부에 화학 기상 증착 방법으로 제2 절연층을 한다. 결과물에 질소를 이온주입하고 열처리를 실시하여 질소가 제1 절연층과 반도체 기판의 계면에 파일-업되도록 한다. 제1 및 제2 절연층을 제거한 후, 결과물의 상부에 게이트 절연층을 형성한다. 제2 절연층에 의해 질소의 이온주입으로 인한 반도체 기판의 손상을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 듀얼 게이트(dual gate) 구조에서 보론(boron) 침투에 의한 게이트 산화막의 열화를 방지할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로의 기술이 발달함에 따라, 칩은 고집적화되고 디자인 사이즈는 축소하려는 노력이 진행되고 있다. 특히, 집적도를 증가시키기 위하여 전체적으로 셀의 사이즈가 감소되면서 소자형성영역, 즉 액티브 영역이 줄어들게 되었고 이에 따라, 액티브 영역에 형성되는 트랜지스터의 게이트 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었고, 고속 동작을 구현하기 위하여 게이트 절연막의 두께가 점차 감소되고 있다. 이와 같이 게이트 길이가 작아지게 되면, 쇼트-채널 효과(short channel effect)로 인한 문턱 전압(threshold voltage)의 변화가 심해질 뿐만 아니라 동일 칩 내에서 게이트 길이의 변화가 크게 나타나는 문제가 있다.
특히 게이트 길이가 작아지면 p-채널 모스 트랜지스터의 쇼트-채널 효과가 더욱 심해지므로 n-채널 모스 트랜지스터에는 n형 게이트를 사용하고 p-채널 모스 트랜지스터에는 p형 게이트를 사용하는 듀얼 게이트 구조를 적용하게 된다. 일반적으로, 듀얼 게이트 구조에서 p-채널 모스 트랜지스터의 게이트를 p형으로 도핑시키기 위하여 보론 또는 BF2를 이온주입한다. 그러나, 게이트 산화막의 두께가 점점 감소함에 따라 후속 열처리 공정에 의해 p형 게이트에 도핑되어 있던 보론이 게이트 산화막으로 침투(penetration)하여 게이트 산화막의 특성을 열화시키는 문제가 발생한다. 심할 경우, 채널 영역으로까지 보론이 침투되어 p-채널 모스 트랜지스터의 전기적 특성이 열화된다.
이러한 문제를 해결하기 위하여 게이트 산화막의 성장시 질소(nitrogen)를 도핑시키는 방법이 제안되었으며, 이를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 실리콘 기판(10)의 상부에 열산화 공정으로 버퍼 산화막(12)을 형성한 후, 트랜지스터의 문턱전압 조절용 이온주입 및 웰(well) 이온주입(14)을 실시한다.
도 2를 참조하면, 버퍼 산화막(12)을 습식 식각 방법으로 제거한 후, 기판(10)의 상부에 열산화 공정으로 게이트 산화막(16)을 형성한다. 이때, N2O, NH3, 또는 NO 등의 가스를 이용하여 질소를 게이트 산화막(16) 내에 도핑시킨다. 이어서, 결과물의 상부에 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝하여 게이트(18)를 형성한다.
상술한 종래 방법에 의하면, 게이트 산화막의 두께가 50Å 이하로 작아질 경우 산화막의 성장시 질소를 충분한 농도로 도핑시키는데 한계가 있다.
또한, 도시하지는 않았으나, 종래의 다른 방법에 의하면 버퍼 산화막이 형성되어 있는 실리콘 기판에 문턱전압 조절용 이온주입 및 웰 이온주입을 실시한 후 질소를 이온주입한다. 이때, 기 이온주입된 불순물층 내에 질소가 분포되도록 약 25keV의 에너지로 질소를 이온주입한다. 이어서, 버퍼 산화막을 제거한 후 게이트 산화막을 성장시키면 기판 내에 혼입(incorporation)되어 있던 질소가 게이트 산화막 내로 확산되어 후속 열처리에 의한 보론 침투를 최소화시킨다. 그러나, 이 방법은 이온주입에 의해 실리콘 기판의 표면이 손상되는 문제를 유발한다. 또한, 실리콘 기판 내의 질소에 의해 기생 저항이 증가하는 문제가 발생한다.
따라서, 본 발명의 목적은 듀얼 게이트 구조에서 보론 침투에 의한 게이트 산화막의 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 및 도 2는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100 : 반도체 기판102 : 제1 절연층
106 : 제2 절연층108 : 질소 이온주입
110 : 게이트 산화막112 : 게이트
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 제2 절연층을 형성하는 단계; 상기 결과물에 질소를 이온주입하고 열처리를 실시하여 상기 질소가 제1 절연층과 반도체 기판의 계면에 파일-업(file-up)되도록 하는 단계; 상기 제1 및 제2 절연층을 제거하는 단계; 및 상기 결과물의 상부에 게이트 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 제1 절연층 및 제2 절연층 내에 질소의 대부분이 존재하도록 5∼200keV의 에너지로 질소를 이온주입한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 절연층을 형성하는 단계; NO, N2O 또는 NH3가스를 이용한 열처리를 실시하여 질소가 상기 절연층과 반도체 기판의 계면에 파일-업되도록 하는 단계; 상기 절연층을 제거하는 단계; 및 상기 결과물의 상부에 게이트 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)의 상부에 열산화 공정으로 제1 절연층(102)을 형성한 후, 트랜지스터의 문턱전압 조절용 이온주입 및 웰 이온주입(104)을 실시한다.
도 4를 참조하면, 결과물의 상부에 화학 기상 증착 방법에 의해 제2 절연층(106)을 30∼2000Å의 두께로 형성한다. 이때, 제2 절연층(106)은 대기압 화학 기상 증착(APCVD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 증대 화학 기상 증착(PECVD) 방법으로 형성할 수 있다. 바람직하게는, 제2 절연층(106)을 900℃ 이하의 온도에서 형성하여 기 이온주입된 불순물층의 변화를 최소화한다.
이어서, 제2 절연층(106)이 형성되어 있는 결과물에 질소(108)를 이온주입한다. 바람직하게는, 대부분의 질소가 제1 절연층(102) 및 제2 절연층(106) 내에 존재하도록 5∼200keV의 에너지로 질소(108)를 이온주입한다.
계속해서, 열처리를 실시하여 이온주입된 질소가 제1 절연층(102)과 기판(100)과의 계면에 파일-업되도록 한다. 바람직하게는, 반응로(furnace) 열처리의 경우 950℃ 이하의 온도에서 수행하며, 고속 열처리(RTP)의 경우 1100℃ 이하의 온도에서 수행한다.
도 5를 참조하면, 제1 절연층(102) 및 제2 절연층(106)을 습식 식각 방법으로 제거한 후, 기판(100)의 상부에 열산화 공정으로 게이트 산화막(110)을 형성한다. 게이트 산화막(110)의 성장시 기판(100)의 표면에 파일-업되었던 질소가 게이트 산화막(110) 내로 확산되어 후속하는 열처리시 보론의 침투를 방지한다. 이때, N2O, NH3, 또는 NO 등의 가스를 이용하여 질소를 게이트 산화막(110) 내에 도핑시킴으로써 질소 농도를 극대화시킬 수 있다. 게이트 산화막(110)에 질소를 도핑하는 공정은 반응로에서 진행할 때에는 950℃ 이하의 온도에서 실시하고, 고속 열처리 설비에서 진행할 때에는 1100℃ 이하의 온도에서 실시하는 것이 바람직하다.
이어서, 결과물의 상부에 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝하여 게이트(112)를 형성한다.
도 6은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 기판(200)의 상부에 열산화 공정으로 절연층(202)을 형성한 후, 트랜지스터의 문턱전압 조절용 이온주입 및 웰 이온주입(204)을 실시한다. 이어서, N2O, NH3, 또는 NO 등의 가스를 이용한 도핑 공정으로 질소를 절연층(202)과 기판(200)의 계면에 파일-업시킨다. 바람직하게는, 이 도핑 공정은 반응로에서는 950℃ 이하의 온도에서 진행하고, 고속 열처리 설비에서는 1100℃ 이하의 온도에서 진행한다.
이어서, 절연층(202)을 습식 식각 방법으로 제거한 후, 상술한 제1 실시예와 동일한 방법으로 게이트 산화막 및 게이트를 형성한다.
상술한 바와 같이 본 발명에 의하면, 소자 형성을 위한 이온주입시 버퍼층으로 사용되는 제1 절연층의 상부에 제2 절연층을 적층한 후 질소를 이온주입하고 열처리를 실시한다. 따라서, 제2 절연층에 의해 질소의 이온주입으로 인한 반도체 기판의 손상을 방지할 수 있으며, 대부분의 질소가 제1 및 제2 절연층 내에 존재하도록 이온주입되므로 기판 내에서 질소에 의해 기생 저항이 증가하는 문제를 해결할 수 있다.
또한, 게이트 산화막의 성장 전에 버퍼층으로 사용되는 절연층에 질소를 도핑시킴으로써 게이트 산화막의 두께가 50Å 이하로 작아지더라도 게이트 산화막 내의 질소 농도를 충분히 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 기판의 상부에 제1 절연층을 형성하는 단계;상기 제1 절연층의 상부에 화학 기상 증착 방법으로 제2 절연층을 형성하는 단계;상기 결과물에 질소를 이온주입하고 열처리를 실시하여 상기 질소가 제1 절연층과 반도체 기판의 계면에 파일-업되도록 하는 단계;상기 제1 및 제2 절연층을 제거하는 단계; 및상기 결과물의 상부에 게이트 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 질소를 이온주입하는 단계에서 제1 절연층 및 제2 절연층 내에 상기 질소의 대부분이 존재하도록 5∼200keV의 에너지로 질소를 이온주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 상부에 절연층을 형성하는 단계;NO, N2O 또는 NH3가스를 이용한 열처리를 실시하여 질소가 상기 절연층과 반도체 기판의 계면에 파일-업되도록 하는 단계;상기 절연층을 제거하는 단계; 및상기 결과물의 상부에 게이트 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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1999
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