KR100426482B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 플로팅 게이트로 사용되는 제 1 폴리실리콘막을 증착한 후 질소 이온을 주입하여 제 1 폴리실리콘막의 표면을 비정질화 및 오염시켜 식각 공정 이후 실시되는 열처리 공정에 의한 유전체막내의 산화막의 두께 증가를 억제함으로써 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시켜 게이트 커플링비를 증가시킬 수 있고, 이에 따라 프로그램 또는 소거 속도를 향상시켜 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 플로팅 게이트로 사용되는 제 1 폴리실리콘막을 증착한 후 질소 이온을 주입하여 제 1 폴리실리콘막의 표면을 비정질화 및 오염시켜 식각 공정 이후 실시되는 열처리 공정에 의한 유전체막내의 산화막의 두께 증가를 억제함으로써 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시켜 게이트 커플링비를 증가시킬 수 있고, 이에 따라 프로그램 또는 소거 속도를 향상시켜 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
플래쉬 메모리 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 구조의 게이트 전극이 형성되고, 반도체 기판상의 소정 영역에 접합 영역이 형성되어 제조되는데, 그 제조 공정을 설명하면 다음과 같다.
반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 1 폴리실리콘막 및 터널 산화막을 패터닝한다. 제 1 폴리실리콘막은 도프트 폴리실리콘막을 증착하거나 언도프트 폴리실리콘막을 증착한 후 POCl2를 도핑하여 형성한다. 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 질화막을 형성한 후 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 질화막, 텅스텐 실리사이드막, 제 2 폴리실리콘막 및 유전체막을 패터닝한다. 유전체막은 하부 산화막, 질화막 및 상부 산화막을 적층하여 형성하며, 제 2 폴리실리콘막은 도프트 폴리실리콘막을 증착하거나 언도프트 폴리실리콘막을 증착한 후 POCl2를 도핑하여 형성한다. 그리고, 질화막을 마스크로 자기정렬 식각 공정을 실시하여 제 1 폴리실리콘막 및 터널 산화막을 식각한다. 이에 의해 플로팅 게이트와 콘트롤 게이트가 적층된 스택 구조의 게이트 전극이 형성된다. 그리고, 저농도 불순물 이온 주입 공정을 실시하고 스택 게이트 측벽에 스페이서를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판상의 소정 영역에 접합 영역을 형성한다.
상기와 같은 공정으로 플래쉬 메모리 셀을 제조할 경우 스택 게이트를 형성하기 위한 식각 공정에서 발생된 식각 손상을 보상하고, 저농도 불순물 이온이 활성화되도록 열처리 공정을 실시하게 된다. 그런데, 열처리 공정을 실시할 때 유전체막의 하부 및 상부 산화막이 산화되어 유전체막의 두께가 증가하는 스마일링(smiling) 현상이 발생된다. 유전체막의 두께가 증가함에 따라 게이트 바이어스를 인가할 때 캐패시턴스가 저하되어 게이트 커플링비(gate coupling ratio)가 작아지고, 이에 따라 소거 속도가 저하되어 소자의 특성이 열화되는 문제점을 가지고 있다.
본 발명의 목적은 스택 게이트를 형성하기 위한 식각 공정을 실시한 후 식각손상을 보상하기 위한 열처리 공정에서 유전체막내의 산화막의 두께 증가를 억제할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 커플링비를 증가시켜 프로그램 및 소거 속도를 증가시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명에서는 플로팅 게이트를 형성하기 위한 제 1 폴리실리콘막을 증착한 후 질소 이온 주입 공정을 실시함으로써 제 1 폴리실리콘막 표면을 비정질화 및 오염(contamination)시켜 게이트를 형성하기 위한 식각 공정에서 게이트 측벽의 손상과 유전체막 및 터널 산화막의 손실을 보상하기 위해 실시하는 열처리 공정시에 유전체막내의 산화막의 비대한 산화를 억제하여 유전체막의 두께 증가를 제어함으로써 게이트 커플링비를 증가시키고 소거 속도를 개선하여 소자의 동작 속도를 향상시킨다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 터널 산화막 14 : 제 1 폴리실리콘막
15 : 질소층 16 : 유전체막
17 : 제 2 폴리실리콘막 18 : 텅스텐 실리사이드막
19 : 질화막 20 : 스페이서
21 : 접합 영역
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제 1 폴리실리콘막에 질소 이온 주입 공정을 실시하여 상기 제 1 폴리실리콘막 표면을 질화시키는 단계와, 상기 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 질화막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와, 상기 반도체 기판상의 소정 영역에 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11)상의 소정 영역에 얕은 깊이의 트렌치를 형성한 후 절연막을 매립하여 소자 분리막(12)을 형성한다. 그리고, 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 형성한다. 상기에서 터널 산화막(12)을 형성하기 전에 세정 공정을 실시하는데, 50:1로 희석된 HF 용액과 SC-1(NH4OH/H2O2/H20) 용액을 이용하여 실시하거나 100:1 또는 300:1로 혼합된 BOE 용액과 SC-1(NH4OH/H2O2/H2O) 용액을 이용하여 실시한다. 터널 산화막(13)은 반도체 기판(11)과의 계면 결함 밀도를 최소화시키기 위해 습식 산화 공정으로 형성하는데, 750∼800℃의 온도에서 산화 공정을 실시한 후 900∼910℃의 온도에서 질소를 이용한 열처리 공정을 20∼30분동안 실시하여 형성한다. 또한, 제 1 폴리실리콘막 (14)은 560∼620℃의 온도와 0.1∼3Torr의 압력에서 SiH4가스와 PH3가스를 이용한 LPCVD 방식으로 형성함으로써 작은 그레인 사이즈를 구현한다. 그리고, 제 1 폴리실리콘막(14)은 600∼1500Å의 두께로 형성하며, 이때 인의 농도가1.5E20∼3E20atoms/cc 정도 되도록 한다.
도 1(b)를 참조하면, 제 1 폴리실리콘막(14)에 질소 이온 주입 공정을 실시한다. 이에 의해 제 1 폴리실리콘막(14)의 상부 표면이 비정질화 및 오염되어 수Å 정도의 얇은 질소층(15)이 형성된다. 질소 이온 주입 공정은 1∼10keV의 저에너지를 이용하여 실시하며, 이때의 도우즈량은 5E14∼5E15ions/㎠ 정도로 한다. 한편, 질소 이온 주입 공정은 0∼45°의 틸트(tilt)를 갖도록 실시한다.
도 1(c)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝한다. 그리고, 자연 산화막 및 파티클을 제거하기 위한 세정 공정을 실시한 후 전체 구조 상부에 유전체막(16), 제 2 폴리실리콘막(17), 텅스텐 실리사이드막(18) 및 질화막(19)을 순차적으로 형성한다. 세정 공정은 50:1 또는 100:1로 희석된 HF 용액과 SC-1(NH4OH/H2O2/H2O) 용액을 이용하여 실시한다. 유전체막(16)은 하부 산화막, 질화막 및 상부 산화막을 적층하여 형성하는데, 하부 및 상부 산화막은 부분적인 우수한 내압과 TDDV(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 이용하여 형성하고, 질화막은 DCS(SiH2Cl2)와 NH3가스를 이용하여 형성한다. 하부 및 상부 산화막은 600∼700℃의 온도를 유지하는 반응로에 웨이퍼를 로딩한 후 반응로의 온도를 810∼850℃를 상승시키고 압력을 0.1∼3Torr로 유지한 상태에서 LPCVD 방법을 이용하여 35∼60Å의 두께로 증착한다. 또한, 질화막(16)은 0.1∼3Torr의 압력과 650∼800℃의 온도를 유지한 상태에서 LPCVD 방법을 이용하여50∼65Å의 두께로 증착한다. 한편, 유전체막(16)을 형성한 후 유전체막의 질(quality)를 향상시키고 각 층의 인터페이스(interface)를 강화하기 위하여 습식 산화 방법으로 750∼800℃의 온도에서 스팀 어닐(steam anneal)을 실시한다. 스팀 어닐은 모니터링 웨이퍼로 사용되는 베어 실리콘 웨이퍼(bare Si wafer)가 150∼300Å 정도로 산화되는 조건으로 실시한다. 상기 유전체막(16) 형성 공정과 스팀 어닐은 각 공정간 지연 시간이 수시간 이내의 no time delay 공정을 진행하여 자연 산화막 또는 불순물에 의한 오염을 방지한다. 제 2 폴리실리콘막(17)은 이후 증착되는 텅스텐 실리사이드막(18)을 증착할 때 유전체막(16)에 치환고용되어 산화막의 두께를 증가시킬 수 있는 불소의 확산을 방지하기 위해 도프트 비정질 실리콘막 및 언도프트 비정질 실리콘막의 이중 구조로 형성하는데, 이들은 텅스텐 실리사이드막(18)을 형성한 이후에 고온에서 진행되는 공정에 의해 결정화된다. 여기서, 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막은 1:2∼6:1의 두께 비율로 전체 두께가 500∼1000Å 정도되도록 증착한다. 상기 도프트 비정질 실리콘막 및 언도프트 비정질 실리콘막은 510∼550℃의 온도와 0.1∼3Torr의 압력에서 증착하는데, SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 도프트 비정질 실리콘막을 증착하고, 이후 PH3가스의 유입을 중단시켜 연속적으로 언도프트 비정질 실리콘막을 증착한다. 텅스텐 실리사이드막(18)은 낮은 불소 함유량과 낮은 포스트 어닐 스트레스 및 우수한 접착 강도를 갖는 SiH4또는 DCS(SiH2Cl2)와 WF6를 이용하여 300∼500℃의 온도에서 적절한 스텝커버러지를 구현하며, 면저항을 최소화시킬 수 있도록 2.0∼2.8 정도의 화학적 양론비를 갖도록 성장시킨다.
도 1(d)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 질화막(19), 텅스텐 실리사이드막(18), 제 2 폴리실리콘막(17) 및 유전체막 (16)을 패터닝한다. 그리고, 질화막(19)을 마스크로 이용한 자기정렬 식각 공정으로 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트를 형성한다. 그리고, 저농도 불순물 이온 주입 공정을 실시한 후 스택 게이트 측벽의 식각 손상을 보상하고 불순물 이온의 활성화를 위해 재산화 공정을 실시한다. 그리고, 스택 게이트 측벽에 스페이서(20)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상의 소정 영역에 접합 영역(21)을 형성한다.
상기와 같이 제 1 폴리실리콘막을 증착한 후 질소 이온 주입 공정을 실시하여 제 1 폴리실리콘막의 표면에 얇은 질소층을 형성하면, 스택 게이트를 형성하기 위한 식각 공정을 실시한 후 식각 손상을 보상하기 위한 열처리 공정에서 유전체막내의 산화막의 두께가 증가되지 않는다. 이에 따라 게이트 커플링비가 증가하여 소거 속도를 향상시킬 수 있다.
예를들어 제 1 폴리실리콘막을 600Å의 두께로 증착한 후 3KeV의 에너지에서 질소 이온을 3.0E15ions/㎠의 도우즈량으로 이온 주입한 경우 0.35/0.2㎛ 셀과 0.3/0.2㎛ 셀의 게이트 커플링비는 각각 0.59 및 0.63으로 질소 이온을 주입하지 않은 경우 각 셀의 게이트 커플링비가 각각 0.55 및 0.58에 비해 0.04∼0.05 정도증가한다. 이때, 스택 게이트의 식각 손상을 보상하기 위한 산화 공정과 저농도 불순물 이온의 활성화를 위한 산화 공정은 각각 50Å과 100Å의 두께로 산화막이 성장되도록 실시한다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트로 사용되는 제 1 폴리실리콘막을 증착한 후 질소 이온을 주입하여 제 1 폴리실리콘막의 표면을 비정질화 및 오염시켜 식각 공정 이후 실시되는 열처리 공정에서 유전체막내의 산화막의 두께 증가를 억제함으로써 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시켜 게이트 커플링비를 증가시킬 수 있다. 이에 따라 프로그램 또는 소거 속도가 향상되며 소자의 동작 속도가 향상됨으로써 소자의 특성이 개선된다. 또한, 0.25㎛급 이상의 고집적 플래쉬 메모리 소자의 셀을 구현하기 위해 필수적이며, 복잡한 공정 및 장비의 추가 소요 없이 기존의 이온 주입 장비와 공정을 이용하여 하나의 공정만을 추가함으로써 소자의 특성 개선 및 수율 향상이 기대된다.
Claims (15)
- 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계;상기 제 1 폴리실리콘막에 질소 이온 주입 공정을 실시하여 상기 제 1 폴리실리콘막 표면을 비정질화 및 오염시키는 단계;상기 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 패터닝하는 단계;전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 질화막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계; 및상기 반도체 기판상의 소정 영역에 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 560 내지 620℃의 온도와 0.1 내지 3Torr의 압력에서 SiH4가스와 PH3가스를 이용한 LPCVD 방식으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 도핑된 인의 농도가 1.5E20 내지 3E20atoms/cc인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 질소 이온 주입 공정은 1 내지 10keV의 에너지와 5E14 내지 5E15ions/㎠의 도우즈량으로 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 질소 이온 주입 공정은 0 내지 45°의 틸트를 갖도록 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막은 하부 산화막, 질화막 및 상부 산화막을 적층하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 6 항에 있어서, 상기 하부 산화막은 810 내지 850℃의 온도와 0.1 내지3Torr의 압력에서 DCS(SiH2Cl2)와 N2O 가스를 이용한 LPCVD 방법을 이용하여 35 내지 60Å의 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 6 항에 있어서, 상기 질화막은 650 내지 800℃의 온도와 0.1 내지 3Torr의 압력에서 DCS(SiH2Cl2)와 NH3가스를 이용한 LPCVD 방법을 이용하여 50 내지 65Å의 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 6 항에 있어서, 상기 상부 산화막은 810 내지 850℃의 온도와 0.1 내지 3Torr의 압력에서 DCS(SiH2Cl2)와 N2O 가스를 이용한 LPCVD 방법을 이용하여 35 내지 60Å의 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막을 형성한 후 750 내지 800℃의 온도에서 스팀 어닐을 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 10 항에 있어서, 상기 스팀 어닐은 베어 실리콘 웨이퍼가 150 내지 300Å의 두께로 산화되는 조건으로 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 도프트 비정질 실리콘막 및 언도프트 비정질 실리콘막의 이중 구조로 형성하고 이후 공정에서 결정화되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 12 항에 있어서, 상기 도프트 비정질 실리콘막 및 상기 언도프트 비정질 실리콘막은 1:2 내지 6:1의 비율로 전체 두께가 500 내지 1000Å가 되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 12 항에 있어서, 상기 도프트 비정질 실리콘막은 510 내지 550℃의 온도와 0.1 내지 3Torr의 압력에서 SiH4가스 또는 Si2H6가스와 PH3가스를 이용하여 형성하고, 상기 언도프트 비정질 실리콘막은 상기 조건에서 PH3가스의 유입을 중단시켜 연속적으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 300 내지 500℃의 온도에서 SiH4가스 또는 DCS(SiH2Cl2) 가스와 WF6가스를 이용하여 2.0 내지 2.8의 화학적 양론비를 갖도록 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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