KR20030046207A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 73
- 230000008569 process Effects 0.000 claims abstract description 53
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims abstract description 7
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 37
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 12
- 238000010405 reoxidation reaction Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 스택 게이트를 형성한 후 재산화 공정을 실시하여 스택 게이트 측면 및 반도체 기판 상부에 산화막을 형성하고, 질소 이온 주입 공정을 실시하여 반도체 기판 상부의 산화막은 질화막으로 변화되도록 하고, 스택 게이트 측벽의 산화막은 질소 리치 산화막으로 변화되도록 한 후 접합 영역을 형성하고 급속 열처리 공정을 실시함으로써 리텐션 특성 및 문턱 전압의 변화를 방지할 수 있는 플래쉬 메모리 셀의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 스택 게이트를 형성한 후 재산화 공정을 실시하여 스택 게이트 측면 및 반도체 기판 상부에 산화막을 형성하고, 질소 이온 주입 공정을 실시하여 반도체 기판 상부의 산화막은 질화막으로 변화되고, 스택 게이트 측벽의 산화막은 질소 리치 산화막으로 변화되도록 한 후 접합 영역을 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
플로팅 게이트와 콘트롤 게이트가 유전체막에 의해 절연된 게이트 구조를 갖는 플래쉬 메모리 소자는 핫 캐리어 인젝션(hot carrier injection)을 이용하여 플로팅 게이트에 전하를 저장한다. 그런데, 폴리실리콘막으로 형성되는 플로팅 게이트는 넓은 범위의 온도 변화와 동작 전압에 의해 저장된 전하의 보전을 유지할 수 없는 리텐센 페일(retention fail) 문제를 유발한다. 리텐션 페일은 주로 산화막의 결함에 의해 유발되는데, 산화막의 결함은 주로 계면 장벽(interface barrier) 높이의 감소로 인한 전자(electron)의 누설에 의해 발생된다. 또한, 전자의 누설은 전극을 형성하기 위한 식각 공정 이후에 유전체막으로 사용되는 ONO막의 식각 손상에 의해 주로 발생된다. 이러한 식각 손상을 극복하기 위해 고온 열 공정을 이용한 산화 공정을 실시한다. 그리고, 산화 공정을 실시한 후 접합 영역을 형성하기 위한 이온 주입 공정을 실시한다. 그런데, 이온 주입 공정을 실시할 때 전극 전면에 형성된 산화막에 이온 주입에 의한 도펀트 차지에 의하여 게이트 산화막의 질이 저하된다. 또한, 플래쉬 메모리 셀의 특성상 프로그램은 고전압을 이용하여 실시하는데, 접합 영역에서 펀치 마진(punch margin)의 확보와 다량의 셀 전류를 동시에 요구하고 있다. 그러나, 이러한 고온 산화에 의해 접합 영역이 증가함으로써 다량의 핫 캐리어 인젝션을 이용하여 프로그램을 실시하는 플래쉬 메모리 소자에서 프로그램 속도의 저하와 셀 전류를 감소시키는 원인이 되기도 한다.
본 발명의 목적은 리텐션 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 프로그램 속도 및 셀 전류가 감소되지 않는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 문턱 전압 조절 이온의 천이를 방지하여 문턱 전압이 변화되지 않도록 하는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명에서는 전극을 형성하기 위한 식각 공정을 실시할 때 식각 손상으로 하부 산화막, 질화막 및 상부 산화막으로 구성된 유전체막의 질이 저하되는 문제를 보상하기 위해 재산화 공정을 실시하여 산화막의 질을 확보한다. 그리고, 스택 게이트 측면 및 반도체 기판 상부에 재산화 공정에 의해 산화막을 형성한 후 질소 이온 주입 공정을 통하여 스택 게이트 측면의 산화막을 질소 리치 산화막으로 변화시키고, 반도체 기판 상부의 산화막을 산화막을 질화시켜 질화막으로 변화시킨다. 이는 이온 주입 에너지에 의한 직진성을 확보함으로써 가능하도록 한다. 또한, 기존의 고온 퍼니스 어닐을 통한 이온 주입된 불순물의 활성화에서 고온에 접합 영역이 노출되기 때문에 발생하는 문턱 전압의 변화와 접합 영역의 TED(Transient Enhanced Diffustion)를 후속 급속 열공정만으로 억제 조절할 수 있다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판12 : 소자 분리막
13 : 터널 산화막14 : 제 1 폴리실리콘막
15 : 유전체막16 : 제 2 폴리실리콘막
17 : 텅스텐 실리사이드막18 : 산화막
19 : 질화막20 : 질소 리치 산화막
21 : 접합 영역
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판 상부의 소정 영역에 터널 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막을 적층하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와, 산화 공정을 실시하여 상기 스택 게이트 측면 및 상기 반도체 기판 상부에 산화막을 형성하는 단계와, 질소 이온 주입 공정을 실시하여 상기 반도체 기판 상부에 형성된 산화막을 질화막으로 변화시키고, 상기 스택 게이트 측면에 형성된 산화막을 실리콘 리치 산화막으로 변화시키는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11)상의 소정 영역에 소자 분리막(12)을형성하여 액티브 영역 및 필드 영역을 확정한다. 반도체 기판(11)에 트리플 웰을 형성하기 위한 불순물 이온 주입 공정을 실시한 후 문턱 전압을 조절하기 위한 불순물 이온 주입 공정을 실시한다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 형성한 후 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝한다. 전체 구조 상부에 유전체막(15)을 형성한 후 그 상부에 제 2 폴리실리콘막(16) 및 텅스텐 실리사이드막(17)을 형성한다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 텅스텐 실리사이드막(17), 제 2 폴리실리콘막(16), 유전체막(15), 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝한다. 이에 의해 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트가 형성된다. 상기에서, 터널 산화막(13)은 750∼800℃의 온도에서 습식 산화 공정으로 형성하고, 900∼910℃의 온도에서 질소(N2)를 이용하여 20∼30분 동안 열처리 공정을 실시하여 형성한다. 또한, 제 1 폴리실리콘막(14)은 SiH4가스와 PH3가스 또는 Si2H6가스와 PH3가스를 이용하여 500∼620℃ 정도의 온도와 0.1∼1Torr의 압력에서 형성하며, 인(P)의 농도가 1.0E20∼3.0E20atoms/cc 정도가 되도록 형성한다. 그리고, 유전체막(15)은 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO 구조로 형성한다. 하부 산화막 및 상부 산화막은 810∼850℃의 온도와 1∼3Torr의 압력에서 DCS(SiH2Cl2) 가스와 N2O 가스 또는 DCS 가스와 NO 가스를 소오스 가스로 이용한 LPCVD 방법으로 증착한다. 질화막은 810∼850℃의 온도와 1∼3Torr의 압력에서 Si3N4가스와 N2O 가스 또는Si3N4가스와 NO 가스를 소오스 가스로 이용한 LPCVD 방법으로 증착한다. 한편, 제 2 폴리실리콘막(16)은 530∼550℃의 온도와 1Torr 이하의 압력에서 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH2가스를 이용한 LPCVD 방법으로 증착한다.
도 1(b)를 참조하면, 재산화 공정을 실시하여 산화막(18)을 형성한다. 산화막(18)은 600∼750℃의 온도와 5∼10Torr의 압력에서 산소(O2) 가스를 이용하여 30∼100Å의 두께로 형성한다. 이에 의해 스택 게이트를 구성하는 터널 산화막(13), 제 1 폴리실리콘막(14), 유전체막(15) 및 제 2 폴리실리콘막(16)의 측면과 반도체 기판(11) 상부에 산화막(18)이 형성된다. 한편, 텅스텐 실리사이드막(17) 측면 및 상부면은 산화막(18)이 형성되지 않는다.
도 1(c)를 참조하면, 전면에 질소(N2) 이온 주입 공정을 실시한다. 이에 의해 반도체 기판(11) 상부에 형성된 산화막(18)은 질화되어 질화막(19)으로 변화되고, 스택 게이트 측면의 산화막(18)은 질소 리치 산화막(20)으로 변화된다. 질소 이온 주입 공정은 300eV∼2KeV의 에너지로, 5E14∼5E15ions/㎠의 도우즈량으로 주입하며, 빔(beam)의 직진성을 향상시키기 위하여 이온 주입 공정을 실시할 때 틸트(tilt)와 장비내의 트위스트(twist)를 0°로 유지한다.
도 1(d)를 참조하면, 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상의 소정 영역에 접합 영역(21)을 형성한다. 접합 영역(21)을 형성하기 위한 불순물 이온 주입 공정은 비소(As) 또는 인(P)을 이용하여 실시한다. 그리고, 이온 주입에너지는 다량의 셀 전류를 얻기 위하여 깊은 접합을 요구함으로써 비소의 경우 20∼50KeV의 에너지로, 인의 경우 15∼40KeV의 에너지로 실시한다. 또한, 1E14∼1E16의 양으로 불순물 이온을 주입한다. 이때, 폴리실리콘막 측면의 이온 주입에 의한 손상을 방지하기 위해 0°의 경사를 갖도록 실시한다. 이후 접합 영역(20)을 형성하기 위해 주입된 불순물 이온에 의한 손상을 제거하고, 게이트 전극을 형성하기 위한 식각 공정에서 발생된 폴리실리콘막의 식각 손상을 제거하기 위해 급속 열처리 공정을 실시한다. 급속 열처리 공정은 N형 불순물의 용해도(solubitity)를 고려하여 1000∼1200℃의 온도에서 질소 분위기로 실시하며, 램프업은 200℃/sec로 한다.
상술한 바와 같이 본 발명에 의하면 스택 게이트를 형성한 후 재산화 공정을 실시하여 식각 공정에 의한 손상을 산화막을 성장시켜 보상할 수 있고, 스택 게이트 측면에 질소 리치 산화막을 형성하여 접합 영역을 형성하기 위한 이온 주입 공정을 실시할 때 폴리실리콘에 불순물이 유입되어 발생되는 폴리실리콘막의 붕괴(degradation)를 방지할 수 있다. 그리고, 반도체 기판 상부에 형성된 산화막을 질화막으로 변화시킨 후 접합 영역을 형성하기 위한 이온 주입 공정을 실시하므로 얕은 접합 영역의 형성을 가능하게 하여 핫 캐리어 인젝션 방법을 이용하는 플래쉬 메모리 소자의 프로그램 특성을 향상시킬 수 있다. 또한, 급속 열처리 공정을 실시하여 게이트를 형성하기 위한 식각 공정에서 발생된 식각 손상을 최소화할 수있고, 퍼니스(furnace)등과 같은 장시간의 후속 열처리 공정에서 발생되는 문턱 전압의 변화를 최소화할 수 있으며, 공정을 단순화시킬 수 있다.
Claims (14)
- 반도체 기판 상부의 소정 영역에 터널 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막을 적층하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와,산화 공정을 실시하여 상기 스택 게이트 측면 및 상기 반도체 기판 상부에 산화막을 형성하는 단계와,질소 이온 주입 공정을 실시하여 상기 반도체 기판 상부에 형성된 산화막을 질화막으로 변화시키고, 상기 스택 게이트 측면에 형성된 산화막을 실리콘 리치 산화막으로 변화시키는 단계와,불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 터널 산화막은 750 내지 800℃의 온도에서 습식 산화 공정으로 형성하고, 900 내지 910℃의 온도에서 질소를 이용하여 20 내지 30분 동안 열처리 공정을 실시하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 SiH4가스와 PH3가스 또는 Si2H6가스와 PH3가스를 이용하여 500 내지 620℃의 온도와 0.1 내지 1Torr의 압력에서 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 도핑된 인의 농도가 1.0E20 내지 3.0E20atoms/cc가 되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막은 하부 산화막, 질화막 및 상부 산화막을 적층하여 형성한 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서, 상기 하부 산화막은 810 내지 850℃의 온도와 1 내지 3Torr의 압력에서 DCS(SiH2Cl2) 가스와 N2O 가스 또는 DCS 가스와 NO 가스를 소오스 가스로 이용한 LPCVD 방법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서, 상기 질화막은 810 내지 850℃의 온도와 1 내지 3Torr의 압력에서 Si3N4가스와 N2O 가스 또는 Si3N4가스와 NO 가스를 소오스 가스로 이용한 LPCVD 방법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서, 상기 상부 산화막은 810 내지 850℃의 온도와 1 내지 3Torr의 압력에서 DCS(SiH2Cl2) 가스와 N2O 가스 또는 DCS 가스와 NO 가스를 소오스 가스로 이용한 LPCVD 방법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 530 내지 550℃의 온도와 1Torr 이하의 압력에서 SiH4또는 Si2H6와 PH2가스를 이용한 LPCVD 방법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 산화막은 600 내지 750℃의 온도와 5 내지 10Torr의 압력에서 산소 가스를 이용한 산화 공정을 실시하여 30 내지 100Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 질소 이온 주입 공정은 300eV 내지 2KeV의 에너지와 5E14 내지 5E15ions/㎠의 도우즈량으로 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 질소 이온 주입 공정은 틸트(tilt)와 장비내의 트위스트(twist)를 0°로 유지하며 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 접합 영역을 형성한 후 급속 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 13 항에 있어서, 상기 급속 열처리 공정은 1000 내지 1200℃의 온도와 질소 분위기에서 실시하며, 램프업은 200℃/sec로 하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010076666A KR100811439B1 (ko) | 2001-12-05 | 2001-12-05 | 플래쉬 메모리 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010076666A KR100811439B1 (ko) | 2001-12-05 | 2001-12-05 | 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030046207A true KR20030046207A (ko) | 2003-06-12 |
| KR100811439B1 KR100811439B1 (ko) | 2008-03-07 |
Family
ID=29573206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010076666A KR100811439B1 (ko) | 2001-12-05 | 2001-12-05 | 플래쉬 메모리 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100811439B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799026B1 (ko) * | 2006-06-29 | 2008-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 터널 산화막 형성 방법 |
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| CN101635278B (zh) * | 2008-07-22 | 2011-11-30 | 中芯国际集成电路制造(上海)有限公司 | Dram中存储单元的离子掺杂方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595000A (ja) * | 1991-10-02 | 1993-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| KR100465855B1 (ko) * | 1997-12-27 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
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| KR100299385B1 (ko) * | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 제조방법 |
-
2001
- 2001-12-05 KR KR1020010076666A patent/KR100811439B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100799026B1 (ko) * | 2006-06-29 | 2008-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 터널 산화막 형성 방법 |
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| Publication number | Publication date |
|---|---|
| KR100811439B1 (ko) | 2008-03-07 |
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