CN101635278B - Dram中存储单元的离子掺杂方法 - Google Patents
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Abstract
本发明涉及一种DRAM中存储单元的离子掺杂方法，该存储单元具有制作于硅基底内的有源区，位于硅基底有源区表面的若干掺杂结构字线。该方法包括以下步骤：1：氧化掺杂结构字线表面，侧壁及相邻掺杂结构字线之间的硅基底表面；2：在已氧化的掺杂结构字线表面及已氧化的硅基底表面涂覆光阻；3：欲进行掺杂的位于掺杂结构字线之间的已氧化的硅基底表面的光阻；4：将欲掺杂离子注入步骤3中已去除光阻的掺杂结构字线之间的硅基底内有源区。本发明通过在涂敷光阻之前对存储单元表面进行直接氧化，提高其与光阻的粘附性和光阻的均匀性，解决传统掺杂方法中光阻与存储单元表面粘附性差问题，及因粘附性差导致DRAM刷新时间降低的问题。
Description
技术领域
本发明涉及动态随机存储器(以下简称DRAM)的制作方法领域，尤其涉及DRAM中存储单元的离子掺杂方法。
背景技术
随着DRAM集成制作工艺的发展，DRAM中各存储单元电容的临界尺寸(Critical Dimension，CD)也是不断减小的。电容CD尺寸的不断缩小就意味着存储单元的电容值将不断缩小。DRAM市场竞争的发展目标是要求DRAM刷新时间(Refresh Time)不断增加，以便减少DRAM的刷新频率，然而DRAM存储单元电容值的缩小是与DRAM的发展要求背道而驰的。因此，随着DRAM中存储单元电容CD值的减小，为适应DRAM市场竞争的发展要求，即增加DRAM的刷新时间，可通过DRAM中存储单元的离子掺杂工艺的改进来增加刷新时间。
存储单元的离子掺杂是影响制作的DRAM器件刷新时间至关重要的工艺步骤。在进行存储单元的离子掺杂时，此时存储单元具有制作于硅基底内的有源区和位于硅基底有源区表面的若干掺杂结构字线。掺杂结构字线由下至上依次包括栅结构字线层、字线欧姆接触层和字线掩模层；栅结构字线层由下至上依次包括栅介质层和栅极层。目前DRAM制作工艺中，字线欧姆接触层为硅化钨，字线掩模层为氮化硅，栅介质层为二氧化硅，栅极层为多晶硅。相邻掺杂结构字线之间为位线接触孔或电容接触孔。欲进行掺杂的硅基底位于为位线接触孔的相邻掺杂结构字线之间。
离子掺杂时是通过位线接触孔(Bit-line Plug contact)向硅基底内有源区注入硼离子B+和磷离子P+。为防止B+和P+通过电容接触孔(Capacitor contact)注入到硅基底内的有源区，因此，在DRAM器件的掺杂结构字线之间(位线接触孔和电容接触孔)需填充光阻，且要去除位线接触孔内光阻保留电容接触孔内光阻。采用正光阻填充易出现光阻的残余现象，因此，掺杂结构字线之间多采用负光阻填充。在掺杂结构字线之间填充负光阻时，负光阻与氮化硅材料的字线掩模层的侧壁，硅化钨材料的字线欧姆接触层的侧壁，多晶硅材料的栅基层的侧壁及硅基底表面的粘附性均较差，容易产生光阻和掺杂结构字线的侧壁之间的间隙。在紧接着后续去除光阻的步骤中，显影液通过所存在的间隙易去除电容接触孔内的未曝光光阻，使得电容接触孔内光阻产生间隙和空洞。因此，在通过位线接触孔进行离子掺杂时，掺杂离子容易通过电容接触孔中光阻的间隙和空洞注入到有源区。这样就改变了预设存储单元的离子分布，导致制作的存储单元出现大的沟道漏电流，使得DRAM存储信息易消失，需刷新的时间变短，刷新频率增高。
发明内容
本发明要解决的技术问题是提供DRAM中存储单元的离子掺杂方法，以解决传统存储单元的离子掺杂工艺中光阻与掺杂结构字线侧壁和硅基底表面粘附性差的问题。
为解决上述技术问题，本发明DRAM中存储单元的离子掺杂方法，存储单元具有制作于硅基底内的有源区，位于硅基底有源区表面的若干掺杂结构字线。本发明存储单元的离子掺杂方法包括以下步骤：步骤1：氧化掺杂结构字线的表面及侧壁，以及相邻掺杂结构字线之间的硅基底表面；步骤2：在所述已氧化的掺杂结构字线的表面及已氧化的硅基底表面涂覆光阻；步骤3：去除欲进行掺杂的位于掺杂结构字线之间的已氧化的硅基底表面的光阻；步骤4：将欲掺杂离子注入步骤3中已去除光阻的掺杂结构字线之间的硅基底内有源区。
可选地，本发明方法中所涉及光阻为负光阻。
可选地，步骤3通过曝光、显影工艺去除位于掺杂结构字线之间的硅基底表面的负光阻。
可选地，步骤2涂覆负光阻的高度高于所述硅基底表面字线的高度。
优选地，掺杂结构字线包括依次位于硅基底有源区表面的栅结构字线层、字线欧姆接触层和字线掩模层；该栅结构字线层包括依次位于硅基底有源区表 面的栅介质层和栅极层。
进一步地，字线欧姆接触层为硅化钨，所述字线掩模层为氮化硅，所述栅介质层为二氧化硅，所述栅极层为多晶硅。进一步地，步骤1中氧化是将所述掺杂结构字线表面的字线掩模层氮化硅的表面及侧壁氧化成一定厚度的氮氧化硅，将字线欧姆接触层硅化钨的侧壁氧化成一定厚度的硅氧化钨，将栅极多晶硅层的侧壁氧化成一定厚度的二氧化硅，将掺杂结构字线之间硅基底的表面氧化成一定厚度的二氧化硅。进一步地，所述氮氧化硅、硅氧化钨、二氧化硅生成的氧化温度为120～300摄氏度、氧化介质为氧气或臭氧或氧气和臭氧的混合物，氧化时间约为5～30分钟，所述生成的氮氧化硅、硅氧化钨、二氧化硅的厚度小于20埃。
进一步地，相邻掺杂结构字线之间为位线接触孔或电容接触孔。进一步地，欲进行掺杂的硅基底位于为位线接触孔的相邻掺杂结构字线之间。
与传统的DRAM存储单元的离子掺杂方法相比，通过在涂敷光阻之前对存储单元表面，即掺杂结构字线表面、掺杂结构字线的侧壁和硅基底表面，进行直接氧化，提高其与光阻的粘附性和光阻的均匀性。因此，本发明的DRAM中存储单元的离子掺杂方法可有效解决传统掺杂方法中光阻与掺杂结构字线及硅基底粘附性问题，可有效避免后续去除光阻时产生电容接触孔内光阻空洞或光阻与掺杂结构字线间隙，进一步解决DRAM存储单元的沟槽漏电流大的问题，从而提高DRAM存储单元的刷新时间。
附图说明
下面结合附图和具体实施例对本发明DRAM中存储单元的离子掺杂方法作进一步详细具体的说明。
图1是掺杂前DRAM存储单元表面结构示意图。
图2是本发明方法步骤1氧化图1所示存储单元表面后示意图。
图3是本发明方法步骤2基于图2涂覆光阻示意图。
图4是本发明方法步骤3基于图3去除光阻示意图。
图5是本发明方法步骤4基于图4离子掺杂示意图。
图6是传统方法制作的DRAM器件与本发明制作的DRAM器件存储单元 失效位数测试结果比较图。
图7是传统方法制作的DRAM器件与本发明制作的DRAM器件刷新时间结果比较图。
具体实施方式
请参阅图1，本发明的DRAM中存储单元的离子掺杂方法，其中，存储单元具有有源区11，有源区11制作于硅基底1内，硅基底1上制作有若干掺杂结构字线2。本发明的离子掺杂方法包括以下步骤：
步骤1请参阅图1～2，氧化图1所示的掺杂结构字线2表面及侧壁，以及掺杂结构字线2之间的硅基底1表面。在整个存储单元器件表面生成一层薄的氧化物4。请参阅图1，该掺杂结构字线2包括依次位于硅基底1有源区表面的栅结构字线层23、字线欧姆接触层22和字线掩模层21；该栅结构字线层23包括依次位于硅基底1有源区表面的栅介质层232和栅极层231。相邻掺杂结构字线2之间为位线接触孔或电容接触孔。具体情况视DRAM存储单元设计的需要而定，本实施例给出一个具体的例子，就是位线接触孔31，电容接触孔32。
为与目前DRAM制作工艺兼容，节约制作成本，掺杂结构字线欧姆接触层22为硅化钨，字线掩模层21为氮化硅，栅介质层232为二氧化硅，栅极层为231多晶硅。
为提高后续光阻与掺杂结构字线侧壁及硅基底表面的粘附性，氧化是将掺杂结构字线2表面的氮化硅字线掩模层21的表面及侧壁氧化成一定厚度的氮氧化硅；将硅化钨字线欧姆接触层22的侧壁氧化成一定厚度的硅氧化钨；将多晶硅栅极层23的侧壁氧化成一定厚度的二氧化硅；将掺杂结构字线2之间硅基底的表面氧化成一定厚度的二氧化硅。
针对上述材料的掺杂结构字线和硅基底材料，掺杂结构字线的各结构层的氧化物：氮氧化硅和硅氧化钨及硅基底表面氧化物：二氧化硅，采用一次直接氧化生成。氮氧化硅、硅氧化钨及二氧化硅生成的氧化温度为120～300摄氏度、氧化介质为氧气或臭氧或氧气和臭氧的混合物，氧化时间约为5～30分钟。为避免生长过厚的氧化物层影响DRAM存储单元的后期制作，生成的氮氧化硅、硅氧化钨、二氧化硅的厚度小于20埃。这样厚度的氧化物不影响硅基底上有源区的离子注入。
步骤2请参阅图3：在图2所示已氧化的掺杂结构字线2表面及已氧化的硅基底1表面涂覆光阻5。为避免后续离子掺杂时通过图1所示的电容接触孔进行掺杂，在已氧化的具有若干掺杂结构字线之间及已氧化的硅基底表面需涂上光阻。所涉及的光阻5为负光阻，避免使用正光阻导致的光阻难以去除干净的问题。通常，涂覆负光阻5的高度高于硅基底1表面掺杂结构字线2的高度，光阻5的具体高度视后续掺杂工艺条件而定。由于掺杂结构字线2表面、侧壁及掺杂结构字线2之间硅基底表面生成了对应的氧化物，光阻5与字线侧壁及硅基底1表面的粘附性很好。
步骤3：去除欲进行掺杂的位于掺杂结构字线2之间已氧化的硅基底表面的光阻5。然而，欲进行掺杂的硅基底位于为位线接触孔31的相邻掺杂结构字线2之间。具体地，通过曝光、显影工艺去除欲进行掺杂的位于掺杂结构字线之间的硅基底表面的负光阻。即要去除位线接触孔31内的光阻，保留电容接触孔32内光阻。负光阻具体去除的方法是本领域技术人员所熟知的，因此不在这赘述。简要地讲，曝光时对要去除的负光阻不进行曝光，对不去除的负光阻进行曝光，用显影液洗去未曝光的光阻。
步骤4请参见图5，将欲掺杂离子注入步骤3中已去除光阻的掺杂结构字线之间的硅基底1内有源区11。具体地，即通过已去除光阻的位线接触孔31对硅基底1内有源区11进行离子掺杂。
请参见图6，采用本发明方法制作出的DRAM与传统方法制作出的DRAM器件测试结果进行比较。图6横坐标为测试电压Vbb，单位为伏特，纵座标为失效位数(Field Bit Count：FBC)，纵座标数值对应2N的N值。图6中261～263为本发明方法制作出DRAM器件的测试结果曲线，25所包括的曲线为传统方法制作出DRAM器件测试结果曲线。根据本实施例中DRAM器件的制作材料：在300摄氏度、5分钟的氧化条件下直接氧化硅基底表面及掺杂结构字线表面及侧壁，形成厚度约为10埃的氧化薄膜，然后按照本发明的离子掺杂方法其他步骤制作出的DRAM器件在测试电压Vbb下所测试出的FBC的曲线请见曲线261；在200摄氏度、15分钟的氧化条件下直接氧化硅基底表面及掺杂结构字线表面及侧壁，形成厚度约为15埃的氧化薄膜，同样按照本发明的离子掺杂方法其他步骤制作出的DRAM器件在测试电压Vbb下所测试出的FBC的曲线请见曲线262；同理在120摄氏度、30分钟的氧化条件下直接氧化硅基底表面及掺杂结构字线表面及侧壁，形成厚度约为18埃的氧化薄膜，同样按照本发明的离子掺杂方法其他步骤制作出的DRAM器件在测试电压Vbb下所测试出的FBC的曲线请见曲线263。从图6可看出采用本发明离子掺杂方法制作出的DRAM器件相对传统离子掺杂方法制作的DRAM器件，随着测试电压Vbb增加，曲线261～263所显示的本发明离子掺杂方法制作的DRAM器件的失效位数显著小于传统离子掺杂方法制作的DRAM器件的失效位数。
请参阅图7本发明方法制作的DRAM器件与传统方法制作的DRAM器件刷新时间测试结果的比较图，纵座标为测试的刷新时间(tREF)值，时间为毫秒。圆圈代表测试的存储单元的刷新时间，从左至右整个刷新时间的曲线变化如图中虚线所示，可看出本发明制作的DRAM存储单元的刷新时间明显大于传统方法制作的DRAM器件。
本发明的DRAM中存储单元的离子掺杂方法通过涂敷光阻之前对存储单元表面，即掺杂结构字线表面、侧壁和硅基底表面进行直接氧化，提高其与光阻的粘附性和光阻的均匀性。因此，本发明的DRAM中存储单元的离子掺杂方法可有效解决传统掺杂方法中光阻与掺杂结构字线侧壁及硅基底表面粘附性问题，可有效避免后续去除光阻时产生电容接触孔内光阻的空洞或间隙，进一步解决DRAM存储单元位数的失效率大的问题，从而有效提高DRAM存储单元的刷新时间。
Claims (10)
1.一种DRAM中存储单元的离子掺杂方法，所述存储单元具有制作于硅基底内的有源区，位于硅基底有源区表面的若干掺杂结构字线，其特征在于，所述存储单元的离子掺杂方法包括以下步骤：
步骤1：氧化掺杂结构字线的表面及侧壁，以及相邻掺杂结构字线之间的硅基底表面；
步骤2：在所述已氧化的掺杂结构字线的表面及已氧化的硅基底表面涂覆光阻；
步骤3：去除欲进行掺杂的位于掺杂结构字线之间的已氧化的硅基底表面的光阻；
步骤4：将欲掺杂离子注入步骤3中已去除光阻的掺杂结构字线之间的硅基底内有源区。
2.如权利要求1所述的离子掺杂方法，其特征在于，所述光阻为负光阻。
3.如权利要求2所述的离子掺杂方法，其特征在于，所述步骤3是通过曝光、显影工艺去除位于掺杂结构字线之间的硅基底表面的负光阻。
4.如权利要求2所述的离子掺杂方法，其特征在于，所述步骤2涂覆负光阻的高度高于所述硅基底表面掺杂结构字线的高度。
5.如权利要求1所述的离子掺杂方法，其特征在于，所述掺杂结构字线包括依次位于硅基底有源区表面的栅结构字线层、字线欧姆接触层和字线掩模层；所述栅结构字线层包括依次位于硅基底有源区表面的栅介质层和栅极层。
6.如权利要求5所述的离子掺杂方法，其特征在于，所述字线欧姆接触层为硅化钨，所述字线掩模层为氮化硅，所述栅介质层为二氧化硅，所述栅极层为多晶硅。
7.如权利要求6所述的离子掺杂方法，其特征在于，所述步骤1中氧化是将所述掺杂结构字线表面的字线掩模层氮化硅的表面及侧壁氧化成一定厚度的氮氧化硅，将字线欧姆接触层硅化钨的侧壁氧化成一定厚度的硅氧化钨，将栅极多晶硅层的侧壁氧化成一定厚度的二氧化硅，将掺杂结构字线之间硅基底的表面氧化成一定厚度的二氧化硅。
8.如权利要求7所述的离子掺杂方法，其特征在于，所述氮氧化硅、硅氧化钨、 二氧化硅生成的氧化温度为120～300摄氏度、氧化介质为氧气或臭氧或氧气和臭氧的混合物，氧化时间约为5～30分钟，所述生成的氮氧化硅、硅氧化钨、二氧化硅的厚度小于20埃。
9.如权利要求1所述的离子掺杂方法，其特征在于，所述相邻掺杂结构字线之间为位线接触孔或电容接触孔。
10.如权利要求9所述的离子掺杂方法，其特征在于，所述欲进行掺杂的硅基底位于为位线接触孔的相邻掺杂结构字线之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |